JPH06224648A - Ｃｍｏｓトランジスタ回路を使用する基準電圧発生回路 - Google Patents
Ｃｍｏｓトランジスタ回路を使用する基準電圧発生回路Info
- Publication number
- JPH06224648A JPH06224648A JP5128657A JP12865793A JPH06224648A JP H06224648 A JPH06224648 A JP H06224648A JP 5128657 A JP5128657 A JP 5128657A JP 12865793 A JP12865793 A JP 12865793A JP H06224648 A JPH06224648 A JP H06224648A
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- mos transistor
- power supply
- channel
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Control Of Electrical Variables (AREA)
- Dram (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
- Control Of Amplification And Gain Control (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 温度及び電源電圧の変動に対してより安定し
た基準電圧を発生する基準電圧発生回路を提供する。 【構成】 電源電圧Ｖｃｃ端と基準電圧Ｖｒｅｆ端１０
１に接続される抵抗１００と、基準電圧Ｖｒｅｆ端１０
１と接続点１０４に接続される抵抗１０２と、接続点１
０４と接地電圧Ｖｓｓ端にチャネルが接続され電源電圧
Ｖｃｃ端にゲートが接続されるＮＭＯＳトランジスタ１
０６からなる正温度補償手段と、基準電圧Ｖｒｅｆ端１
０１と接地電圧Ｖｓｓ端にチャネルが接続され接続点１
０４にゲートが接続されるＰＭＯＳトランジスタ１０８
からなる負温度補償手段と、接続点１０４とＮＭＯＳト
ランジスタ１０６のドレインにチャネルが接続され基準
電圧Ｖｒｅｆ端１０１にゲートが接続されるＮＭＯＳト
ランジスタ１１０からなる帰還入力手段を備えて基準電
圧Ｖｒｅｆを安定させる。
た基準電圧を発生する基準電圧発生回路を提供する。 【構成】 電源電圧Ｖｃｃ端と基準電圧Ｖｒｅｆ端１０
１に接続される抵抗１００と、基準電圧Ｖｒｅｆ端１０
１と接続点１０４に接続される抵抗１０２と、接続点１
０４と接地電圧Ｖｓｓ端にチャネルが接続され電源電圧
Ｖｃｃ端にゲートが接続されるＮＭＯＳトランジスタ１
０６からなる正温度補償手段と、基準電圧Ｖｒｅｆ端１
０１と接地電圧Ｖｓｓ端にチャネルが接続され接続点１
０４にゲートが接続されるＰＭＯＳトランジスタ１０８
からなる負温度補償手段と、接続点１０４とＮＭＯＳト
ランジスタ１０６のドレインにチャネルが接続され基準
電圧Ｖｒｅｆ端１０１にゲートが接続されるＮＭＯＳト
ランジスタ１１０からなる帰還入力手段を備えて基準電
圧Ｖｒｅｆを安定させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置などのための
基準電圧発生回路に関するもので、特にＣＭＯＳトラン
ジスタ回路を使用して温度変化及び供給電圧の変化によ
る基準電圧の変動を補償する基準電圧発生回路に関する
ものである。
基準電圧発生回路に関するもので、特にＣＭＯＳトラン
ジスタ回路を使用して温度変化及び供給電圧の変化によ
る基準電圧の変動を補償する基準電圧発生回路に関する
ものである。
【０００２】
【従来の技術】半導体メモリ装置の小型化、高集積化に
よって、外部供給電源電圧より低い電位の内部供給電源
電圧を使用するメモリ装置が一般化されている。最近で
はこのような低電圧電源供給用の基準電圧発生回路の研
究が活発に進んでいる。ところで、低電圧電源供給用の
基準電圧発生回路における重要な要素として、外部の環
境変化による温度及び電源電圧の変化は勿論、多様な工
程上の変数に対しても常に安定した基準電圧が発生する
ように設計することがあげられる。これらの条件を満た
すことができる回路として、従来から図８に示すような
バンドギャップ基準電圧発生回路(Band-gap Reference
Voltage Circuit)がよく知られている。
よって、外部供給電源電圧より低い電位の内部供給電源
電圧を使用するメモリ装置が一般化されている。最近で
はこのような低電圧電源供給用の基準電圧発生回路の研
究が活発に進んでいる。ところで、低電圧電源供給用の
基準電圧発生回路における重要な要素として、外部の環
境変化による温度及び電源電圧の変化は勿論、多様な工
程上の変数に対しても常に安定した基準電圧が発生する
ように設計することがあげられる。これらの条件を満た
すことができる回路として、従来から図８に示すような
バンドギャップ基準電圧発生回路(Band-gap Reference
Voltage Circuit)がよく知られている。
【０００３】図８に示す公知のバンドギャップ基準電圧
発生回路は、電流供給用の抵抗２４によって提供される
電流により作動する３個のバイポーラトランジスタ１
４、２０、２２で構成される。すなわち、コレクタ−ベ
ースがダイオード接続されたトランジスタ１４を基準電
圧Ｖｒｅｆ端と接地電圧Ｖｓｓ端との間に接続し、トラ
ンジスタ２０のベースは、トランジスタ１４のコレクタ
に形成された接続点１２に接続されるとともに、トラン
ジスタ２０のコレクタとエミッタは基準電圧Ｖｒｅｆ端
と接地電圧Ｖｓｓ端との間に抵抗１６と抵抗２１を介し
てそれぞれ接続されている。また、接続点１２と基準電
圧Ｖｒｅｆ端との間には抵抗１０が連結される。そし
て、トランジスタ２２のコレクタとエミッタは基準電圧
Ｖｒｅｆ端と接地電圧Ｖｓｓ端にそれぞれ接続され、ト
ランジスタ２２のベースはトランジスタ２０のコレクタ
に接続されている。
発生回路は、電流供給用の抵抗２４によって提供される
電流により作動する３個のバイポーラトランジスタ１
４、２０、２２で構成される。すなわち、コレクタ−ベ
ースがダイオード接続されたトランジスタ１４を基準電
圧Ｖｒｅｆ端と接地電圧Ｖｓｓ端との間に接続し、トラ
ンジスタ２０のベースは、トランジスタ１４のコレクタ
に形成された接続点１２に接続されるとともに、トラン
ジスタ２０のコレクタとエミッタは基準電圧Ｖｒｅｆ端
と接地電圧Ｖｓｓ端との間に抵抗１６と抵抗２１を介し
てそれぞれ接続されている。また、接続点１２と基準電
圧Ｖｒｅｆ端との間には抵抗１０が連結される。そし
て、トランジスタ２２のコレクタとエミッタは基準電圧
Ｖｒｅｆ端と接地電圧Ｖｓｓ端にそれぞれ接続され、ト
ランジスタ２２のベースはトランジスタ２０のコレクタ
に接続されている。
【０００４】この様な多数のバイポーラトランジスタを
用いたバンドギャップ基準電圧発生回路は、負温度係数
を有するベース−エミッタ電圧（αＶBE／αＴ＝−２．
２ｍＶ／℃）と正温度係数を有する熱等価電圧（ＶT ＝
ｋＴ／ｑ，αＶｔ／αＴ＝０．０８６ｍＶ／℃）を結合
してこの温度係数を相殺することにより、温度変化に対
して安定した動作が可能である。
用いたバンドギャップ基準電圧発生回路は、負温度係数
を有するベース−エミッタ電圧（αＶBE／αＴ＝−２．
２ｍＶ／℃）と正温度係数を有する熱等価電圧（ＶT ＝
ｋＴ／ｑ，αＶｔ／αＴ＝０．０８６ｍＶ／℃）を結合
してこの温度係数を相殺することにより、温度変化に対
して安定した動作が可能である。
【０００５】より詳しく説明すれば、基準電圧Ｖｒｅｆ
は抵抗１６の両端の電圧Ｖ１とトランジスタ２２のベー
ス−エミッタ電圧ＶBE22の和と同じである。そして、電
圧Ｖ１はトランジスタ２０のベース−エミッタ電圧の変
化量ΔＶBE20に依存しているが、抵抗１６と抵抗２１の
抵抗値をそれぞれＲ16及びＲ21とし、抵抗２１と抵抗１
０に流れる電流をそれぞれＩ1 及びＩ2 としてこの関係
を式で表すと、下記の式（１）、（２）のようになる。 ΔＶBE20＝Ｉ1 ・Ｒ21＝ＶBE14−ＶBE20 ＝ＶT ｌｎ（Ｉ2 ／Ｉ1 ）──────────────（１） Ｖ１＝（Ｒ16／Ｒ21）・ΔＶBE20 ＝ＶT ・（Ｒ16／Ｒ21）ｌｎ（Ｉ2 ／Ｉ1 ）────────（２）
は抵抗１６の両端の電圧Ｖ１とトランジスタ２２のベー
ス−エミッタ電圧ＶBE22の和と同じである。そして、電
圧Ｖ１はトランジスタ２０のベース−エミッタ電圧の変
化量ΔＶBE20に依存しているが、抵抗１６と抵抗２１の
抵抗値をそれぞれＲ16及びＲ21とし、抵抗２１と抵抗１
０に流れる電流をそれぞれＩ1 及びＩ2 としてこの関係
を式で表すと、下記の式（１）、（２）のようになる。 ΔＶBE20＝Ｉ1 ・Ｒ21＝ＶBE14−ＶBE20 ＝ＶT ｌｎ（Ｉ2 ／Ｉ1 ）──────────────（１） Ｖ１＝（Ｒ16／Ｒ21）・ΔＶBE20 ＝ＶT ・（Ｒ16／Ｒ21）ｌｎ（Ｉ2 ／Ｉ1 ）────────（２）
【０００６】ここで、ＶT は正温度係数を有する温度定
数としてｋＴ／ｑ、ｋはボルツマン定数、Ｔは絶対温
度、ｑは電荷量である。従って、基準電圧Ｖｒｅｆは負
温度係数を有するトランジスタ２２のベース−エミッタ
電圧ＶBE22と正温度係数を有する熱等価電圧ＶT によっ
て決定され、この関係は下記の式（３）のようになる。 Ｖｒｅｆ＝ＶBE22＋ＶT （Ｒ16／Ｒ21）ｌｎ（Ｉ2 ／Ｉ1 ）───（３）
数としてｋＴ／ｑ、ｋはボルツマン定数、Ｔは絶対温
度、ｑは電荷量である。従って、基準電圧Ｖｒｅｆは負
温度係数を有するトランジスタ２２のベース−エミッタ
電圧ＶBE22と正温度係数を有する熱等価電圧ＶT によっ
て決定され、この関係は下記の式（３）のようになる。 Ｖｒｅｆ＝ＶBE22＋ＶT （Ｒ16／Ｒ21）ｌｎ（Ｉ2 ／Ｉ1 ）───（３）
【０００７】上記の式から分かるように、基準電圧Ｖｒ
ｅｆは負温度係数を有するベース−エミッタ電圧ＶBE22
と正温度係数を有する熱等価電圧ＶT との和であるの
で、温度変化に対して基準電圧Ｖｒｅｆのレベルは安定
化する。また、バイポーラトランジスタは常に飽和状態
で動作し、電圧変動に対して比較的安定したトランジス
タのベース−エミッタ電圧ＶBE22に依存して動作するの
で、低い基準電圧を発生させやすい。それだけでなく、
外部電源電圧の変動に対しても比較的安定した基準電圧
を発生するので、低電圧電源供給用の基準電圧発生回路
に適する。
ｅｆは負温度係数を有するベース−エミッタ電圧ＶBE22
と正温度係数を有する熱等価電圧ＶT との和であるの
で、温度変化に対して基準電圧Ｖｒｅｆのレベルは安定
化する。また、バイポーラトランジスタは常に飽和状態
で動作し、電圧変動に対して比較的安定したトランジス
タのベース−エミッタ電圧ＶBE22に依存して動作するの
で、低い基準電圧を発生させやすい。それだけでなく、
外部電源電圧の変動に対しても比較的安定した基準電圧
を発生するので、低電圧電源供給用の基準電圧発生回路
に適する。
【０００８】しかし、一般にバンドギャップ基準電圧発
生回路を用いて低電圧電源の供給を受けるＤＲＡＭ装置
では、基板電圧（バックバイアス）を安定させるために
基板電圧発生回路を使用して基板に負電圧の基板電圧Ｖ
BBを供給している。この基板電圧発生回路は基板に流れ
こんでくる電流を感知してその基板電圧が特定の電圧以
上に高くなる場合にのみ動作し、その後、基板電圧ＶBB
が一定の電圧以下に低くなると動作が止まるようになっ
ており、周期的な動作を繰返す。
生回路を用いて低電圧電源の供給を受けるＤＲＡＭ装置
では、基板電圧（バックバイアス）を安定させるために
基板電圧発生回路を使用して基板に負電圧の基板電圧Ｖ
BBを供給している。この基板電圧発生回路は基板に流れ
こんでくる電流を感知してその基板電圧が特定の電圧以
上に高くなる場合にのみ動作し、その後、基板電圧ＶBB
が一定の電圧以下に低くなると動作が止まるようになっ
ており、周期的な動作を繰返す。
【０００９】こうした基板電圧ＶBBの周期的な変動は、
バンドギャップ基準電圧発生回路に用いるポリシリコン
抵抗と基板との間に形成された寄生静電容量の成分を介
して回路の各接続点に伝達し、基準電圧Ｖｒｅｆを変化
させてしまうという問題点がある。また、回路に用いら
れる各トランジスタが常に飽和状態で動作するので、回
路の待機電流が増加するという短所がある。そして、バ
ンドギャップ基準電圧発生回路がＤＲＡＭ装置で使用さ
れる場合、主にＭＯＳトランジスタからなる基板に製造
工程の異なるバイポーラトランジスタを製造するための
別の工程が必要となるので、工程が複雑になるという問
題が生じる。また、図７に示す曲線１１２からも分かる
ように、バンドギャップ基準電圧発生回路は供給電圧が
低い領域では基準電圧Ｖｒｅｆの変化が大きいため、回
路の最低動作電圧（約２．５Ｖ）を高くとらなければな
らないという問題点もある。
バンドギャップ基準電圧発生回路に用いるポリシリコン
抵抗と基板との間に形成された寄生静電容量の成分を介
して回路の各接続点に伝達し、基準電圧Ｖｒｅｆを変化
させてしまうという問題点がある。また、回路に用いら
れる各トランジスタが常に飽和状態で動作するので、回
路の待機電流が増加するという短所がある。そして、バ
ンドギャップ基準電圧発生回路がＤＲＡＭ装置で使用さ
れる場合、主にＭＯＳトランジスタからなる基板に製造
工程の異なるバイポーラトランジスタを製造するための
別の工程が必要となるので、工程が複雑になるという問
題が生じる。また、図７に示す曲線１１２からも分かる
ように、バンドギャップ基準電圧発生回路は供給電圧が
低い領域では基準電圧Ｖｒｅｆの変化が大きいため、回
路の最低動作電圧（約２．５Ｖ）を高くとらなければな
らないという問題点もある。
【００１０】一方、図９に多数のＰＭＯＳトランジスタ
で構成された従来の基準電圧発生回路を示す。この回路
は、ゲート−ドレインがダイオード接続され、かつ各ソ
ース−ドレインチャネルがそれぞれ直列に接続されてい
るＰＭＯＳトランジスタ２６、２８、３２により、接続
点３０にＰＭＯＳトランジスタのしきい電圧Ｖｔｐ相当
の電圧を発生させる。そして、ゲート−ドレインがダイ
オード接続され、かつ各ソース−ドレインチャネルがそ
れぞれ直列に接続されているＰＭＯＳトランジスタ４
０、４２によって基準電圧端３８に２Ｖｔｐの基準電圧
を発生させる。このとき、接続点３０のしきい電圧Ｖｔ
ｐは、ソース−ドレインチャネルが外部供給電圧Ｖｃｃ
と基準電圧Ｖｒｅｆとの間に直列に接続されたＰＭＯＳ
トランジスタ３４、３６の各ゲートに共通に印加され、
外部電圧変動に対して基準電圧Ｖｒｅｆが安定化するよ
うに構成されている。しかし、この回路は外部電源電圧
の変動に対する基準電圧の変動は補償し得るが、温度変
化による基準電圧Ｖｒｅｆの変動は補償できないという
問題点がある。
で構成された従来の基準電圧発生回路を示す。この回路
は、ゲート−ドレインがダイオード接続され、かつ各ソ
ース−ドレインチャネルがそれぞれ直列に接続されてい
るＰＭＯＳトランジスタ２６、２８、３２により、接続
点３０にＰＭＯＳトランジスタのしきい電圧Ｖｔｐ相当
の電圧を発生させる。そして、ゲート−ドレインがダイ
オード接続され、かつ各ソース−ドレインチャネルがそ
れぞれ直列に接続されているＰＭＯＳトランジスタ４
０、４２によって基準電圧端３８に２Ｖｔｐの基準電圧
を発生させる。このとき、接続点３０のしきい電圧Ｖｔ
ｐは、ソース−ドレインチャネルが外部供給電圧Ｖｃｃ
と基準電圧Ｖｒｅｆとの間に直列に接続されたＰＭＯＳ
トランジスタ３４、３６の各ゲートに共通に印加され、
外部電圧変動に対して基準電圧Ｖｒｅｆが安定化するよ
うに構成されている。しかし、この回路は外部電源電圧
の変動に対する基準電圧の変動は補償し得るが、温度変
化による基準電圧Ｖｒｅｆの変動は補償できないという
問題点がある。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は、ＣＭＯＳトランジスタ回路を使用して基準電圧を発
生することによって、温度及び電源電圧の変動に対して
安定した基準電圧を発生する低電圧電源用の基準電圧発
生回路を提供することにある。本発明の他の目的は、Ｃ
ＭＯＳトランジスタ回路を使用して電力消費が少なく最
低動作電圧の低い低電圧電源電圧用の基準電圧発生回路
を提供することにある。本発明のさらに別の目的は、Ｄ
ＲＡＭ装置に適用される場合に製造工程が容易で、回路
の構成が簡単な低電圧電源用の基準電圧発生回路を提供
することにある。
は、ＣＭＯＳトランジスタ回路を使用して基準電圧を発
生することによって、温度及び電源電圧の変動に対して
安定した基準電圧を発生する低電圧電源用の基準電圧発
生回路を提供することにある。本発明の他の目的は、Ｃ
ＭＯＳトランジスタ回路を使用して電力消費が少なく最
低動作電圧の低い低電圧電源電圧用の基準電圧発生回路
を提供することにある。本発明のさらに別の目的は、Ｄ
ＲＡＭ装置に適用される場合に製造工程が容易で、回路
の構成が簡単な低電圧電源用の基準電圧発生回路を提供
することにある。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために本発明による基準電圧発生回路は、電源電圧と
接地電圧との間に接続され、温度変化に対して出力電圧
を正側に補償するための正温度係数を有する正温度補償
手段と、正温度補償手段の出力に応答し温度変化に対し
て出力電圧を負側に補償するための負温度係数を有する
負温度補償手段とを備え、これら正温度補償手段と負温
度補償手段により正温度係数と負温度係数を互いに相殺
させることにより、基準電圧を安定化させることを一つ
の特徴とする。また、このような基準電圧発生回路にお
いて基準電圧を負温度補償手段に帰還入力させる帰還手
段を更に備えて基準電圧を安定化することを特徴とす
る。
るために本発明による基準電圧発生回路は、電源電圧と
接地電圧との間に接続され、温度変化に対して出力電圧
を正側に補償するための正温度係数を有する正温度補償
手段と、正温度補償手段の出力に応答し温度変化に対し
て出力電圧を負側に補償するための負温度係数を有する
負温度補償手段とを備え、これら正温度補償手段と負温
度補償手段により正温度係数と負温度係数を互いに相殺
させることにより、基準電圧を安定化させることを一つ
の特徴とする。また、このような基準電圧発生回路にお
いて基準電圧を負温度補償手段に帰還入力させる帰還手
段を更に備えて基準電圧を安定化することを特徴とす
る。
【００１３】
【実施例】以下、添付の図面を参照して本発明の実施例
を詳細に説明する。図１に本発明の第１実施例を示し、
その構成及び動作を説明する。この例の基準電圧発生回
路は、電源電圧Ｖｃｃ端と接地電圧Ｖｓｓ端との間に抵
抗１００、抵抗１０２、及びＮＭＯＳトランジスタ１０
６のドレイン−ソースチャネルがそれぞれ直列に接続さ
れ、ＮＭＯＳトランジスタ１０６のゲートは電源電圧Ｖ
ｃｃ端に接続されている。
を詳細に説明する。図１に本発明の第１実施例を示し、
その構成及び動作を説明する。この例の基準電圧発生回
路は、電源電圧Ｖｃｃ端と接地電圧Ｖｓｓ端との間に抵
抗１００、抵抗１０２、及びＮＭＯＳトランジスタ１０
６のドレイン−ソースチャネルがそれぞれ直列に接続さ
れ、ＮＭＯＳトランジスタ１０６のゲートは電源電圧Ｖ
ｃｃ端に接続されている。
【００１４】そして、ＰＭＯＳトランジスタ１０８のソ
ース−ドレインチャネルが基準電圧Ｖｒｅｆ端１０１と
接地電圧Ｖｓｓ端との間に接続され、ゲートはＮＭＯＳ
トランジスタ１０６のドレインと抵抗１０２との間に形
成された接続点１０４に接続されている。また、基準電
圧Ｖｒｅｆ端１０１は抵抗１００及び抵抗１０２との接
続部分に設けられている。
ース−ドレインチャネルが基準電圧Ｖｒｅｆ端１０１と
接地電圧Ｖｓｓ端との間に接続され、ゲートはＮＭＯＳ
トランジスタ１０６のドレインと抵抗１０２との間に形
成された接続点１０４に接続されている。また、基準電
圧Ｖｒｅｆ端１０１は抵抗１００及び抵抗１０２との接
続部分に設けられている。
【００１５】一般に、ＰＭＯＳトランジスタの基板は電
源電圧Ｖｃｃに接続されるが、本実施例はそのような一
般のものとは異なり、ＰＭＯＳトランジスタ１０８の基
板またはＮ形ウェルを、動作が安定するように基準電圧
Ｖｒｅｆに接続している。その理由は、もしＰＭＯＳト
ランジスタ１０８の基板を電源電圧に連結した場合、電
源電圧Ｖｃｃの増加に伴う基板電圧ＶBBの増加により、
ＰＭＯＳトランジスタ１０８のしきい電圧が増加する、
所謂ボディ効果によって基準電圧Ｖｒｅｆのレベルが上
昇してしまうからである。このようなボディ効果を最小
にするために基板には安定した基準電圧Ｖｒｅｆを接続
している。
源電圧Ｖｃｃに接続されるが、本実施例はそのような一
般のものとは異なり、ＰＭＯＳトランジスタ１０８の基
板またはＮ形ウェルを、動作が安定するように基準電圧
Ｖｒｅｆに接続している。その理由は、もしＰＭＯＳト
ランジスタ１０８の基板を電源電圧に連結した場合、電
源電圧Ｖｃｃの増加に伴う基板電圧ＶBBの増加により、
ＰＭＯＳトランジスタ１０８のしきい電圧が増加する、
所謂ボディ効果によって基準電圧Ｖｒｅｆのレベルが上
昇してしまうからである。このようなボディ効果を最小
にするために基板には安定した基準電圧Ｖｒｅｆを接続
している。
【００１６】この回路の動作において、ＮＭＯＳトラン
ジスタ１０６は、そのゲートが電源電圧Ｖｃｃに接続さ
れているので、常に正常状態で導通状態を維持する。従
って、抵抗１００、抵抗１０２、及びトランジスタ１０
６のドレイン−ソースチャネルで形成された経路を通じ
て電流Ｉ102 が抵抗１０２に流れる。すると、トランジ
スタ１０６のドレイン部分に形成された接続点１０４に
は電圧Ｖ104 が生じる。このとき、トランジスタ１０６
が正常状態で常に導通しているので、接続点１０４の電
圧Ｖ104 はＰＭＯＳトランジスタ１０８を駆動させるに
十分な低電圧レベルを有するため、トランジスタ１０８
も導通する。つまり、出力される基準電圧Ｖｒｅｆのレ
ベルは接続点１０４の電圧Ｖ104 とＰＭＯＳトランジス
タ１０８の導通電圧Ｖｔｐ(on)（Ｖｔｐ(on)はＰＭＯＳ
トランジスタの導通電圧）を加えた値と同じとなる。
ジスタ１０６は、そのゲートが電源電圧Ｖｃｃに接続さ
れているので、常に正常状態で導通状態を維持する。従
って、抵抗１００、抵抗１０２、及びトランジスタ１０
６のドレイン−ソースチャネルで形成された経路を通じ
て電流Ｉ102 が抵抗１０２に流れる。すると、トランジ
スタ１０６のドレイン部分に形成された接続点１０４に
は電圧Ｖ104 が生じる。このとき、トランジスタ１０６
が正常状態で常に導通しているので、接続点１０４の電
圧Ｖ104 はＰＭＯＳトランジスタ１０８を駆動させるに
十分な低電圧レベルを有するため、トランジスタ１０８
も導通する。つまり、出力される基準電圧Ｖｒｅｆのレ
ベルは接続点１０４の電圧Ｖ104 とＰＭＯＳトランジス
タ１０８の導通電圧Ｖｔｐ(on)（Ｖｔｐ(on)はＰＭＯＳ
トランジスタの導通電圧）を加えた値と同じとなる。
【００１７】このような回路の動作中に電源電圧Ｖｃｃ
が増加するとＮＭＯＳトランジスタ１０６のゲート電位
も増加するので、トランジスタ１０６の導電率Ｇｍが増
加し、電流Ｉ102 も増加する。それによって、抵抗１０
２の端子間電圧すなわちＶｔｐが大きくなるのでトラン
ジスタ１０８はより強く導通し、抵抗１００を流れる電
流Ｉ100 が一層増加して、基準電圧Ｖｒｅｆの増加を妨
げるように動作する。逆に、電源電圧Ｖｃｃが減少する
とＮＭＯＳトランジスタ１０６のゲート電位が低くなる
ので、トランジスタ１０６の導電率Ｇｍも減少する。従
って、電流Ｉ10 2 と共にトランジスタ１０８の電流も減
少して、基準電圧Ｖｒｅｆの減少を妨げるように動作す
る。こうして、電源電圧Ｖｃｃの変動に対して本発明の
回路は変化の少い基準電圧Ｖｒｅｆを発生するようにな
っている。
が増加するとＮＭＯＳトランジスタ１０６のゲート電位
も増加するので、トランジスタ１０６の導電率Ｇｍが増
加し、電流Ｉ102 も増加する。それによって、抵抗１０
２の端子間電圧すなわちＶｔｐが大きくなるのでトラン
ジスタ１０８はより強く導通し、抵抗１００を流れる電
流Ｉ100 が一層増加して、基準電圧Ｖｒｅｆの増加を妨
げるように動作する。逆に、電源電圧Ｖｃｃが減少する
とＮＭＯＳトランジスタ１０６のゲート電位が低くなる
ので、トランジスタ１０６の導電率Ｇｍも減少する。従
って、電流Ｉ10 2 と共にトランジスタ１０８の電流も減
少して、基準電圧Ｖｒｅｆの減少を妨げるように動作す
る。こうして、電源電圧Ｖｃｃの変動に対して本発明の
回路は変化の少い基準電圧Ｖｒｅｆを発生するようにな
っている。
【００１８】次に、この例の回路の温度補償作用につい
て説明する。回路が正常状態で動作しＰＭＯＳトランジ
スタ１０８が導通状態の場合、抵抗１０２に流れる電流
Ｉ102 は下記の式（４）のようになる。 Ｉ102 ＝Ｖｔｐ／Ｒ102 ────────────────── （４）
て説明する。回路が正常状態で動作しＰＭＯＳトランジ
スタ１０８が導通状態の場合、抵抗１０２に流れる電流
Ｉ102 は下記の式（４）のようになる。 Ｉ102 ＝Ｖｔｐ／Ｒ102 ────────────────── （４）
【００１９】ここで、ＶｔｐはＰＭＯＳトランジスタ１
０８のしきい電圧又は導通電圧であり、一般にＰＭＯＳ
トランジスタのしきい電圧Ｖｔｐの絶対値が負温度係数
を有することは、この技術分野ではよく知られている。
一方、ＮＭＯＳトランジスタ１０６のドレイン−ソース
チャネル抵抗は、温度が上昇すればチャネル内部のキャ
リヤの移動度が減少してチャネル抵抗は増加するように
なる。従って、ＮＭＯＳトランジスタ１０６のチャネル
抵抗は正温度係数を有することが分かる。
０８のしきい電圧又は導通電圧であり、一般にＰＭＯＳ
トランジスタのしきい電圧Ｖｔｐの絶対値が負温度係数
を有することは、この技術分野ではよく知られている。
一方、ＮＭＯＳトランジスタ１０６のドレイン−ソース
チャネル抵抗は、温度が上昇すればチャネル内部のキャ
リヤの移動度が減少してチャネル抵抗は増加するように
なる。従って、ＮＭＯＳトランジスタ１０６のチャネル
抵抗は正温度係数を有することが分かる。
【００２０】周辺環境の変化によって回路の動作温度が
上昇すると、ＮＭＯＳトランジスタ１０６のチャネル抵
抗が増加して接続点１０４の電圧Ｖ104 のレベルが増加
する。その反面、ＰＭＯＳトランジスタ１０８のしきい
電圧Ｖｔｐは温度が上昇するに従って減少する。従っ
て、接続点１０４の電圧増加とトランジスタ１０８のし
きい電圧Ｖｔｐの減少は相互に相殺され基準電圧Ｖｒｅ
ｆは一定となる。逆に、動作温度が下がると、ＮＭＯＳ
トランジスタ１０６のチャネル抵抗は減少して接続点１
０４の電位が低くなるが、ＰＭＯＳトランジスタ１０８
のしきい電圧Ｖｔｐは増加するので相互に相殺され、こ
れによって基準電圧Ｖｒｅｆはやはり一定となる。結果
的に基準電圧Ｖｒｅｆは温度変化に関係なく安定したも
のとなる。
上昇すると、ＮＭＯＳトランジスタ１０６のチャネル抵
抗が増加して接続点１０４の電圧Ｖ104 のレベルが増加
する。その反面、ＰＭＯＳトランジスタ１０８のしきい
電圧Ｖｔｐは温度が上昇するに従って減少する。従っ
て、接続点１０４の電圧増加とトランジスタ１０８のし
きい電圧Ｖｔｐの減少は相互に相殺され基準電圧Ｖｒｅ
ｆは一定となる。逆に、動作温度が下がると、ＮＭＯＳ
トランジスタ１０６のチャネル抵抗は減少して接続点１
０４の電位が低くなるが、ＰＭＯＳトランジスタ１０８
のしきい電圧Ｖｔｐは増加するので相互に相殺され、こ
れによって基準電圧Ｖｒｅｆはやはり一定となる。結果
的に基準電圧Ｖｒｅｆは温度変化に関係なく安定したも
のとなる。
【００２１】また、上記回路はＣＭＯＳで構成されてい
るので回路の待機電流が格段に減少し、また、特にＤＲ
ＡＭなどのメモリ装置に適用される場合には基準電圧発
生回路を構成するための別途の複雑な製造工程を追加す
る必要がないので、工程の単純化を実現することができ
る。なお、回路の動作条件は下記の式（５）、（６）を
満足する値に設定する。 Ｉ100 ＞Ｉ102 ───────────────────────（５） Ｖｃｃ＞（Ｒ100 ／Ｒ102 ）・Ｖｔｐ＋Ｖｒｅｆ────────（６） ここで、最低動作電圧条件は、基準電圧Ｖｒｅｆと抵抗
１００の両端に生じる電圧Ｖ100 の和以上とすればよい
ので、バイポーラトランジスタを使用したバンドギャッ
プ基準電圧発生回路に比べて最低動作電圧がより低く設
定できることが分かる。実験値によると、この例の基準
電圧発生回路の最低動作電圧は１．６Ｖ前後に設定でき
る。
るので回路の待機電流が格段に減少し、また、特にＤＲ
ＡＭなどのメモリ装置に適用される場合には基準電圧発
生回路を構成するための別途の複雑な製造工程を追加す
る必要がないので、工程の単純化を実現することができ
る。なお、回路の動作条件は下記の式（５）、（６）を
満足する値に設定する。 Ｉ100 ＞Ｉ102 ───────────────────────（５） Ｖｃｃ＞（Ｒ100 ／Ｒ102 ）・Ｖｔｐ＋Ｖｒｅｆ────────（６） ここで、最低動作電圧条件は、基準電圧Ｖｒｅｆと抵抗
１００の両端に生じる電圧Ｖ100 の和以上とすればよい
ので、バイポーラトランジスタを使用したバンドギャッ
プ基準電圧発生回路に比べて最低動作電圧がより低く設
定できることが分かる。実験値によると、この例の基準
電圧発生回路の最低動作電圧は１．６Ｖ前後に設定でき
る。
【００２２】図２に本発明の第２実施例を示す。尚、図
１の回路と同様の部分には同じ符合を付している。この
例の回路において、抵抗１００、抵抗１０２、及びＮＭ
ＯＳトランジスタ１１０のドレイン−ソースチャネルが
電源電圧Ｖｃｃ端と接地電圧Ｖｓｓ端との間に直列に接
続されている。そして、ＮＭＯＳトランジスタ１１０の
ゲートは、抵抗１００と抵抗１０２との間に形成された
基準電圧Ｖｒｅｆ端１０１に接続されている。また、Ｐ
ＭＯＳトランジスタ１０８のソース−ドレインチャネル
は、基準電圧Ｖｒｅｆ端１０１と接地電圧Ｖｓｓ端との
間に接続されており、ゲートはＮＭＯＳトランジスタ１
１０のドレイン部分に設けられた接続点１０４に接続さ
れている。そして、ボディ効果を減少させるために、Ｐ
ＭＯＳトランジスタ１０８の基板を基準電圧Ｖｒｅｆに
接続しているのは、第１実施例の場合と同様である。
１の回路と同様の部分には同じ符合を付している。この
例の回路において、抵抗１００、抵抗１０２、及びＮＭ
ＯＳトランジスタ１１０のドレイン−ソースチャネルが
電源電圧Ｖｃｃ端と接地電圧Ｖｓｓ端との間に直列に接
続されている。そして、ＮＭＯＳトランジスタ１１０の
ゲートは、抵抗１００と抵抗１０２との間に形成された
基準電圧Ｖｒｅｆ端１０１に接続されている。また、Ｐ
ＭＯＳトランジスタ１０８のソース−ドレインチャネル
は、基準電圧Ｖｒｅｆ端１０１と接地電圧Ｖｓｓ端との
間に接続されており、ゲートはＮＭＯＳトランジスタ１
１０のドレイン部分に設けられた接続点１０４に接続さ
れている。そして、ボディ効果を減少させるために、Ｐ
ＭＯＳトランジスタ１０８の基板を基準電圧Ｖｒｅｆに
接続しているのは、第１実施例の場合と同様である。
【００２３】この第２実施例と第１実施例との差異点
は、ＮＭＯＳトランジスタ１１０のゲートを基準電圧Ｖ
ｒｅｆに接続することにより、基準電圧Ｖｒｅｆを帰還
的に用いているという点である。これによって、基準電
圧Ｖｒｅｆの変動をさらに最小化することができる。本
回路に対する他の動作は、既に説明した図１の場合と同
じなので省略する。
は、ＮＭＯＳトランジスタ１１０のゲートを基準電圧Ｖ
ｒｅｆに接続することにより、基準電圧Ｖｒｅｆを帰還
的に用いているという点である。これによって、基準電
圧Ｖｒｅｆの変動をさらに最小化することができる。本
回路に対する他の動作は、既に説明した図１の場合と同
じなので省略する。
【００２４】図３に本発明の第３実施例を示す。この例
の回路において、抵抗１００と、抵抗１０２と、ＮＭＯ
Ｓトランジスタ１１０及びＮＭＯＳトランジスタ１０６
の各ドレイン−ソースチャネルが電源電圧Ｖｃｃ端と接
地電圧Ｖｓｓ端との間に直列に接続されている。そし
て、ＮＭＯＳトランジスタ１０６のゲートは電源電圧Ｖ
ｃｃと接続され、ＮＭＯＳトランジスタ１１０のゲート
は抵抗１００と抵抗１０２との間に形成された基準電圧
Ｖｒｅｆ端１０１に接続されている。また、基板が基準
電圧Ｖｒｅｆに接続されたＰＭＯＳトランジスタ１０８
のソース−ドレインチャネルは、基準電圧Ｖｒｅｆ端１
０１と接地電圧Ｖｓｓ端との間に接続され、ＰＭＯＳト
ランジスタ１０８のゲートは、抵抗１０２とＮＭＯＳト
ランジスタ１１０のドレインとの間に形成された接続点
１０４に接続されている。このように、第３実施例は第
１実施例と第２実施例を合わせた形態とされている。
の回路において、抵抗１００と、抵抗１０２と、ＮＭＯ
Ｓトランジスタ１１０及びＮＭＯＳトランジスタ１０６
の各ドレイン−ソースチャネルが電源電圧Ｖｃｃ端と接
地電圧Ｖｓｓ端との間に直列に接続されている。そし
て、ＮＭＯＳトランジスタ１０６のゲートは電源電圧Ｖ
ｃｃと接続され、ＮＭＯＳトランジスタ１１０のゲート
は抵抗１００と抵抗１０２との間に形成された基準電圧
Ｖｒｅｆ端１０１に接続されている。また、基板が基準
電圧Ｖｒｅｆに接続されたＰＭＯＳトランジスタ１０８
のソース−ドレインチャネルは、基準電圧Ｖｒｅｆ端１
０１と接地電圧Ｖｓｓ端との間に接続され、ＰＭＯＳト
ランジスタ１０８のゲートは、抵抗１０２とＮＭＯＳト
ランジスタ１１０のドレインとの間に形成された接続点
１０４に接続されている。このように、第３実施例は第
１実施例と第２実施例を合わせた形態とされている。
【００２５】ここで、ＮＭＯＳトランジスタ１０６、１
１０を用いる理由を説明する。図２の第２実施例におい
てＮＭＯＳトランジスタ１１０の基板には基板電圧ＶBB
が印加されるが、電源電圧Ｖｃｃが増加すると基板電圧
ＶBBも増加する。すると、ＰＭＯＳトランジスタ１０８
の場合のように、ボディ効果によりＮＭＯＳトランジス
タ１１０の抵抗が増加することによって基準電圧Ｖｒｅ
ｆが電源電圧Ｖｃｃの増加に従って共に増加する場合が
あり得る。
１０を用いる理由を説明する。図２の第２実施例におい
てＮＭＯＳトランジスタ１１０の基板には基板電圧ＶBB
が印加されるが、電源電圧Ｖｃｃが増加すると基板電圧
ＶBBも増加する。すると、ＰＭＯＳトランジスタ１０８
の場合のように、ボディ効果によりＮＭＯＳトランジス
タ１１０の抵抗が増加することによって基準電圧Ｖｒｅ
ｆが電源電圧Ｖｃｃの増加に従って共に増加する場合が
あり得る。
【００２６】この場合、ＮＭＯＳトランジスタ１０６を
追加しておけば、ＮＭＯＳトランジスタ１１０の基板電
圧ＶBBの増加に伴って接続点１０４の電圧が増加する時
でもＮＭＯＳトランジスタ１０６のゲートが接続された
電源電圧Ｖｃｃの増加により、ＮＭＯＳトランジスタ１
０６のチャネル抵抗が減少するので結果的に接続点１０
４の電位を一定に維持することができる。よって、基準
電圧Ｖｒｅｆの変動を最小化することができる。
追加しておけば、ＮＭＯＳトランジスタ１１０の基板電
圧ＶBBの増加に伴って接続点１０４の電圧が増加する時
でもＮＭＯＳトランジスタ１０６のゲートが接続された
電源電圧Ｖｃｃの増加により、ＮＭＯＳトランジスタ１
０６のチャネル抵抗が減少するので結果的に接続点１０
４の電位を一定に維持することができる。よって、基準
電圧Ｖｒｅｆの変動を最小化することができる。
【００２７】尚、基準電圧Ｖｒｅｆのレベルに応じて、
例えば低い基準電圧を発生する回路ではＮＭＯＳトラン
ジスタ１０６を省略することも可能である。特に、この
ような構成は、高電源電圧の領域で基準電圧Ｖｒｅｆの
変動を極小化するのに有効である。本回路の他の動作は
第１実施例で説明したものと同じなので省略する。
例えば低い基準電圧を発生する回路ではＮＭＯＳトラン
ジスタ１０６を省略することも可能である。特に、この
ような構成は、高電源電圧の領域で基準電圧Ｖｒｅｆの
変動を極小化するのに有効である。本回路の他の動作は
第１実施例で説明したものと同じなので省略する。
【００２８】第３実施例は制御作用の異なる２個のＮＭ
ＯＳトランジスタを用いた例であるが、このような組合
せは、直列形と並列形、基板（ウェル）バイアスの電
位、負荷抵抗の共通使用、独立使用などにより種々の変
形が考えられる。これら変形のうち、３つの例を図４に
第４実施例、図５に第５実施例、図６に第６実施例とし
て示す。尚、これら実施例の各動作については上記各実
施例と同様なので、説明は省略する。
ＯＳトランジスタを用いた例であるが、このような組合
せは、直列形と並列形、基板（ウェル）バイアスの電
位、負荷抵抗の共通使用、独立使用などにより種々の変
形が考えられる。これら変形のうち、３つの例を図４に
第４実施例、図５に第５実施例、図６に第６実施例とし
て示す。尚、これら実施例の各動作については上記各実
施例と同様なので、説明は省略する。
【００２９】図７は温度及び電圧の変動について、従来
のバンドギャップ基準電圧発生回路と、本発明による基
準電圧発生回路の電源電圧と基準電圧の特性曲線を比較
して示したのものである。同図において、曲線１１２は
図８に示された従来のバンドギャップ基準電圧発生回路
の特性曲線を表し、曲線１１４は本発明に係わるＣＭＯ
Ｓで構成された基準電圧発生回路の特性曲線を表す。図
７によって、本発明による基準電圧発生回路は、最低動
作電圧が低く設定でき、温度変化及び電圧変動に対して
相当に安定した基準電圧を出力することがわかる。一
方、従来の基準電圧発生回路は最低動作電圧を高く設定
しなければならず、また、温度変化及び電圧変動に対し
て基準電圧Ｖｒｅｆが不安定なを出力することが分か
る。
のバンドギャップ基準電圧発生回路と、本発明による基
準電圧発生回路の電源電圧と基準電圧の特性曲線を比較
して示したのものである。同図において、曲線１１２は
図８に示された従来のバンドギャップ基準電圧発生回路
の特性曲線を表し、曲線１１４は本発明に係わるＣＭＯ
Ｓで構成された基準電圧発生回路の特性曲線を表す。図
７によって、本発明による基準電圧発生回路は、最低動
作電圧が低く設定でき、温度変化及び電圧変動に対して
相当に安定した基準電圧を出力することがわかる。一
方、従来の基準電圧発生回路は最低動作電圧を高く設定
しなければならず、また、温度変化及び電圧変動に対し
て基準電圧Ｖｒｅｆが不安定なを出力することが分か
る。
【００３０】
【発明の効果】以上説明してきたように本発明によれ
ば、基準電圧発生回路にＣＭＯＳトランジスタ回路を使
用することで、温度及び電源電圧の変動に対してより安
定した基準電圧を発生でき、また、回路の電力消費を減
少させられるうえ、製造工程の複雑化を避けることも可
能となる。これにより、よりＴＡＴが短く、高信頼性、
高性能の半導体装置を得ることが可能となる。
ば、基準電圧発生回路にＣＭＯＳトランジスタ回路を使
用することで、温度及び電源電圧の変動に対してより安
定した基準電圧を発生でき、また、回路の電力消費を減
少させられるうえ、製造工程の複雑化を避けることも可
能となる。これにより、よりＴＡＴが短く、高信頼性、
高性能の半導体装置を得ることが可能となる。
【図１】本発明による基準電圧発生回路の第１実施例を
示す回路図。
示す回路図。
【図２】本発明による基準電圧発生回路の第２実施例を
示す回路図。
示す回路図。
【図３】本発明による基準電圧発生回路の第３実施例を
示す回路図。
示す回路図。
【図４】本発明による基準電圧発生回路の第４実施例を
示す回路図。
示す回路図。
【図５】本発明による基準電圧発生回路の第５実施例を
示す回路図。
示す回路図。
【図６】本発明による基準電圧発生回路の第６実施例を
示す回路図。
示す回路図。
【図７】従来のバンドギャップ基準電圧発生回路と本発
明による基準電圧発生回路との電源電圧および基準電圧
の特性曲線を比較して示すグラフ。
明による基準電圧発生回路との電源電圧および基準電圧
の特性曲線を比較して示すグラフ。
【図８】従来のバンドギャップ基準電圧発生回路の回路
図。
図。
【図９】従来のＰＭＯＳトランジスタを使用した基準電
圧発生回路の回路図。
圧発生回路の回路図。
１００ 抵抗（第１抵抗） １０１ 基準電圧端 １０２ 抵抗（第２抵抗） １０４ 接続点 １０６ ＮＭＯＳトランジスタ １０８ ＰＭＯＳトランジスタ １１０ ＮＭＯＳトランジスタ Ｖｃｃ 電源電圧 Ｖｓｓ 接地電圧 Ｖｒｅｆ 基準電圧 ＶBB 基板電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/407 Ｈ０３Ｇ 3/02 Ｚ 7350−5Ｊ Ｈ０３Ｋ 19/00 Ａ 8941−5Ｊ
Claims (17)
- 【請求項１】 外部電源電圧を入力としてその電圧より
低い基準電圧を発生する基準電圧発生回路において、 外部電源電圧を受ける電源電圧端と、接地電圧端と、基
準電圧を出力する基準電圧端と、電源電圧端と基準電圧
端との間に接続され電流を供給するための第１抵抗と、
基準電圧端と接続点との間に接続される第２抵抗と、前
記接続点と接地電圧端との間にチャネルが接続され、電
源電圧端又は基準電圧端にゲートが接続される第１導電
形チャネルの第１ＭＯＳトランジスタと、基準電圧端と
接地電圧端との間にチャネルが接続され、前記接続点に
ゲートが接続される第２導電形チャネルの第２ＭＯＳト
ランジスタとを備えてなることを特徴とする基準電圧発
生回路。 - 【請求項２】 接続点と第１ＭＯＳトランジスタのドレ
インとの間にチャネルが接続され、基準電圧端にゲート
が接続される第１導電形チャネルの第３ＭＯＳトランジ
スタを備えている請求項１記載の基準電圧発生回路。 - 【請求項３】 第１ＭＯＳトランジスタのチャネルに対
してチャネルが並列接続され、基準電圧端にゲートが接
続される第１導電形チャネルの第３ＭＯＳトランジスタ
を備えている請求項１記載の基準電圧発生回路。 - 【請求項４】 第２ＭＯＳトランジスタのチャネルに対
してチャネルが並列接続され、第１ＭＯＳトランジスタ
のドレイン部分にゲートが接続される第２導電形チャネ
ルの第４ＭＯＳトランジスタを備えている請求項３記載
の基準電圧発生回路。 - 【請求項５】 第２導電形チャネルのＭＯＳトランジス
タの基板が基準電圧に接続される請求項１〜請求項４の
いずれかに記載の基準電圧発生回路。 - 【請求項６】 第１導電形チャネルのＭＯＳトランジス
タの基板が接地電圧又はバックバイアスに接続される請
求項１〜請求項５のいずれかに記載の基準電圧発生回
路。 - 【請求項７】 第１導電形チャネルはＮ形チャネルであ
り、第２導電形チャネルはＰ形チャネルである請求項１
〜請求項６のいずれかに記載の基準電圧発生回路。 - 【請求項８】 第１導電形チャネルのＭＯＳトランジス
タのチャネル抵抗が正温度係数を有し、第２導電形チャ
ネルのＭＯＳトランジスタのしきい電圧が負温度係数を
有する請求項１〜請求項６のいずれかに記載の基準電圧
発生回路。 - 【請求項９】 第１電源電圧を第２電源電圧に変換する
基準電圧発生回路において、 第１電源電圧と接地電圧との間に接続され、温度変化に
対して第２電源電圧を正側に補償するための正温度係数
を有する正温度補償手段と、この正温度補償手段の出力
に応答し温度変化に対して第２電源電圧を負側に補償す
るための負温度係数を有する負温度補償手段とを備え、 温度変化に対し、正温度補償手段及び負温度補償手段に
より正温度係数と負温度係数とを互いに相殺させること
で第２電源電圧を安定化するようにされていることを特
徴とする基準電圧発生回路。 - 【請求項１０】 第２電源電圧の安定化の補助として第
２電源電圧を正温度補償手段に帰還入力させる帰還手段
を更に備えている請求項９記載の基準電圧発生回路。 - 【請求項１１】 正温度補償手段は、第１電源電圧と接
地電圧との間に第１抵抗、第２抵抗、及び第１導電形チ
ャネルの第１ＭＯＳトランジスタのチャネルを相互に直
列接続してなる請求項９記載の基準電圧発生回路。 - 【請求項１２】 負温度補償手段は、第２電源電圧と接
地電圧との間にチャネルが接続され、ゲートが第１ＭＯ
Ｓトランジスタのドレイン部分に接続され、基板が基準
電圧端に接続される第２導電形チャネルの第２ＭＯＳト
ランジスタで構成される請求項１１記載の基準電圧発生
回路。 - 【請求項１３】 第２ＭＯＳトランジスタのゲートと第
１ＭＯＳトランジスタのドレインとの間にチャネルが接
続され、ゲートが第２電源電圧に接続される第１導電形
チャネルの第３ＭＯＳトランジスタを備えている請求項
１２記載の基準電圧発生回路。 - 【請求項１４】 外部電源電圧を入力としてその電圧よ
り低い基準電圧を発生する基準電圧発生回路において、 外部電源電圧を受ける電源電圧端と基準電圧端との間に
接続され電流を供給するための第１抵抗と、基準電圧端
と接続点との間に接続される第２抵抗と、前記接続点と
接地電圧端との間に正温度係数を有するチャネルが接続
され、電源電圧端にゲートが接続される第１導電形チャ
ネルの第１ＭＯＳトランジスタと、基準電圧端と接地電
圧端との間にチャネルが接続されると共に前記接続点に
ゲートが接続され、負温度係数のしきい電圧を有する第
２導電形チャネルの第２ＭＯＳトランジスタとを備えて
なることを特徴とする基準電圧発生回路。 - 【請求項１５】 接続点と第１ＭＯＳトランジスタのド
レインとの間にチャネルが接続され、基準電圧端にゲー
トが接続される第１導電形チャネルの第３ＭＯＳトラン
ジスタを備えている請求項第１４記載の基準電圧発生回
路。 - 【請求項１６】 第１ＭＯＳトランジスタのチャネルに
対してチャネルが並列接続され、基準電圧端にゲートが
接続される第１導電形チャネルの第３ＭＯＳトランジス
タを備えている請求項１４記載の基準電圧発生回路。 - 【請求項１７】 第２ＭＯＳトランジスタのチャネルに
対してチャネルが並列接続され、第１ＭＯＳトランジス
タのドレイン部分にゲートが接続される第４ＭＯＳトラ
ンジスタを備えている請求項１６記載の基準電圧発生回
路
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920009411A KR940007298B1 (ko) | 1992-05-30 | 1992-05-30 | Cmos트랜지스터를 사용한 기준전압 발생회로 |
| KR1992P9411 | 1992-05-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06224648A true JPH06224648A (ja) | 1994-08-12 |
| JP2596697B2 JP2596697B2 (ja) | 1997-04-02 |
Family
ID=19333968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5128657A Expired - Fee Related JP2596697B2 (ja) | 1992-05-30 | 1993-05-31 | Ｃｍｏｓトランジスタ回路を使用する基準電圧発生回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5532578A (ja) |
| EP (1) | EP0573240B1 (ja) |
| JP (1) | JP2596697B2 (ja) |
| KR (1) | KR940007298B1 (ja) |
| CN (1) | CN1042269C (ja) |
| DE (1) | DE69323239T2 (ja) |
| TW (1) | TW254012B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522591B2 (en) | 2000-06-27 | 2003-02-18 | Oki Electric Industry Co., Ltd. | Semiconductor memory circuit |
| US7430149B2 (en) | 2005-09-01 | 2008-09-30 | Renesas Technology Corp. | Semiconductor device |
| JP2010152911A (ja) * | 1997-12-12 | 2010-07-08 | Hynix Semiconductor Inc | 内部電圧発生回路 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40552E1 (en) | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| US5614815A (en) * | 1994-03-10 | 1997-03-25 | Fujitsu Limited | Constant voltage supplying circuit |
| JP3207680B2 (ja) * | 1994-08-30 | 2001-09-10 | 株式会社東芝 | 半導体集積回路 |
| US5631606A (en) * | 1995-08-01 | 1997-05-20 | Information Storage Devices, Inc. | Fully differential output CMOS power amplifier |
| US5892394A (en) * | 1996-07-19 | 1999-04-06 | Holtek Microelectronics Inc. | Intelligent bias voltage generating circuit |
| US6275100B1 (en) * | 1996-09-13 | 2001-08-14 | Samsung Electronics Co., Ltd. | Reference voltage generators including first and second transistors of same conductivity type and at least one switch |
| JP3839148B2 (ja) * | 1997-11-18 | 2006-11-01 | 沖電気工業株式会社 | 電界効果トランジスタのゲートバイアス電圧印加回路と電界効果トランジスタのゲートバイアス電圧印加回路が搭載されている半導体装置 |
| KR20000002771A (ko) * | 1998-06-23 | 2000-01-15 | 윤종용 | 반도체장치의 기준전압 발생기 |
| US6242972B1 (en) * | 1999-10-27 | 2001-06-05 | Silicon Storage Technology, Inc. | Clamp circuit using PMOS-transistors with a weak temperature dependency |
| KR100308255B1 (ko) * | 1999-12-21 | 2001-10-17 | 윤종용 | 저전원전압 반도체 장치의 기준전압 발생회로 및 방법 |
| KR100439024B1 (ko) | 2001-03-08 | 2004-07-03 | 삼성전자주식회사 | 기준전압 발생회로 |
| KR100393226B1 (ko) * | 2001-07-04 | 2003-07-31 | 삼성전자주식회사 | 온도변화에 따라 내부 기준전압 값을 조절할 수 있는 내부기준전압 생성회로 및 이를 구비하는 내부 공급전압생성회로 |
| JP3575453B2 (ja) * | 2001-09-14 | 2004-10-13 | ソニー株式会社 | 基準電圧発生回路 |
| US6902902B2 (en) * | 2001-11-27 | 2005-06-07 | Arena Pharmaceuticals, Inc. | Human G protein-coupled receptors and modulators thereof for the treatment of metabolic-related disorders |
| JP4276812B2 (ja) * | 2002-03-20 | 2009-06-10 | 株式会社リコー | 温度検出回路 |
| DE10356420A1 (de) * | 2002-12-02 | 2004-06-24 | Samsung Electronics Co., Ltd., Suwon | Spannungsgeneratorschaltung |
| GB2404460B (en) | 2003-07-31 | 2006-09-06 | Zetex Plc | A temperature independent low voltage reference circuit |
| US7543253B2 (en) * | 2003-10-07 | 2009-06-02 | Analog Devices, Inc. | Method and apparatus for compensating for temperature drift in semiconductor processes and circuitry |
| US7071770B2 (en) * | 2004-05-07 | 2006-07-04 | Micron Technology, Inc. | Low supply voltage bias circuit, semiconductor device, wafer and system including same, and method of generating a bias reference |
| US7116588B2 (en) * | 2004-09-01 | 2006-10-03 | Micron Technology, Inc. | Low supply voltage temperature compensated reference voltage generator and method |
| CN101443721B (zh) * | 2004-12-07 | 2011-04-06 | Nxp股份有限公司 | 提供温度补偿的输出电压的参考电压发生器 |
| US7450359B1 (en) * | 2005-03-03 | 2008-11-11 | National Semiconductor Corporation | System and method for providing a temperature compensated under-voltage-lockout circuit |
| JP2007043661A (ja) * | 2005-06-30 | 2007-02-15 | Oki Electric Ind Co Ltd | 遅延回路 |
| DE102005033434A1 (de) * | 2005-07-18 | 2007-01-25 | Infineon Technologies Ag | Referenzspannungserzeugungsschaltung zur Erzeugung kleiner Referenzspannungen |
| US7800429B2 (en) * | 2006-01-20 | 2010-09-21 | Aeroflex Colorado Springs Inc. | Temperature insensitive reference circuit for use in a voltage detection circuit |
| JP2008244665A (ja) * | 2007-03-26 | 2008-10-09 | Fujitsu Ltd | 発振回路及び半導体装置 |
| CN101834164B (zh) * | 2009-03-10 | 2011-11-16 | 奇景光电股份有限公司 | 电源分布系统 |
| US8680840B2 (en) * | 2010-02-11 | 2014-03-25 | Semiconductor Components Industries, Llc | Circuits and methods of producing a reference current or voltage |
| CN103135652B (zh) * | 2011-11-25 | 2014-12-10 | 深圳市博驰信电子有限责任公司 | 一种带隙基准电路、电源保护电路及电源 |
| JP6215652B2 (ja) * | 2013-10-28 | 2017-10-18 | エスアイアイ・セミコンダクタ株式会社 | 基準電圧発生装置 |
| US9058046B1 (en) | 2013-12-16 | 2015-06-16 | International Business Machines Corporation | Leakage-aware voltage regulation circuit and method |
| US10255462B2 (en) * | 2016-06-17 | 2019-04-09 | Arm Limited | Apparatus and method for obfuscating power consumption of a processor |
| US11188682B2 (en) * | 2016-06-17 | 2021-11-30 | Arm Limited | Apparatus and method for masking power consumption of a processor |
| TWI654510B (zh) * | 2017-03-24 | 2019-03-21 | 立積電子股份有限公司 | 偏壓電路 |
| CN111158418B (zh) * | 2020-01-09 | 2021-08-06 | 电子科技大学 | 一种全mosfet亚阈值带隙基准电压源 |
| CN112039444B (zh) * | 2020-11-04 | 2021-02-19 | 成都铱通科技有限公司 | 一种提升正温度系数变化范围的增益放大器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52357A (en) * | 1975-06-21 | 1977-01-05 | Mitsumi Electric Co Ltd | Low-voltage reference voltage source circuit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3781648A (en) * | 1973-01-10 | 1973-12-25 | Fairchild Camera Instr Co | Temperature compensated voltage regulator having beta compensating means |
| US4339707A (en) * | 1980-12-24 | 1982-07-13 | Honeywell Inc. | Band gap voltage regulator |
| DE3412060A1 (de) * | 1984-03-31 | 1985-10-10 | Zinser Textilmaschinen Gmbh, 7333 Ebersbach | Einrichtung zum betreiben einer spinnerei- oder zwirnereimaschine |
| US4839535A (en) * | 1988-02-22 | 1989-06-13 | Motorola, Inc. | MOS bandgap voltage reference circuit |
| US4849684A (en) * | 1988-11-07 | 1989-07-18 | American Telephone And Telegraph Company, At&T Bell Laaboratories | CMOS bandgap voltage reference apparatus and method |
| FR2641626B1 (fr) * | 1989-01-11 | 1991-06-14 | Sgs Thomson Microelectronics | Generateur de tension de reference stable |
| KR920004587B1 (ko) * | 1989-10-24 | 1992-06-11 | 삼성전자 주식회사 | 메모리장치의 기준전압 안정화회로 |
| US5206581A (en) * | 1989-11-02 | 1993-04-27 | Kabushiki Kaisha Toshiba | Constant voltage circuit |
| KR930001577A (ko) * | 1991-06-19 | 1993-01-16 | 김광호 | 기준전압 발생회로 |
-
1992
- 1992-05-30 KR KR1019920009411A patent/KR940007298B1/ko not_active IP Right Cessation
-
1993
- 1993-05-11 TW TW082103671A patent/TW254012B/zh not_active IP Right Cessation
- 1993-05-28 US US08/068,546 patent/US5532578A/en not_active Expired - Lifetime
- 1993-05-29 CN CN93106757A patent/CN1042269C/zh not_active Expired - Lifetime
- 1993-05-31 JP JP5128657A patent/JP2596697B2/ja not_active Expired - Fee Related
- 1993-06-01 DE DE69323239T patent/DE69323239T2/de not_active Expired - Lifetime
- 1993-06-01 EP EP93304211A patent/EP0573240B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52357A (en) * | 1975-06-21 | 1977-01-05 | Mitsumi Electric Co Ltd | Low-voltage reference voltage source circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010152911A (ja) * | 1997-12-12 | 2010-07-08 | Hynix Semiconductor Inc | 内部電圧発生回路 |
| US6522591B2 (en) | 2000-06-27 | 2003-02-18 | Oki Electric Industry Co., Ltd. | Semiconductor memory circuit |
| US7430149B2 (en) | 2005-09-01 | 2008-09-30 | Renesas Technology Corp. | Semiconductor device |
| US8014224B2 (en) | 2005-09-01 | 2011-09-06 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5532578A (en) | 1996-07-02 |
| EP0573240A3 (en) | 1995-05-17 |
| EP0573240B1 (en) | 1999-01-27 |
| DE69323239T2 (de) | 1999-07-08 |
| CN1042269C (zh) | 1999-02-24 |
| DE69323239D1 (de) | 1999-03-11 |
| KR940007298B1 (ko) | 1994-08-12 |
| EP0573240A2 (en) | 1993-12-08 |
| CN1080742A (zh) | 1994-01-12 |
| KR930024294A (ko) | 1993-12-22 |
| TW254012B (ja) | 1995-08-11 |
| JP2596697B2 (ja) | 1997-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2596697B2 (ja) | Ｃｍｏｓトランジスタ回路を使用する基準電圧発生回路 | |
| US6329871B2 (en) | Reference voltage generation circuit using source followers | |
| US8629712B2 (en) | Operational amplifier | |
| JP3097899B2 (ja) | Ｃｍｏｓ電流源回路 | |
| US5394026A (en) | Substrate bias generating circuit | |
| US7268529B2 (en) | Reference voltage generating circuit, a semiconductor integrated circuit and a semiconductor integrated circuit apparatus | |
| US7119604B2 (en) | Back-bias voltage regulator having temperature and process variation compensation and related method of regulating a back-bias voltage | |
| JP3197535B2 (ja) | 基準電圧発生回路 | |
| US20050237104A1 (en) | Reference voltage generator circuit having temperature and process variation compensation and method of manufacturing same | |
| JPH0793006B2 (ja) | 内部電源電圧発生回路 | |
| JP2008108009A (ja) | 基準電圧発生回路 | |
| JPH0951266A (ja) | 基板電圧を所望の値に維持するための回路及び方法 | |
| JP2010152911A (ja) | 内部電圧発生回路 | |
| KR100253645B1 (ko) | 기준 전압 발생 회로 | |
| JP3287001B2 (ja) | 定電圧発生回路 | |
| CN109491433B (zh) | 一种适用于图像传感器的基准电压源电路结构 | |
| JP3335183B2 (ja) | バッファ回路 | |
| JP4084872B2 (ja) | ボルテージレギュレータ | |
| KR100825956B1 (ko) | 기준전압 발생기 | |
| CN108628379B (zh) | 偏压电路 | |
| KR100380978B1 (ko) | 기준전압 발생기 | |
| JP3481896B2 (ja) | 定電圧回路 | |
| JPH09186294A (ja) | 電圧発生回路及び半導体装置 | |
| CN115373460A (zh) | 一种电压基准源及集成电路 | |
| KR20050042824A (ko) | 온도 보상 전류 기준 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |