CN103135652B - 一种带隙基准电路、电源保护电路及电源 - Google Patents

Abstract

本发明适用于电子领域，提供了一种带隙基准电路、电源保护电路及电源，所述带隙基准电路包括：带隙基准产生单元，用于通过两个二极管半导体通路产生带隙电流；电源电位带隙基准生成单元，用于根据带隙电流和电源电压，在带隙电流支路上生成相对电源电位带隙基准电压；地电位带隙基准生成单元，用于根据带隙电流和地电位，在带隙电流支路上生成相对地电位带隙基准电压。本发明实施例通过两个二极管半导体通路产生带隙电流，并在该带隙电流支路上直接生成相对电源电位带隙基准电压和相对地电位带隙基准电压，该电路产生的两个带隙基准电压一致性好，功耗低，面积小，并且电路级数少，精度高。

Description

一种带隙基准电路、电源保护电路及电源

技术领域

本发明属于电子领域，尤其涉及一种带隙基准电路、电源保护电路及电源。

背景技术

目前，随着集成电路产业的迅猛发展，带隙基准电路(又称带隙电路)，以其良好的温度稳定性，成为集成电路及电子系统的重要组成部分。带隙电路工作原理为：二极管正向导通电压具有负温度特性，而两个不同电流密度的二极管正向导通时电压差正比于温度(即具有正温度特性)，利用这两种电压在温度上的补偿作用，获得温度系数较低的电压和电流。

通常，带隙基准电路只能产生相对电源电位的带隙基准电压，或者只能产生相对地电位的带隙基准电压，但是在实际应用中，例如锂电保护电路中，需要相对电源电位和相对地电位的两个基准电压，对此，现有技术通常采用下述两种方案：

一、使用两个带隙基准电路分别产生相对电源电位、相对地电位的带隙基准电压，但是该方案功耗大、面积大，两个带隙基准电压一致性差，无法满足低功耗应用环境以及小尺寸封装的需求，且成本高。

二、先利用带隙基准产生单元产生一个相对地电位的带隙基准电压，再使用缓冲器衍生出相对电源电位和相对地电位的两个电压。

图1示出了现有第二方案对应的衍生带隙基准电路结构，其中包括：带隙基准产生单元11，用于产生一个相对地电位的带隙基准电压；以及衍生单元12，该衍生单元12的输入端与带隙基准产生单元11的输出端连接，用于根据相对地电位的带隙基准电压衍生出相对电源电位的带隙基准电压和相对地电位的带隙基准电压。

带隙基准产生单元11包括：P型MOS管P10、P型MOS管P11、P型MOS管P12、电阻R13、电阻R14、二极管D10、二极管D11、二极管D12以及第一运算放大器A1，P型MOS管P10、P型MOS管P11、P型MOS管P12的源级均与电源电压连接，P型MOS管P11的漏极通过电阻R13与二极管D11的阳极连接，二极管D11的阴极接地，P型MOS管P11的漏极还与第一运算放大器A1的正向输入端连接，P型MOS管P12的漏极同时与第一运算放大器A1的反向输入端和二极管D12的阳极连接，二极管D12的阴极接地，第一运算放大器A1的输出端分别与P型MOS管P10、P型MOS管P11、P型MOS管P12的栅极连接，P型MOS管P10的漏极通过电阻R14与二极管D10的阳极连接，二极管D10的阴极接地，P型MOS管P10的漏极为带隙基准产生单元11的输出端；

衍生单元12包括：缓冲器A2、电阻R10、电阻R11、电阻R12、电容C10、电容C11以及N型MOS管N10，电阻R12与电容C11并联，其一公共端与电源电压连接，另一公共端与N型MOS管N10的漏极连接，电阻R11与电阻R10串联后与电容C10并联，电阻R11与电容C10的公共端与N型MOS管N10的源级连接，电阻R10与电容C10的公共端接地，电阻R10与电阻R11的公共端与缓冲器A2的反向输入端连接，缓冲器A2的正向输入端为衍生单元12的输入端，缓冲器A2的输出端与N型MOS管N10的栅极连接。

通过第一运算放大器A1使得P型MOS管P11和P型MOS管P12的漏端电压相等，产生一个与温度成正比的电流流过P型MOS管P11和P型MOS管P12的电流支路，P型MOS管P10将此电流镜像到P10的支路中，并与二极管D10、电阻R14生成一个与温度无关的带隙基准电压V_bg，该带隙基准电压V_bg通过缓冲器A2使其反向输入端的电压与带隙基准电压V_bg相等，以使N型MOS管N10中衍生的电流 $I_{N10}=\frac{V_{\mathrm{bg}}}{R10},$ 电压 $V_{\mathrm{ref}11}=R12\frac{V_{\mathrm{bg}}}{R10},$ 电压 $V_{\mathrm{ref}12}=(R11+R10)\frac{V_{\mathrm{bg}}}{R10},$ 通过选择相同类型的电阻、约去电阻温度系数，以得到相对电源电位的带隙基准电压V_ref11以及相对地电位的带隙基准电压V_ref12，其中电容C11和电容C10分别为相对电源电位带隙基准电压V_ref11和相对地电位带隙基准电压V_ref12滤波。

该衍生带隙基准电路虽然可以获得两个一致性较好的电压，并在一定程度上缓解面积大、成本高的问题，但是由于衍生带隙电流使得电路级数增加，进而使生成的相对电源电位的电压和相对地电位的电压精度变差，同时功耗问题仍然存在，不利于广泛推广。

发明内容

本发明实施例的目的在于提供一种带隙基准电路，旨在解决现有带隙基准电路提供双带隙基准电压功耗大、精度差的问题。

本发明实施例是这样实现的，一种带隙基准电路，所述带隙基准电路包括：

带隙基准产生单元，用于通过两个二极管半导体通路产生带隙电流；

电源电位带隙基准生成单元，所述电源电位带隙基准生成单元的输入端与电源电压连接，所述电源电位带隙基准生成单元的输出端与所述带隙基准产生单元的输入端连接，用于根据所述带隙电流和电源电压，在所述带隙电流支路上生成相对电源电位带隙基准电压；

地电位带隙基准生成单元，所述地电位带隙基准生成单元的输入端与所述带隙基准产生单元的输出端连接，所述地电位带隙基准生成单元的输出端与地连接，用于根据所述带隙电流和地电位，在所述带隙电流支路上生成相对地电位带隙基准电压；

所述带隙基准产生单元包括：第三开关管、第四开关管、第四运算放大器、第三二极管半导体、第四二极管半导体、及电阻R26；

所述第三开关管的输入端与所述第四开关管的输入端连接且同时为所述带隙基准产生单元的输入端，所述第三开关管的输出端与所述第四运算放大器的反向输入端连接，所述第四开关管的输出端与所述第四运算放大器的正向输入端连接，所述第四运算放大器的输出端分别与所述第三开关管的控制端、所述第四开关管的控制端连接，所述第三开关管的输出端还与所述第三二极管半导体的输入端连接，所述第三二极管半导体的输出端为所述带隙基准产生单元的输出端，所述第四开关管的输出端还通过电阻R26与所述第四二极管半导体的输入端连接，所述第四二极管半导体的输出端与所述第三二极管半导体的输出端连接；

电源电位带隙基准生成单元包括：第五二极管半导体、电阻R25及电容C22，所述第五二极管半导体与所述电阻R25串联后与所述电容C22并联，所述第五二极管半导体D5的阳极与所述电容C22的一端连接，其公共端为所述电源电位带隙基准生成单元的输入端，所述电阻R25与所述电容C22的公共端为所述电源电位带隙基准生成单元的输出端；

地电位带隙基准生成单元包括：第六二极管半导体、电阻R27及电容C23，所述第六二极管半导体与所述电阻R27串联后与所述电容C23并联，所述第六二极管半导体的阳极与所述电容C23的一端连接，其公共端为所述地电位带隙基准生成单元的输入端，所述电阻R27与所述电容C23的公共端为所述地电位带隙基准生成单元的输出端。

本发明实施例的另一目的在于提供一种包括上述带隙基准电路的电源保护电路。

本发明实施例的另一目的在于提供一种包括上述电源保护电路的电源。

本发明实施例通过两个二极管半导体通路产生带隙电流，并在该带隙电流支路上直接生成相对电源电位带隙基准电压和相对地电位带隙基准电压，该电路产生的两个带隙基准电压一致性好，功耗低，面积小，并且电路级数少，精度高。

附图说明

图1为现有的衍生带隙基准电路结构图；

图2为本发明一实施例提供的带隙基准电路的结构图；

图3为本发明一实施例提供的带隙基准电路的第一示例电路结构图；

图4为本发明一实施例提供的带隙基准电路的第二示例电路结构图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明实施例通过两个二极管半导体通路产生带隙电流，并在该带隙电流支路上直接生成相对电源电位带隙基准电压和相对地电位带隙基准电压，其双带隙基准电压一致性好，功耗低，面积小，精度高。

图2示出了本发明一实施例提供的带隙基准电路的结构图，为了便于说明，仅示出了与本发明实施例相关的部分。

作为本发明一实施例提供的带隙基准电路可应用于任何类型的电源，及电源的电源保护电路中，所述带隙基准电路包括：

带隙基准产生单元22，用于通过两个二极管半导体通路产生带隙电流；

电源电位带隙基准生成单元21，该电源电位带隙基准生成单元21的输入端与电源电压连接，电源电位带隙基准生成单元21的输出端与带隙基准产生单元22的输入端连接，用于根据带隙电流和电源电压，在该带隙电流支路上生成相对电源电位带隙基准电压；

地电位带隙基准生成单元23，该地电位带隙基准生成单元23的输入端与带隙基准产生单元22的输出端连接，地电位带隙基准生成单元23的输出端与地连接，用于根据带隙电流和地电位，在该带隙电流支路上生成相对电源电位带隙基准电压。

在本发明实施例通过两个二极管半导体通路产生带隙电流，并在该带隙电流支路上直接生成相对电源电位带隙基准电压和相对地电位带隙基准电压，该电路产生的两个带隙基准电压一致性好，功耗低，面积小，并且电路级数少，精度高。

以下结合具体实施例对本发明的实现进行详细说明。

图3示出了本发明一实施例提供的带隙基准电路的第一示例电路结构，为了便于说明，仅示出了与本发明实施例相关的部分。

作为本发明一实施例，电源电位带隙基准生成单元21包括：

电阻R20和电容C20，电阻R20与电容C20并联，其一公共端为电源电位带隙基准生成单元21的输入端，另一公共端为电源电位带隙基准生成单元21的输出端；

带隙基准产生单元22包括：

第一开关管M1、第二开关管M2、第三运算放大器A3、第一二极管半导体D1、第二二极管半导体D2、电阻R21、电阻R22及电阻R23；

第一开关管M1的输入端与第二开关管M2的输入端连接且同时为带隙基准产生单元22的输入端，第一开关管M1的输出端与第三运算放大器A3的反向输入端连接，第二开关管M2的输出端与第三运算放大器A3的正向输入端连接，第三运算放大器A3的输出端分别与第一开关管M1的控制端、第二开关管M2的控制端连接，第一开关管M1的输出端还与第一二极管半导体D1的输入端连接，第一二极管半导体D1的输出端为带隙基准产生单元22的输出端，电阻R21与第一二极管半导体D1并联，第二开关管M2的输出端还通过电阻R23与第二二极管半导体D2的输入端连接，第二二极管半导体D2的输出端与第一二极管半导体D1的输出端连接，电阻R22的一端与第二开关管M2的输出端连接，电阻R22的另一端与第二二极管半导体D2的输出端连接；

地电位带隙基准生成单元23包括：电阻R24和电容C21，电阻R24与电容C21并联，其一公共端为地电位带隙基准生成单元23的输入端，另一公共端为地电位带隙基准生成单元23的输出端。

作为本发明一实施例，第一开关管M1和第二开关管M2均可以采用P型MOS管实现，P型MOS管的源级为第一开关管M1、第二开关管M2的输入端，P型MOS管的漏极为第一开关管M1、第二开关管M2的输出端，P型MOS管的栅极为第一开关管M1、第二开关管M2的控制端。

作为本发明一实施例，第一二极管半导体D1和第二二极管半导体D2均可以采用常规二极管实现，该二极管的阳极为第一二极管半导体D1、第二二极管半导体D2的输入端，二极管的阴极为第一二极管半导体D1、第二二极管半导体D2的输出端。

作为本发明一实施例，第一二极管半导体D1和第二二极管半导体D2也可以采用晶体管实现。

优选地，第一二极管半导体D1和第二二极管半导体D2可以采用垂直双极型晶体管；

第一二极管半导体D1和第二二极管半导体D2也可以采用工作于准阈值区的MOS场效应晶体管。

在本发明实施例中，PMOS管M1与PMOS管M2尺寸相同，构成电流镜，即流过PMOS管M1和PMOS管M2的电流相等，其中，电阻R21的电流与二极管D1的电流之和等于PMOS管M1中的电流，电阻R23、二极管D2的串联电流与电阻R22的电流之和等于PMOS管M2中的电流。

由于电源电位带隙基准生成单元21和地电位带隙基准生成单元23均与带隙基准产生单元22为同一电流支路，使电阻R20与电阻R24相等，电阻R20与电阻R24的电流相等，均等于PMOS管M1与PMOS管M2的电流之和，因此，压降V_bg1与压降V_bg2相等，电容C20和电容C21用于分别为电压V_bg1和电压V_bg2滤波。

由于第三运算放大器A3使得节点B20和节点B21的电位相等，即电阻R21的压降、电阻R22的压降、二极管D1的压降以及电阻R23与二极管D2的串联压降均相等。令，电阻R21与电阻R22相等，二极管D2的面积是二极管D1的n倍，那么：

电阻R22电流等于电阻R21电流，可以表示为：

$I_{R22}=I_{R21}=\frac{V_{D1}}{R21}---\left(1\right)$

电阻R23与二极管D21的串联电流，可以表示为：

$\begin{array}{c}{I}_{R23}=\frac{V_{D1}-V_{D2}}{R23}\\ =\mathrm{Ln}\left(n\right)\frac{\mathrm{kT}}{q}\frac{1}{R23}\end{array}---\left(2\right)$

PMOS管M1中的电流等于PMOS管M2中的电流，可以表示为：

$\begin{array}{c}{T}_{M1}=I_{M2}=I_{R22}+I_{R23}\\ =\frac{V_{D1}}{R21}+\mathrm{Ln}\left(n\right)\frac{\mathrm{kT}}{q}\frac{1}{R23}\end{array}---\left(3\right)$

压降V_bg1与压降V_bg2相等，可以表示为：

$\begin{array}{c}{V}_{\mathrm{bg}2}=V_{\mathrm{bg}1}=R20\·(I_{M1}+I_{M2})=R20\·2[\frac{V_{D1}}{R21}+L_n\left(n\right)\frac{\mathrm{kT}}{q}\frac{1}{R23}]\\ =2\frac{R20}{R21}[V_{D1}+L_n\left(n\right)\frac{\mathrm{kT}}{q}\frac{R21}{R23}]\end{array}---\left(4\right)$

其中，k为波尔兹曼常数，T为绝对温度(K)，q为电子电荷量。

由于表达式(4)中，压降V_bg1与压降V_bg2的表达式中包含公式：(5)，而在公式(5)中，第一项V_D1为二极管D1正向导通电压，具有负温度特性，第二项为两个二极管D1、D2正向导通电压差与电阻比值R21/R23的乘积项，具有正温度特性，通过调节电阻比值R21/R23，可以即得到一个温度系数极低的带隙基准电压，即电压V_bg1和电压V_bg2均为带隙基准电压。

因此，在表达式(4)中，若电阻R20和电阻R21为同类型电阻，则两者的温度系数相同，可以约掉，比值R20/R21在温度上是稳定的，并且，可以通过调节电阻R20和电阻R21的比值，分别得到不同的相对电源电位带隙基准电压V_bg1和相对地电位带隙基准电压V_bg2。

在本发明实施例通过两个二极管半导体通路产生带隙电流，并在该带隙电流支路上直接生成相对电源电位带隙基准电压和相对地电位带隙基准电压，具有如下有益效果：

(1)电路简洁，电流支路少，功耗大为减小，非常适合功耗敏感的应用；

(2)电路元器件数量极少，满足小尺寸封装的需求，真正做到面积小、成本低；

(3)电路级数减少，减少了误差源，实现高精度；

(4)电路结构对称，两个带隙基准电压一致性好。

图4示出了本发明一实施例提供的带隙基准电路的第二示例电路结构，为了便于说明，仅示出了与本发明实施例相关的部分。

作为本发明一实施例，电源电位带隙基准生成单元21包括：第五二极管半导体D5、电阻R25及电容C22，第五二极管半导体D5与电阻R25串联后与电容C22并联，第五二极管半导体D5的阳极与电容C22的一端连接，其公共端为电源电位带隙基准生成单元21的输入端，电阻R25与电容C22的公共端为电源电位带隙基准生成单元21的输出端；

带隙基准产生单元22包括：第三开关管M3、第四开关管M4、第四运算放大器A4、第三二极管半导体D3、第四二极管半导体D4、及电阻R26；

第三开关管M3的输入端与第四开关管M4的输入端连接且同时为带隙基准产生单元22的输入端，第三开关管M3的输出端与第四运算放大器A4的反向输入端连接，第四开关管M4的输出端与第四运算放大器A4的正向输入端连接，第四运算放大器A4的输出端分别与第三开关管M3的控制端、第四开关管M4的控制端连接，第三开关管M3的输出端还与第三二极管半导体D3的输入端连接，第三二极管半导体D3的输出端为带隙基准产生单元22的输出端，第四开关管M4的输出端还通过电阻R26与第四二极管半导体D4的输入端连接，第四二极管半导体D4的输出端与第三二极管半导体D3的输出端连接；

地电位带隙基准生成单元23包括：第六二极管半导体D6、电阻R27及电容C23，第六二极管半导体D6与电阻R27串联后与电容C23并联，第六二极管半导体D6的阳极与电容C23的一端连接，其公共端为地电位带隙基准生成单元23的输入端，电阻R27与电容C23的公共端为地电位带隙基准生成单元23的输出端。

作为本发明一实施例，第三开关管M3和第四开关管M4均可以采用P型MOS管实现，该P型MOS管的源级为第三开关管M3、第四开关管M4的输入端，P型MOS管的漏极为第三开关管M3、第四开关管M4的输出端，P型MOS管的栅极为第三开关管M3、第四开关管M4的控制端。

作为本发明一实施例，第三二极管半导体D3、第四二极管半导体D4、第五二极管半导体D5、第六二极管半导体D6均可以采用二极管实现，该二极管的阳极为第三二极管半导体D3、第四二极管半导体D4、第五二极管半导体D5、第六二极管半导体D6的输入端，二极管的阴极为第三二极管半导体D3、第四二极管半导体D4、第五二极管半导体D5、第六二极管半导体D6的输出端。

作为本发明一实施例，第三二极管半导体D3、第四二极管半导体D4、第五二极管半导体D5、第六二极管半导体D6也可以采用晶体管实现。

优选地，第三二极管半导体D3、第四二极管半导体D4、第五二极管半导体D5、第六二极管半导体D6均可以采用垂直双极型晶体管实现；

第三二极管半导体D3、第四二极管半导体D4、第五二极管半导体D5、第六二极管半导体D6也可以采用工作于准阈值区的MOS场效应晶体管实现。

在本发明实施例中，PMOS管M3与PMOS管M4尺寸相同，构成电流镜，即流过PMOS管M3和PMOS管M4的电流相等，第四运算放大器A4使其正向输入端和反向输入端的电压相等，二极管D3的电流等于PMOS管M3的电流，电阻R26与二极管D4串联的电流与PMOS管M4的电流相等。

由于电源电位带隙基准生成单元21和地电位带隙基准生成单元23均与带隙基准产生单元22为同一电流支路，使电阻R25与电阻R27相等，电阻R25与电阻R27的电流相等，均等于PMOS管M3与PMOS管M4的电流之和，即为带隙基准产生单元22产生的带隙基准电流，设定二极管D4的面积为二极管D3的n倍，那么：

PMOS管M3中的电流等于PMOS管M4中的电流，可以表示为：

$I_{M3}=I_{M4}=\frac{V_{D3}-V_{D4}}{R26}=\mathrm{Ln}\left(n\right)\frac{\mathrm{kT}}{q}\frac{1}{R26}---\left(6\right)$

压降V_bg3与压降V_bg4相等，可以表示为：

$V_{\mathrm{bg}3}=V_{\mathrm{bg}4}=V_{D6}+(I_{M3}+I_{M4})R27=V_{D6}+2\mathrm{Ln}\left(n\right)\frac{\mathrm{kT}}{q}\frac{R27}{R26}---\left(7\right)$

其中，k为波尔兹曼常数，T为绝对温度(K)，q为电子电荷量。

由于表达式(7)中第一项V_D6为具有负温度特性，第二项具有正温度特性，通过调节电阻比值R27/R26，可以得到温度系数极低的带隙基准电压V_bg3和V_bg4，即相对电源电位带隙基准电压V_bg3和相对地电位带隙基准电压V_bg4，电容C22和电容C23用于分别为相对电源电位带隙基准电压V_bg3和相对地电位带隙基准电压V_bg4滤波。

本发明实施例通过两个二极管半导体通路产生带隙电流，并在该带隙电流支路上直接生成相对电源电位带隙基准电压和相对地电位带隙基准电压，具有如下有益效果：

(1)电路简洁，电流支路少，功耗大为减小，非常适合功耗敏感的应用；

(2)电路元器件数量极少，满足小尺寸封装的需求，真正做到面积小、成本低；

(3)电路级数减少，减少了误差源，实现高精度；

(4)电路结构对称，两个带隙基准电压一致性好。

以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种带隙基准电路，其特征在于，所述带隙基准电路包括：

带隙基准产生单元，用于通过两个二极管半导体通路产生带隙电流；

电源电位带隙基准生成单元，所述电源电位带隙基准生成单元的输入端与电源电压连接，所述电源电位带隙基准生成单元的输出端与所述带隙基准产生单元的输入端连接，用于根据所述带隙电流和电源电压，在所述带隙电流支路上生成相对电源电位带隙基准电压；

地电位带隙基准生成单元，所述地电位带隙基准生成单元的输入端与所述带隙基准产生单元的输出端连接，所述地电位带隙基准生成单元的输出端与地连接，用于根据所述带隙电流和地电位，在所述带隙电流支路上生成相对地电位带隙基准电压；

所述带隙基准产生单元包括：第三开关管、第四开关管、第四运算放大器、第三二极管半导体、第四二极管半导体、及电阻R26；

所述第三开关管的输入端与所述第四开关管的输入端连接且同时为所述带隙基准产生单元的输入端，所述第三开关管的输出端与所述第四运算放大器的反向输入端连接，所述第四开关管的输出端与所述第四运算放大器的正向输入端连接，所述第四运算放大器的输出端分别与所述第三开关管的控制端、所述第四开关管的控制端连接，所述第三开关管的输出端还与所述第三二极管半导体的输入端连接，所述第三二极管半导体的输出端为所述带隙基准产生单元的输出端，所述第四开关管的输出端还通过电阻R26与所述第四二极管半导体的输入端连接，所述第四二极管半导体的输出端与所述第三二极管半导体的输出端连接；

电源电位带隙基准生成单元包括：第五二极管半导体、电阻R25及电容C22，所述第五二极管半导体与所述电阻R25串联后与所述电容C22并联，所述第五二极管半导体D5的阳极与所述电容C22的一端连接，其公共端为所述电源电位带隙基准生成单元的输入端，所述电阻R25与所述电容C22的公共端为所述电源电位带隙基准生成单元的输出端；

地电位带隙基准生成单元包括：第六二极管半导体、电阻R27及电容C23，所述第六二极管半导体与所述电阻R27串联后与所述电容C23并联，所述第六二极管半导体的阳极与所述电容C23的一端连接，其公共端为所述地电位带隙基准生成单元的输入端，所述电阻R27与所述电容C23的公共端为所述地电位带隙基准生成单元的输出端。

2.如权利要求1所述的带隙基准电路，其特征在于，所述第三开关管和所述第四开关管均为P型MOS管，所述P型MOS管的源级为所述第三开关管、所述第四开关管的输入端，所述P型MOS管的漏极为所述第三开关管、所述第四开关管的输出端，所述P型MOS管的栅极为所述第三开关管、所述第四开关管的控制端。

3.如权利要求1所述的带隙基准电路，其特征在于，所述第三二极管半导体、所述第四二极管半导体、第五二极管半导体、第六二极管半导体均为二极管；或

所述第三二极管半导体、所述第四二极管半导体、第五二极管半导体、第六二极管半导体均为晶体管；或

所述第三二极管半导体、所述第四二极管半导体、第五二极管半导体、第六二极管半导体均为垂直双极型晶体管；或

所述第三二极管半导体、所述第四二极管半导体、第五二极管半导体、第六二极管半导体均为工作于准阈值区的MOS场效应晶体管。

4.一种电源保护电路，其特征在于，所述电源保护电路中的带隙基准电路为如权利要求1至3任一项所述的带隙基准电路。

5.一种电源，其特征在于，所述电源中的电源保护电路为如权利要求4所述的电源保护电路。