KR20050042824A - 온도 보상 전류 기준 회로 - Google Patents

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KR20050042824A
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Abstract

전류 기준 회로는, 제1 n채널 MOS 트랜지스터의 드레인을 깆는 제1 출력 노드 및 제2 n채널 MOS 트랜지스터의 드레인을 갖는 제2 출력 노드를 구비하는 CMOS 차분증폭기를 포함한다. 제1 p채널 MOS 트랜지스터는 전원에 결합된 소스, 제1 출력 노드에 결합된 게이트, 및 드레인을 구비한다. 제1 PNP 바이폴라 트랜지스터는, 제1 저항을 통해 제2 n채널 MOS 트랜지스터의 게이트에 결합된 제1 p채널 MOS 트랜지스터의 드레인에 결합된 이미터, 및 그라운드에 각각 결합된 컬렉터와 베이스를 구비한다. 제2 PNP 바이폴라 트랜지스터는, 제3 저항과 직렬인 제2 저항을 통해 제1 p채널 MOS 트랜지스터의 드레인에 결합된 이미터, 및 그라운드에 각각 결합된 컬렉터 및 베이스를 구비한다. 제1 n채널 MOS 트랜지스터의 게이트는 제2 저항과 제3 저항 간의 공통 노드에 결합된다. 제3 n채널 MOS 트랜지스터는, 제1 p채널 MOS 트랜지스터의 드레인에 결합된 드레인, 제4 저항을 통해 그라운드에 결합된 소스, 및 제2 저항과 제3 저항 간의 공통 노드 또는 기준 전위에 결합된 게이트를 구비한다.

Description

온도 보상 전류 기준 회로{TEMPERATURE-COMPENSATED CURRENT REFERENCE CIRCUIT}
본 발명은 전류 기준 회로에 관한 것이다. 보다 상세하게는, 본 발명은 온도 보상 전류 기준 회로에 관한 것이다.
플래시 메모리, EEPROM 등을 비롯한 집적 회로 애플리케이션에 있어서, 소정의 회로에는 온도 및 공급 전압의 변동으로부터 독립적인 일정한 전류가 필요하다.
공급 전압 및 온도 변동에 의해 영향을 받지 않도록 전류 기준을 설계하는 수많은 기술이 존재한다. 공급 전압 변동에 대하여 로버스트(robust)이지만 온도 변동에 민감한 전류 기준을 생성하는 한 기술은, 도 1에 도시한 바와 같이 2개의 전류 미러(mirror) 및 하나의 저항을 채용하는 것이다. p채널 MOS 트랜지스터(10)를 통한 전류는 p채널 MOS 트랜지스터(12)를 통해 미러링된다. n채널 MOS 트랜지스터(14)를 통한 전류는, 소스와 그라운드 간에 연결된 저항(18)을 갖는 n채널 MOS 트랜지스터(16)를 통해 미러링된다.
도 1의 회로는 온도 함수로서 최대 약 30%의 전류 변동을 갖는다. 도 1에 도시한 타입의 회로를 위해, 생성되는 전류는 아래와 같다.
트랜지스터가 위크 인버전(weak inversion) 상태이면,
트랜지스터가 스트롱 인버전(strong inversion) 상태이면,
양측의 경우에서, 전류는 공급 전압과 독립적이지만 온도 변동은 보상되지 않는다.
전류 기준을 제공하는 다른 기술은, 도 2에 도시한 바와 같이 저항 및 바이폴라 트랜지스터를 채용하여 그 저항의 온도 계수 및 절대 온도 모두에 비례하는 전류를 생성하는 것이다.
p채널 MOS 트랜지스터(20, 22)의 게이트는 연산 증폭기(24)의 출력에 의해 구동된다. PNP 바이폴라 트랜지스터(26)의 이미터는 p채널 MOS 트랜지스터(20)의 드레인에 결합되고 베이스 및 컬렉터는 그라운드에 결합된다. PNP 바이폴라 트랜지스터(28)의 이미터는 저항(30)을 통해 p채널 MOS 트랜지스터(20)에 결합되고 베이스와 컬렉터는 그라운드에 결합된다. 연산 증폭기의 한 입력은 p채널 MOS 트랜지스터(20)의 드레인에 결합되며 연산 증폭기의 나머지 입력은 p채널 MOS 트랜지스터(22)의 드레인에 결합된다.
도 2의 회로에서, 전류는 아래와 같이 주어진다.
온도 보상을 제공하기 위해, 저항의 온도 계수는 Ut와 반대이어야 한다.
도 1은 종래 기술에 따른 전류 기준 회로의 개략적인 도면이다.
도 2는 종래 기술에 따른 다른 전류 기준 회로의 개략적인 도면이다.
도 3은 본 발명에 따른 제1 예시적 전류 기준 회로의 개략적인 도면이다.
도 4는 본 발명에 따른 제2 예시적 전류 기준 회로의 개략적인 도면이다.
본 발명은 동일한 타입의 폴리실리콘 저항 및 MOS 트랜지스터만을 이용하는 온도 보상 전류 기준을 제공한다.
당업자는 다음에 따르는 본 발명의 상세한 설명이 단지 예시적일 뿐이며 이에 제한되지 않음을 이해할 수 있다. 본 발명의 다른 실시예도 당업자에게 자명할 것이다.
본 발명의 목적은 전압 공급 및 온도 보상되는 일정한 전류 기준을 얻는 것이다. 본 발명은, 어떠한 특정 컴포넌트도 필요로 하지 않으며 표준 CMOS 프로세스와 호환가능하며 한 가지 타입의 폴리실리콘 저항 및 MOS 트래지스터를 이용한다.
도 3을 참조하면, 차분 증폭기는 p채널 MOS 전류 소스 트랜지스터(40, 42), n채널 MOS 입력 트랜지스터(44, 46),및 n채널 바이어스 트랜지스터(48)를 채용한다.
p채널 MOS 트랜지스터(50)는, 전류를 저항(58, 60)을 구비하는 분압기를 통해 PNP 바이폴라 트랜지스터(56) 뿐만 아니라 저항(54)을 통해 PNP 바이폴라 트랜지스터(52)에 공급한다. 회로의 예시적인 일실시예에서, 저항(54, 60)은 약 12㏀의 저항을 가질 수 있으며, 저항(58)은 약 16㏀의 저항을 가질 수 있다. 또한, p채널 MOS 트랜지스터(50)는 저항(64)을 소스 팔로워로서 구동시 전류를 n채널 MOS 트랜지스터(62)에 공급한다. 저항(64)은 약 100㏀의 저항을 가질 수 있다. n채널 MOS 트랜지스터(62)의 게이트는, 도 4에 도시한 바와 같이 상이한 방식으로 얻을 수 있거나 고정값인 기준 전압(Vref)으로부터 구동된다. n채널 MOS 트랜지스터(62)의 크기는 부임계(subthreshold) 영역에서 동작하도록 결정된다.
n채널 MOS 트랜지스터(44)의 게이트는 저항(58, 60) 간의 공통 접속("MULTIPLE" 노드)으로부터 구동된다. n채널 MOS 트랜지스터(46)의 게이트는 PNP 바이폴라 트랜지스터(52) 및 저항(54)의 공통 접속으로부터 구동된다.
바이폴라 트랜지스터(52, 56)를 통한 전류는 아래와 같다.
여기서, Ut는 KT/q와 같고, 이 전류는 저항에 대하여 정규화된 Ut의 양의 함수이다.
당업자가 이해할 수 있듯이, IBip는, 온도가 상승할 때 증가되고 온도가 감소할 때 감소된다.
n채널 MOS 트랜지스터(62)를 통한 전류는 다음과 같다.
여기서, Ut는 KT/q와 같다. 이 전류는 Ut의 음의 함수 및 n채널 MOS 트랜지스터(62)의 Vgs의 양의 함수이다.
특히, n채널 MOS 트랜지스터(62)를 통한 전류는, 온도가 상승할 때 감소되고 온도가 감소할 때 증가된다.
p채널 MOS 트랜지스터(50)를 통한 전체 전류는, n채널 MOS 트랜지스터(62) 및 바이폴라 트랜지스터(52, 56)의 전류들의 합이다:
n채널 MOS 트랜지스터(62)만이 채용되어 온도 보상을 얻는다면, 회로의 MOS 부분에 의해 기여되는 지수(expotential) 종속 및 그 회로의 바이폴라 부분에 의해 기여되는 온도에 대하여 선형 종속이 존재할 것이다. 이것은 적절한 보상이 아니며, 그 이유는, 온도가 증가할 때, 이 등식의 제2 항으로 인한 전류 감소가 제1 항에 관련된 전류 증가에 대하여 매우 크기 때문이다. 저항(64)을 n채널 MOS 트랜지스터(62)에 추가하면, 온도가 증가하고 n채널 MOS 트랜지스터(62)를 통한 전류가 감소될 때, n채널 MOS 트랜지스터(62)를 통한 과도한 전류 감소가, 저항(64)이 존재함으로 인하여, 그 트랜지스터의 Vgs의 증가에 의해 보상된다. 이러한 방식으로, 전체 전류는 공급 전압과 독립적이며 양호한 온도 보상을 얻게 된다.
상기한 바와 같이, MOS 트랜지스터(62)의 게이트에 공급되는 전압(VREF)은, 도 3에 도시한 바와 같이 고정값으로서 얻을 수 있거나, 회로의 반응 함수로서 얻을 수 있다. 도 4를 참조하면, 본 발명에 따른 예시적인 전류 기준 회로를 개략적으로 도시하고 있다. 당업자는 도 4의 회로가 도 3의 회로와 매우 유사함을 알 수 있으며, 동일한 부재 번호를 이용하여 대응 요소를 식별하고 있다. 도 4의 예시적인 전류 기준 회로에서, 회로의 바이폴라 반응에 대하여 양호한 매칭을 얻도록 고정값(VREF) 대신에 저항(58, 60)의 공통 접속의 MULTIPLE 노드에서의 신호를 이용하여 n채널 MOS 트랜지스터(62)의 게이트를 구동할 수 있다. MULTIPLE 노드에서의 신호는 실제로 바이폴라 특성 함수이며(도 4) 회로에서 피드백 루프를 제공한다.
이 회로는 대략 다음과 같이 동작한다. 예를 들어, 온도가 상승하고 바이폴라 전류가 상승하지만 (PNP 바이폴라 트랜지스터(52)의 컬렉터의 노드(SINGLE)에서 그리고) MULTIPLE 노드에서의 전압값은 감소하며(VBE 트랜지스터(62)의 계수는 음의 값인 -1.56mv/C) 이에 따라 n채널 MOS 트랜지스터(62)를 통한 전류는 그 트랜지스터의 온도 종속으로 인해 그리고 n채널 MOS 트랜지스터(62)의 VGS가 감소되기 때문에 감소하고 그 이유는 노드(MULTIPLE)에서의 전압이 감소되기 때문이다. 따라서, n채널 MOS 트랜지스터(62)를 통한 전류는, 바이폴라 트랜지스터에 의해 싱크(sink)된 전류 증분을 보상하며, 상기한 바와 같이, 과다한 VGS 감소는 저항(64)의 저항값으로 인해 제한된다.
이러한 방식으로, 전체 전류의 2개 성분이 존재하며, 여기서 한 성분은 온도 증가에 따라 증가되며 나머지 성분은 온도 증가에 따라 감소된다.
도 3 및 4의 회로에 의해, 피드백이 있는 경우 및 없는 경우 모두에 있어서 양호한 온도 보상을 얻게 되었음을 알 수 있다.
상기한 바와 같이 이러한 구조에 의하면, 이러한 종류의 보상을 얻는 여러 방식이 존재하며 해결책은 설계 방안 및 결과에 대하여 모두 상이하다. 특히, 여러 경우에 있어서 n채널 MOS 트랜지스터(62)를 이용할 수 있다. n채널 MOS 트랜지스터(62)의 전류 종속이 지수적이어서 온도가 증가할 때 저항(64)의 저항값이 도입되어 과도한 전류 감소를 보상한다. 이 때, 예를 들어, 도 4에 도시한 바와 같이 n채널 MOS 트랜지스터(2)의 게이트를 구동하도록 신호(MULTIPLE)를 이용하여 도 3에 도시한 바와 같이 BAND GAP 기준으로부터의 고정 전압으로 n채널 MOS 트랜지스터(62)의 게이트를 구동하는 것을 결정하여 최상의 해결책을 얻거나 일부 에러를 허용할 수 있다.
본 발명의 실시예 및 응용예를 도시 및 설명하였지만, 당업자는 본 발명의 사상으로부터 벗어나지 않고 상기한 예보다 많은 수정예가 가능함을 알 수 있다. 이에 따라, 본 발명은 청구범위의 사상 내에서 제한되지 않는다.

Claims (10)

  1. 전류 기준 회로로서,
    제1 n채널 MOS 트랜지스터의 드레인을 갖는 제1 출력 노드 및 제2 n채널 MOS 트랜지스터의 드레인을 갖는 제2 출력 노드를 구비하는 CMOS 차분 증폭기와,
    공급 전위에 결합된 소스, 상기 제2 출력 노드에 결합된 게이트, 및 드레인을 구비하는 제1 p채널 MOS 트랜지스터와,
    상기 제1 p채널 MOS 트랜지스터의 상기 드레인에 제1 저항을 통해 결합되고 상기 제2 n채널 MOS 트랜지스터의 게이트에 결합된 이미터, 및 그라운드에 결합된 컬렉터 및 베이스를 구비하는 제1 PNP 바이폴라 트랜지스터와,
    제3 저항과 직렬인 제2 저항을 통해 상기 제1 p채널 MOS 트랜지스터의 상기 드레인에 결합된 이미터, 및 그라운드에 결합된 컬렉터 및 베이스를 구비하는 제2 PNP 바이폴라 트랜지스터 - 상기 제1 n채널 MOS 트랜지스터의 게이트는 상기 제2 저항과 상기 제3 저항 간의 공통 노드에 결합됨 - 와,
    상기 제1 p채널 MOS 트랜지스터의 상기 드레인에 결합된 드레인, 제4 저항을 통해 그라운드에 결합된 소스, 및 기준 전위에 결합된 게이트를 구비하는 제3 n채널 MOS 트랜지스터
    를 포함하는 전류 기준 회로.
  2. 제1항에 있어서,
    상기 제1 및 제2 저항의 각각은 약 12㏀의 저항값을 갖고,
    상기 제3 저항은 약 16㏀의 저항값을 갖고,
    상기 제4 저항은 약 100㏀의 저항값을 갖는 전류 기준 회로.
  3. 제1항에 있어서,
    상기 제3 n채널 MOS 트랜지스터의 크기는 부임계(subthreshold) 영역에서 동작하도록 결정되는 전류 기준 회로.
  4. 제1항에 있어서,
    상기 제4 저항은 n도핑된 폴리실리콘 저항인 전류 기준 회로.
  5. 제1항에 있어서,
    상기 CMOS 차분 증폭기는,
    상기 공급 전위에 결합된 소스, 및 상기 제1 n채널 MOS 트랜지스터의 상기 드레인에 결합된 드레인과 게이트를 구비하는 제1 p채널 MOS 로드 트랜지스터와,
    상기 공급 전위에 결합된 소스, 상기 제1 p채널 MOS 로드 트랜지스터의 상기 게이트에 결합된 게이트, 및 상기 제2 p채널 MOS 로드 트랜지스터의 상기 드레인에 결합된 드레인을 구비하는 제2 p채널 MOS 로드 트랜지스터와,
    그라운드에 결합된 소스, 상기 제2 n채널 MOS 트랜지스터의 소스에 그리고 상기 제1 n채널 MOS 트랜지스터의 소스에 결합된 드레인, 및 바이어스 전위에 결합된 게이트를 구비하는 n-채널 바이어스 트랜지스터
    를 포함하는 전류 기준 회로.
  6. 전류 기준 회로로서,
    제1 n채널 MOS 트랜지스터의 드레인을 갖는 제1 출력 노드 및 제2 n채널 MOS 트랜지스터의 드레인을 갖는 제2 출력 노드를 구비하는 CMOS 차분 증폭기와,
    공급 전위에 결합된 소스, 상기 제1 출력 노드에 결합된 게이트, 및 드레인을 구비하는 제1 p채널 MOS 트랜지스터와,
    상기 제1 p채널 MOS 트랜지스터의 상기 드레인에 제1 저항을 통해 결합되고 상기 제2 n채널 MOS 트랜지스터의 게이트에 결합되는 이미터, 및 그라운드에 결합된 컬렉터와 베이스를 구비하는 제1 PNP 바이폴라 트랜지스터와,
    제3 저항과 직렬인 제2 저항을 통해 상기 제1 p채널 MOS 트랜지스터의 상기 드레인에 결합된 이미터, 및 그라운드에 결합된 컬렉터와 베이스를 구비하는 제2 PNP 바이폴라 트랜지스터 - 상기 제1 n채널 MOS 트랜지스터의 게이트는 상기 제2 저항과 상기 제3 저항 간의 공통 노드에 결합됨 - 와,
    상기 제1 p채널 MOS 트랜지스터의 상기 드레인에 결합된 드레인, 제4 저항을 통해 그라운드에 결합된 소스, 및 상기 제1 n채널 MOS 트랜지스터의 상기 게이트에 결합된 게이트를 구비하는 제3 n채널 MOS 트랜지스터
    를 포함하는 전류 기준 회로.
  7. 제6항에 있어서,
    상기 제1 및 제2 저항의 각각은 약 12㏀의 저항값을 갖고,
    상기 제3 저항은 약 16㏀의 저항값을 갖고,
    상기 제4 저항은 약 100㏀의 저항값을 갖는 전류 기준 회로.
  8. 제6항에 있어서,
    상기 제3 n채널 MOS 트랜지스터의 크기는 부임계 영역에서 동작하도록 결정되는 전류 기준 회로.
  9. 제6항에 있어서,
    상기 제4 저항은 n도핑된 폴리실리콘 저항인 전류 기준 회로.
  10. 제6항에 있어서,
    상기 CMOS 차분 증폭기는,
    상기 공급 전위에 결합된 소스, 및 상기 제1 n채널 MOS 트랜지스터의 상기 드레인에 결합된 드레인과 게이트를 구비하는 제1 p채널 MOS 로드 트랜지스터와,
    상기 공급 전위에 결합된 소스, 상기 제1 p채널 MOS 로드 트랜지스터의 상기 게이트에 결합된 게이트, 및 상기 제2 p채널 MOS 트랜지스터의 상기 드레인에 결합된 드레인을 구비하는 제2 p채널 MOS 로드 트랜지스터와,
    그라운드에 결합된 소스, 상기 제2 n채널 MOS 트랜지스터의 소스에 그리고 상기 제1 n채널 MOS 트랜지스터의 소스에 결합된 드레인, 및 바이어스 전위에 결합된 게이트를 구비하는 n-채널 바이어스 트랜지스터
    를 포함하는 전류 기준 회로.
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