JPH0951266A - 基板電圧を所望の値に維持するための回路及び方法 - Google Patents
基板電圧を所望の値に維持するための回路及び方法Info
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Abstract
持するための改善された回路及び方法を提供すること 【解決手段】 本発明によると、オシレータ、容量性
チャージポンプ、コンパレータ、及びレベルシフタを含
むシステムが提供される。レベルシフタは、基板とコン
パレータの正入力リードとの間に接続され、基板電圧を
Vbgだけシフトする。コンパレータはシフトされた基板
電圧をグランド電位と比較する。オシレータ、容量性チ
ャージポンプ、コンパレータによって形成された負帰還
回路により、基板電圧は概ね−Vbgに維持される。一実
施例では、レベルシフタはバンドギャップリファレンス
を含む。
Description
より詳細には、チャージポンピングされる基板を含む集
積回路に関する。
特性を改善するべく集積回路の基板電圧(“VBB”)
を制御するための容量性チャージポンプを有するものが
ある。この手法は、しばしば“基板ポンピング”法と呼
ばれる。このような基板ポンピング式システムは、基板
をバックバイアスするように動作し、ボディ効果を低減
し寄生容量を低下させ、それによってデバイスの飽和電
流(Idsat)を減少させることなくデバイスのしきい値
電圧(Vt)を低下させる。
120、容量性チャージポンプ130、コンパレータ1
40、基準電圧発生回路150、検出回路160を含む
従来の基板ポンピング式システム100を表している。
基準電圧発生回路150は、コンパレータ140の負入
力端子に電圧Vrefを供給する。電圧Vrefは負であり、
それによって基板は以下に述べるようにバックバイアス
される。検出回路160は基板電圧VBBを検出し、基
板電圧VBBと等しいように意図された電圧をコンパレ
ータ140の正入力端子に供給する。コンパレータ14
0の出力リードはANDゲート120の入力リードの一
つに接続されている。ANDゲート120の他方の入力
リードは、オシレータ110の出力リードに接続されて
いる。
低い場合(即ちより負である場合)、コンパレータ14
0は論理0信号をANDゲート120へと出力する。コ
ンパレータ140から論理0信号を受信したANDゲー
ト120は、ANDゲート120のもう一方の入力リー
ドにどのような入力が加えられているかに関係なく、論
理0信号を出力する。従って、オシレータ110によっ
て生成されるクロック信号は、容量性チャージポンプ1
30へ伝達されない。容量性チャージポンプ130は従
来の容量性チャージポンプであり、オシレータ110に
よって生成されるクロック信号に応答して基板に負電荷
を加えるように動作する。従って、基板電圧VBBが電
圧Vrefより低いとき、容量性チャージポンプ130は
基板に負電荷を加えない。
い場合(即ちより正である場合)、コンパレータ140
はANDゲート120に論理1信号を出力する。従っ
て、オシレータ110によって生成されるクロック信号
は、ANDゲート120を通過して容量性チャージポン
プ130へ伝えられる。容量性チャージポンプ130は
クロック信号に応答して基板に負電荷を加えるように動
作し、それによって基板電圧VBBは低下する。
電荷は基板から流出していくため、それによって電圧V
BBは上昇する。コンパレータ140、ANDゲート1
20及び容量性チャージポンプ130は負帰還回路を形
成し、電圧VBBを電圧Vrefに概ね等しく維持するべ
く基板に負電荷を与えるように動作する。
一つは、基板電圧VBBを電圧Vrefと比較することが
できるように、基板電圧VBBを検出することにある。
この従来システムでは、検出回路160が複雑な回路で
あり、製造プロセス、温度及び電源の変動に影響されや
すい。更に、基準電圧発生回路150は、基板がP型半
導体材料であるとき、通常、Pチャネルデバイスを用い
て実現されるが、これらのPチャネルデバイスもまた同
様の変動に影響されやすい。その結果、基板電圧VBB
は、基板ポンピング式システム100に於いて−0.5
V乃至−2.5V程度変動し得るが、これは多くの応用
に於いて許容されない。
的は、所望のレベルに基板電圧を維持するための改善さ
れた回路及び方法を提供することである。
レベルに基板電圧を維持するための方法が提供される。
また同時に、この方法を実現するための構造が提供され
る。この方法は、都合の良い電圧と比較するべく基板電
圧をシフトさせるためのレベルシフタ(levelshifter)
を用いる。
グ式システムは、オシレータ、容量性チャージポンプ、
比較回路、及びレベルシフタを含む。レベルシフタは基
板と比較回路の正入力リードとの間に接続され、基板電
圧を電圧Vbgだけシフトさせる。コンパレータの負入力
リードはグランド電位供給源に接続されている。従っ
て、基板電圧VBBを検出するのに複雑な検出回路が不
要となっている。比較回路は、電圧Vbgと基板電圧VB
Bの和(即ち、Vsum)に概ね等しい電圧をグランド電
位と比較する。オシレータ、容量性チャージポンプ、レ
ベルシフタ、及び比較回路は負帰還回路を形成し、電圧
Vsumをグランド電位に概ね等しく保つように動作す
る。その結果、基板電圧VBBは概ね−Vbgに等しい電
圧に維持される。
を生成するためバンドギャップリファレンス(band gap
reference)を含んでいる。従って、電圧Vbgは、製造
プロセス、温度、及び電源の変動に比較的影響されにく
い。その結果、基板電圧VBBも製造プロセス、温度、
及び電源の変動にあまり影響されることなく、所望の電
圧に維持される。
ンスを実現するのにPNPトランジスタを用いている。
その結果、この実施例はNウェルプロセスを用いた集積
回路に於いて用いるのに好都合である。そのような集積
回路では、バンドギャップリファレンスは、全てのNウ
ェルプロセスで得ることのできるバーチカルPNPトラ
ンジスタを用いて実現することができる。
ム200を表している。このシステム200は、オシレ
ータ110、ANDゲート120、容量性チャージポン
プ130、コンパレータ140及びレベルシフタ210
を含んでいる。ここで、同様の構成要素には図面間で同
じ参照符号が付されている。
るバンドギャップリファレンス215を含んでいる。こ
の実施例では、電圧Vbgは概ね1.5Vになるように設
計されている。この実施例では1.5Vが用いられてい
るが、バンドギャップリファレンスは(後に図3に関連
して説明されるように)、グランド電位より高い約VB
EONとVCCより低いしきい値電圧Vtとの間の任意の
電圧を供給するように設計することができる。バンドギ
ャップリファレンス215は、レベルシフタ210の出
力端子と基板との間に接続されている。その結果、この
実施例では、レベルシフタ210は以下の式(1)によ
って与えられる電圧Vsenseを生成する。
5Vとなる。
パレータ140の正入力リードに接続されている。コン
パレータ140の他方の入力リードはグランド電位供給
源に接続されている。従って、基板電圧VBBが−1.
5Vより低いとき、電圧Vsenseは負であり、コンパレ
ータ140は論理0信号を出力する。コンパレータ14
0の出力リードはANDゲート120の入力リードに接
続されており、従って、ANDゲート120も論理0信
号を出力する。ANDゲート120の他方の入力リード
はオシレータ110の出力リードに接続されている。従
って、この場合、ANDゲート120はオシレータ11
0によって生成されるクロック信号をANDゲート12
0の出力リードに接続されている容量性チャージポンプ
130へと通過させない。この実施例では、オシレータ
110は周波数約40MHzのクロック信号を出力す
る。
ージポンプ130へと通過させたり阻止したりするのに
ANDゲートが用いられているが、別の実施例では、例
えばNANDゲート、マルチプレクサ、或いはスイッチ
(容量性チャージポンプ130に接続されるこのスイッ
チの出力リードは浮遊電位とはならないものとする)の
ような他のゲート回路を用いることもできる。
ージポンプであり、その出力リードは基板に接続されて
おり、オシレータからのクロック信号に応答して基板に
負電荷をポンピングするように動作する。従って、電圧
Vsenseがグランド電位より低く、コンパレータ140
が論理0信号を出力し、ANDゲートがオシレータ11
0からのクロック信号を通過させないときには、容量性
チャージポンプ130は動作しない。
い場合、レベルシフタ210から出力される電圧Vsens
eは正となる。その結果、コンパレータ140は論理1
信号を出力し、それによってANDゲート120はオシ
レータ110によって生成されるクロック信号を容量性
チャージポンプ130へと通過させる。容量性チャージ
ポンプ130はオシレータ110から送られてくるクロ
ック信号に応答して基板に負電荷をポンピングするよう
に動作し、それによって基板電圧VBBは低下する。
BBが−1.5Vより低くなるまで負電荷のポンピング
を続ける。その後、上述したように、コンパレータ14
0からの出力によって、ANDゲート120はクロック
信号を容量性チャージポンプ130へ通すのを中止す
る。しかし、基板から負電荷が流出するにつれ基板電圧
VBBが上昇し−1.5Vより高くなると、コンパレー
タ140はこれを検知し、容量性チャージポンプ130
を動作させるべく、ANDゲート120がオシレータ1
10からのクロック信号を通過させるようにする。この
ように、レベルシフタ210、コンパレータ140、A
NDゲート120及び容量性チャージポンプ130によ
って形成された帰還回路は、基板電圧VBBを概ね−
1.5Vに保つように動作する。
ンパレータ140を接続することによって、基板電圧V
BBを検出してそれを所望の電圧(この場合−1.5
V)と比較する回路が、図1に示されているように接続
された検出回路160及びコンパレータ140に較べ
て、より単純な回路として提供される。レベルシフタ2
10は検出回路160に較べより容易に低コストで実現
することができる。
プリファレンス215を含んでいるため、検出回路16
0と較べ、製造プロセス、温度、及び電源の変動に影響
されにくい。このため、基板ポンピング式システム20
0はより精密に基板電圧VBBを所望の電圧レベルに維
持することができる。
酸化物を含むセルデバイスを備えた電気的に消去可能な
プログラマブルロジックデバイス(programmable logic
device:PLD)のようなCMOSE2技術に於いて用
いられるのに利点を有する。CMOSという用語は、本
明細書中では、シリコンゲート技術を含むものとして用
いられる。セルのセンス電流(Idsat)及びVtは、P
LDの動作に影響する重要なパラメータである。PLD
の動作速度を高めるには、Idsatを大きくしVtを低く
することが望ましい。基板をバックバイアスすることに
よって、寄生容量は減少し、移動度は増加する。従っ
て、バックバイアスによって設計者はIdsatが増加する
ようにチャネルのドーピングレベルを上げつつ、Vtを
許容可能な値にすることができる。
圧VBBを低くすることにより改善される。しかしなが
ら、このようなPLDへの適用に於いては、基板電圧V
BBは、基板・N+接合の接合ブレークダウン電圧と、
適用される電気的消去可能セルのプログラム保持能力と
によって定まる下限を有する。これらのセルは、セルの
N+拡散領域のある部分に高電圧をかけることによって
プログラムされるため、大きな負の基板電圧は接合ブレ
ークダウンの危険を増加させる。更に、基板電圧が負に
なると基板とセルのチャネルとの間の電界が大きくなる
が、それによってセルをプログラムするために用いられ
た電荷が流出することがある。従って、基板電圧VBB
が負になり過ぎると、セルの消去が起こりうる。これら
の適用例では、基板電圧が−1.5V±200mVの範
囲にあるとき、接合ブレークダウン及び/またはセルの
消去の危険もあまりなく、比較的好ましいVt及びIdsa
tを得ることができる。
0、Nチャネル電流ミラー回路320、抵抗R1及びR
2、PNPトランジスタQ1乃至Q3を含むレベルシフ
タ210の一実施例を示している。
的に同一のPチャネルトランジスタP1乃至P3を含ん
でいる。従って、トランジスタP1乃至P3を流れる電
流は、実質的に同じである。Pチャネル電流ミラー回路
310のトランジスタP1乃至P3は、各々電流Iptat
を流す。トランジスタP1及びP2のチャネルはNチャ
ネル電流ミラー回路320の実質的に同一なNチャネル
トランジスタN1及びN2のチャネルに接続されてい
る。従って、NチャネルトランジスタN1及びN2を流
れる電流もまたIptatである。
ジスタQ1のエミッタに接続されている。トランジスタ
Q1のベースはグランド電位供給源に接続されており、
トランジスタQ1のコレクタは基板に接続されている。
従って、トランジスタQ1はトランジスタN1から基板
へと電流を流す。
してトランジスタQ2のエミッタに接続されている。ト
ランジスタQ2のベースはグランド電位供給源に接続さ
れており、トランジスタQ2のコレクタは基板に接続さ
れている。従って、トランジスタQ2はトランジスタN
2から基板へと電流を流す。
ジスタを流れる電流は、以下のように決定される。トラ
ンジスタQ1及びQ2のベースはグランド電位供給源に
接続されているため、トランジスタQ1のベースからト
ランジスQ2のベースへの電圧ループ方程式は以下の式
(2)のようになる。
スタQ1のベース・エミッタ間電圧、VBEQ2はトラン
ジスタQ2のベース・エミッタ間電圧である。PNPト
ランジスタのベース・エミッタ間電圧は以下の式(3)
で与えられる。
e)、ICはコレクタ電流、ISはトランジスタの飽和電
流である。式(3)と式(2)を組み合わせることによ
り式(4)が得られる。
クタ電流は概ね等しいことに注意されたい。
例するため、所与のプロセスに対して、式(4)は式
(5)のようになる。
面積のトランジスタQ1のエミッタ面積に対する比であ
る。更に、熱電圧VTは式(6)によって与えられる。
ン(°K)で表した温度、qは電子の電荷である。式
(5)と式(6)を組み合わせることにより式(7)が
得られる。
することを表している。
ンジスタP3のドレインは抵抗R2を介してダイオード
接続された(diode-connected)PNPトランジスタQ
3のエミッタに接続されている。トランジスタQ3のコ
レクタは基板に接続されている。従って、Pチャネル電
流ミラー回路310のトランジスタP3は、抵抗R2と
PNPトランジスタQ3を通して電流Iptatを基板へと
流す。従って、抵抗R2とトランジスタQ3の両端の電
圧降下は式(8)によって与えられる。
はコンパレータ140の正入力端子に供給される電圧で
ある。式(8)は、ベース・エミッタ間電圧と、熱電圧
と定数の積との和として電圧を定めている。これは、バ
ンドギャップリファレンスに対する標準的な関係であ
る。こうして、トランジスタQ2のQ1に対するエミッ
タ面積の比、抵抗R2のR1に対する抵抗値の比、及び
トランジスタQ3のしきい値電圧を適切に定めて、抵抗
R2とトランジスタQ3の両端の電圧降下が概ね1.5
ボルトに等しくなるようにすることができる。電流Ipt
atが正に比例することにより、PNPトランジスタQ3
のベースエミッタ間電圧の負の温度係数はオフセットさ
れ、比較的温度に影響されにくい基準電圧が得られる。
は約10となるように設計され、抵抗R2の抵抗R1に
対する比は約12であり、VBEQ3は約700mVであ
る。典型的には、VBEQ3は製造プロセスによって決定
され、A及び抵抗値比は所望の電圧が得られるように変
化させることができる。理解されるように、バンドギャ
ップリファレンスに所望の働きをさせるためには、Aは
1に等しくなることはできない。
度係数(TCF)は非常に小さく±300ppm/℃と
なっている。従って、100℃の温度範囲に亘って、電
圧変化は100mV未満であり、この値はこの応用例に
おける電圧についての制限(即ち、1.5V±200m
V)内に十分納まっている。
の実施例では、トランジスタQ1及びQ2のベースはグ
ランド電位供給源に接続されているが、これらのトラン
ジスタはダイオード接続としてもよく、それによって回
路機能が変わることもない。更に、電流ミラー回路31
0及び320はスケール変更可能であり、それによって
抵抗R2の両端の電圧降下を調整することが可能であ
る。さらに、電流ミラー回路310及び320は、ウィ
ルソン(Wilson)またはカスケード接続電流源を用いて
実現することができる。
安定状態を有する。所望の安定状態は、上述したよう
に、電流ミラー回路310及び320が電流Iptatを流
している状態である。他方の安定状態は電流ミラー回路
310及び320に電流が流れていない状態である。レ
ベルシフタ210は、電源投入後電流ミラー回路310
及び320が電流Iptatを流すのを保証するべく、スタ
ートアップ回路330を含んでいる。
圧VCCを供給する電圧源に接続され、ソースがグラン
ド電位供給源に接続されたNチャネルトランジスタ33
2を含んでいる。電圧VCCの電圧源が電力供給を開始
してから(即ち、電圧VCCがトランジスタ332のし
きい値電圧に達した時点から)少し経過すると、トラン
ジスタ332はターンオンし、ノードS1の電圧を概ね
グランド電位に引き下げる。キャパシタC1はノードS
1とグランド電位供給源との間に所望に応じて接続さ
れ、スタートアップが適切になされるのを保証するべく
若干の遅れを発生させる働きをする。
4のゲートに接続されている。トランジスタ334のソ
ースは電圧VCCの電圧源に接続されている。その結
果、トランジスタ332によってノードS1の電圧が電
圧VCCからしきい値電圧を差し引いた値より小さい値
に引き下げられると、トランジスタ334はターンオン
する。トランジスタ334のドレインはトランジスタN
1及びN2のゲートに接続されているため、トランジス
タN1及びN2も導通状態となる。トランジスタN2の
ドレインに電流が流れるとトランジスタP2及びP1が
ターンオンし、それによってトランジスタN1に電流が
供給される。トランジスタN1を流れる電流よってトラ
ンジスタN2を流れる電流が支えられ、回路は正常動作
する。
ルトランジスタ336を含んでいる。トランジスタ33
6のゲートもまたトランジスタP2のドレインに接続さ
れており、従って、トランジスタN1、N2、Q1及び
Q2を流れる電流によってトランジスタP1及びP2に
電流が流れると、トランジスタ336は導通状態にな
る。トランジスタ336はトランジスタ332に比べず
っと大型であり、トランジスタ336によってノードS
1の電圧は概ね電圧VCCに等しい値に引き上げられ
る。それによってトランジスタ334はターンオフし、
スタートアップ回路330は電流ミラー回路310及び
320から切り離される。
したものを表した図である。PNPトランジスタQ2及
びQ3も概ね同様に実現される。上述したように、基板
ポンピング式システム200(図2)は、CMOS応用
に適用することができる。このCMOSへの応用では、
上述したようなPチャネルデバイスはP基板内に形成さ
れたNウェルを利用して実現される。PNPトランジス
タはNウェルプロセスに於いて不可避的に生成される寄
生バーチカルPNPトランジスタ(parasiticvertical
PNP transistor)を利用して実現される。Nチャネルデ
バイス、ゲート、CMOSデバイスのゲート酸化物は、
PNPトランジスタの実現に於いては使用されず形成す
る必要はない。ソース拡散領域410はPNPトランジ
スタのエミッタを形成する。Nウェル420はPNPト
ランジスタのベースを形成する。N+拡散領域430は
ベースをグランド電位供給源に接続する。P基板440
はコレクタを形成する。
抵抗R2に接続されたプログラマブルレベルシフタ21
5′の一実施例を示している。レベルシフタ215′
は、レベルシフタ215(図3)と似ているが、レベル
シフタ215に於ける抵抗R2がプログラム可能な抵抗
R2′によって置き換えられている点が異なる。抵抗R
2′の抵抗値は、FET510乃至513のゲートに制
御信号を加えてFET510乃至513をオンまたはオ
フにすることによってプログラムすることができる。抵
抗R2′は“トリム(trim)”することができるため、
この実施例は、トランジスタQ3のVBEが製造プロセ
スによって変化するような応用例に於いて用いるのに適
している。それによって、電圧Vbgが概ね1.5Vに設
定されるように、抵抗R2′の両端の電圧降下を調整す
ることができる。この実施例では抵抗R2′がプログラ
ム可能であるが、別の実施例に於いて抵抗R1及び/ま
たはR2′をプログラム可能としてもよい。
に直列に接続されたチャネルを有するNチャネルトラン
ジスタ601及び602を含む容量性ポンビング回路1
30の一実施例を表している。Nチャネルトランジスタ
601及び602はダイオード接続されており、トラン
ジスタ601のソースはグランド電位供給源に接続さ
れ、トランジスタ601のドレインはトランジスタ60
2のソースに接続されている。トランジスタ602のド
レインは基板に接続されている。トランジスタ601及
び602はダイオードを形成しているため、通常動作
中、基板からグランドへは正の電荷しか流れることがで
きない。
介してノード620に接続されている。ノード620は
トランジスタ610によって形成されたダイオードのア
ノード及びトランジスタ602によって形成されたダイ
オードのカソードに位置している。この実施例では、キ
ャパシタ630の静電容量は約20pFである。容量性
チャージポンプ130はオシレータ110によって生成
されたクロック信号をクロック端子610に受信する。
クロック信号がその正のピーク電圧に近づくと、キャパ
シタ630はこの正電圧をノード620に伝達し、それ
によってトランジスタ601は導通状態に、トランジス
タ602は非導通状態になる。その結果、トランジスタ
601を通ってキャパシタ630からグランド電位供給
源へと電荷が移動する。
ャパシタ630によってノード620はその最も負の値
になり、トランジスタ601は非導通状態に、トランジ
スタ602は導通状態となる。その結果、基板からキャ
パシタ630へとトランジスタ602を通って正電荷が
流れる。チャージポンプ130は、基板電圧VBBを変
化させて、概ね−VCCにダイオードの電圧降下2つ分
を加えた値(即ち、−VCC+2VTN)となるようにす
ることができる。従って、オシレータ110からのクロ
ック信号がハイからロー及びローからハイへと変化する
とき、正電荷が基板からグランド電位供給源へとポンピ
ングされる。この動作は負電荷を基板へポンピングする
のと等価である。
施例を表す模式図である。このオシレータ110は3つ
のインバータ701乃至703がカスケード接続され、
インバータ703の出力リードがインバータ701の入
力リードに接続された簡単なリングオシレータ(ring o
scillator)である。インバータ701乃至703の出
力信号は概ね方形波である。この実施例では、インバー
タの平均伝搬遅延時間は約4.16nsである。従っ
て、オシレータ110は約25nsのサイクルタイムを
有することとなり、約40MHzのクロック信号を生成
する。
実施例の模式図である。コンパレータ140は、グラン
ド電位供給源に接続された入力リード812とレベルシ
フタ210(図2)の出力リードに接続された入力リー
ド814を有する入力段810を含んでいる。入力段8
10は、それぞれ第2増幅段(能動負荷段)820の入
力リード822及び824に接続された出力リード81
6及び818を有している。第2増幅段820の出力リ
ード826は出力段830の入力リード832に接続さ
れている。
ミラー回路310(図3)に接続されたPチャネルトラ
ンジスタP4を含んでいる。トランジスタP4はトラン
ジスタP1乃至P3と実質的に同一であり、入力段81
0に対する電流源として働き、Pチャネル電流ミラー回
路310からミラーリングされた、電流Iptatに概ね等
しい電流を供給する。
ルトランジスタP6及びP7からなるソース接続された
トランジスタ対に接続されている。トランジスタP6の
ゲートはコンパレータ140の正入力端子として働き、
レベルシフタ210(図2)から電圧Vsenseを受信す
るように接続されている。トランジスタP7のゲートは
コンパレータ140の負入力端子として働き、グランド
電位供給源に接続されている。トランジスタP6及びP
7のドレインは、それぞれ負出力リード816及び正出
力リード818に接続されている。また、トランジスタ
P6及びP7のドレインは、それぞれダイオード接続さ
れたNチャネルトランジスタN6及びN7のドレインに
も接続されている。その結果、電圧Vsenseがグランド
電位より低くなると、トランジスタP6の導電性が一層
高まり、それによってトランジスタP7を流れるトラン
ジスタP4からの電流は減少する。従って、負出力リー
ド816の電圧は上昇し、正出力リード818の電圧は
低下する。
い場合、トランジスタP6の導電性は低下し、トランジ
スタP4からトランジスタP7へと流れる電流が増加す
る。その結果、負出力リード816の電圧は低下し、正
出力リード818の電圧は上昇する。こうして、入力段
810は、出力リード816及び818に差分出力信号
を発生する差動増幅器として動作する。
ス接続されたトランジスタ対を含む。このソース接続さ
れたトランジスタ対に対する電流源は、ゲートがPチャ
ネル電流ミラー回路310(図3)に接続されたPチャ
ネルトランジスタP5を含んでいる。トランジスタP5
はトランジスタP1乃至P3と実質的に同じであり、電
流ミラー回路310によってミラーリングされた、電流
Iptatに概ね等しい電流を供給する。トランジスタP5
のドレインは、PチャネルトランジスタP8及びP9の
ソースに接続されている。トランジスタP8とP9は概
ね同一である。トランジスタP8及びP9のゲートは、
それぞれ正入力リード824及び負入力リード822に
接続されており、入力段810によって生成される差分
出力信号を受信する。トランジスタP8及びP9のドレ
インは、それぞれ実質的に同一のNチャネルトランジス
タN8及びN9のドレインに接続されている。
た構造を有するが、ソース接続されたトランジスタ対
(即ち、PチャネルトランジスタP8及びP9)の負荷
となるNチャネルトランジスタ(即ち、N8及びN9)
が、入力段810に於いてソース接続されたトランジス
タ対の負荷となっているダイオードの代わりに、電流源
を形成している点が異なる。トランジスタN8のみがダ
イオード接続されており、トランジスタN9のゲートは
トランジスタN8のゲートに接続されている。トランジ
スタN8及びN9のソースはどちらもグランド電位供給
源に接続されており、それによってトランジスタN8及
びN9は同じゲート・ソース間電圧を有している。出力
リード826はトランジスタP9及びN9のドレインに
接続されている。第2増幅段820の負入力リード82
2及び正入力リード824は、それぞれ入力段810の
負出力リード818及び正出力リード816に接続され
ている。
昇すると(負入力リード822の電圧は入力段810の
差分出力のため低下する)、トランジスタP8の導電性
が低下し、トランジスタP9の導電性が高まる。従っ
て、トランジスタP9のドレイン電圧は引き上げられ、
トランジスタP8のドレイン電圧は低下する。
ると(負入力リード822の電圧は入力段810の差分
出力のため上昇する)、トランジスタP8の導電性が高
まり、トランジスタP9の導電性は低下する。その結
果、トランジスタN8に較べてトランジスタN9に流れ
る電流の方が多くなる。トランジスタN8とN9のゲー
ト・ソース間電圧は等しいため、トランジスタN8は抵
抗動作領域(即ちVDSが著しく小さい)に入り、流れる
電流は微小となり、それによって出力リード826の電
圧は低下する。従って、第2増幅段820は出力リード
826に出力信号を生成する差分増幅器として動作す
る。
インバータを2つ含む出力段830の入力リード832
に接続されている。インバータ834は入力リード83
2に接続された入力リードを有する。インバータ834
では、PチャネルトランジスタのW/L比はNチャネル
トランジスタのW/L比の約2分の1となっている。こ
のようなW/L比の比によって、インバータ834の
“トリップ”電圧(即ち、それより高い電圧ではインバ
ータは入力信号を論理1入力信号として捉え、それより
低い電圧では論理0入力信号として捉える)が、第2増
幅段820によって出力リード826に生成される出力
信号の電圧範囲に対応して、低くなっている。インバー
タ836の入力リードはインバータ834の出力リード
に接続されており、インバータ834によって生成され
た出力信号を反転する。従って、コンパレータ140は
偶数回の反転を行うことになり、その結果、反転されな
い出力信号が出力リード838に出力される。
led oscilator:VCO)910、容量性チャージポン
プ130、レベルシフタ210、及び増幅器940を含
む基板ポンピング式システム900を示している。レベ
ルシフタ210と容量性チャージポンプ130は、基板
ポンピング式システム200(図2)について上述した
のと同様に動作し、従ってレベルシフタ210は基板電
圧VBBよりVbgだけ高い電圧Vsenseを出力する。
(図2)と似ているが、増幅器940は電圧Vbgと基板
電圧VBBとの差電圧に比例した電圧Vdifを、コンパ
レータ140に於けるディジタル出力信号の代わりに出
力する点が異なる。その結果、基板電圧VBBが電圧V
bgより若干高い場合、増幅器940は比較的小さな正電
圧Vdifを出力し、基板電圧VBBがVbgより著しく大
きい場合、増幅器940は比較的大きな正電圧Vdifを
出力する。増幅器940の出力リードはVCO910の
入力リードに接続されている。
波数を有するクロック信号を出力する。VCO910は
従来のVCOである。VCO910の出力リードは容量
性チャージポンプ130の入力リードに接続されてい
る。
板にポンピングするように動作する。容量性チャージポ
ンプ130が基板へポンピングする単位時間当たりの負
電荷量は、VCO910から受信されるクロック信号の
周波数に比例する。
ージポンプ130、及びレベルシフタ210は帰還回路
を形成し、基板電圧VBBを概ね−1.5Vに等しく維
持する。図2に関連して上述したように、基板にポンピ
ングされた負電荷の流出によって、基板電圧VBBは上
昇する。基板電圧VBBが−1.5より高くなるほど、
電圧Vdifは大きくなる。その結果、VCO910は、
より高い周波数のクロック信号を生成し、それによって
容量性チャージポンプ130は負電荷を基板により高い
レートでポンピングする。こうして、基板電圧VBBは
所望の電圧−1.5Vにより速く近づく。基板電圧VB
Bが−1.5Vに近づくと、電圧Vdifは減少し、VC
O910により生成されるクロック信号の周波数は低下
し、容量性チャージポンプ130の基板への負電荷ポン
ピングレートも下がる。電圧Vdifが0Vになると、V
CO910はクロック信号の生成をやめる。しかしなが
ら、負電荷が基板から抜け出るにつれ、電圧Vdifは0
Vより高く上昇し、VCO910によってクロック信号
が生成される。こうして、基板電圧VBBが所望のレベ
ル−1.5Vに維持されるように帰還回路が動作する。
してきた。しかしながら、本発明は説明してきた特定の
実施例に限定されるものとして解釈されるべきではな
い。例えば、容量性チャージポンプ及び/または増幅器
及び/またはバンドギャップリファレンスの異なる実施
態様を用いることもできる。更に、上述したCMOSE
2PROMに於ける応用とは別の用途に別の実施形態を
適用することもできる。更に、実施態様をN型基板に合
わせて適合させることもできる。従って、上述した実施
形態は限定的なものではなく例示を目的としたものとし
て認識されるべきである。これらの実施形態に対し当業
者は、特許請求の範囲に画定される本発明の範囲を逸脱
することなく変形を加え得るだろう。
ック図である。
グ式システムのブロック図である。
の一実施例の模式図である。
タの断面図である。
の別の実施例の模式図である。
ンプの一実施例の模式図である。
施例の模式図である。
実施例の模式図である。
ピング式システムのブロック図である。
ッタ面積の比 TCF 温度係数 k ボルツマン定数 q 電子の電荷 T 絶対温度
Claims (31)
- 【請求項1】 基板上に形成された回路であって、 温度に比例する第1電流を供給する電流源と、 前記電流源と前記基板とに接続され、前記基板の電圧か
らシフトされた第1電圧を供給するレベルシフタとを含
むことを特徴とする回路。 - 【請求項2】 チャージポンプによって生成された電
圧を有する基板上に形成された回路であって、 温度に比例する第1電流を供給する電流源と、 前記電流源と前記基板とに接続され、前記基板の前記電
圧からシフトされた第1電圧を供給するレベルシフタと
を含み、 前記レベルシフタが、 前記電流源に接続され、前記第1電流と概ね等しい電流
を流す第1Pチャネルトランジスタと、 前記第1Pチャネルトランジスタのドレインに接続され
た第1抵抗デバイスと、 前記基板に接続されたベース及びコレクタと前記第1抵
抗デバイスに接続されたエミッタとを有する第1PNP
トランジスタとを含むことを特徴とする回路。 - 【請求項3】 前記第1抵抗デバイスの両端の電圧降
下と前記第1PNPトランジスタのベース・エミッタ間
電圧とによって和電圧が与えられ、 前記第1電圧と前記基板の前記電圧が差電圧を有し、 前記和電圧が前記差電圧に概ね等しいことを特徴とする
請求項2に記載の回路。 - 【請求項4】 前記第1電圧がグランド電位に概ね等
しいことを特徴とする請求項3に記載の回路。 - 【請求項5】 前記電流源が、 前記第1電流に概ね等しい第2電流を流すためのPチャ
ネル電流ミラー回路と、 前記Pチャネル電流ミラー回路からの前記第2電流を流
すためのNチャネル電流ミラー回路と、 前記基板に接続されたコレクタと第2の電圧を供給する
電圧源に接続されたベースとを有する第2のPNPトラ
ンジスタと、 前記Nチャネル電流ミラー回路と前記第2PNPトラン
ジスタのエミッタとの間に接続された第2抵抗デバイス
と、 前記基板に接続されたコレクタと、前記第2電圧を供給
する前記電圧源に接続されたベースと、前記Nチャネル
電流ミラー回路に接続されたエミッタとを有する第3の
PNPトランジスタとを含むことを特徴とする請求項2
に記載の回路。 - 【請求項6】 前記第2電圧がグランド電位に概ね等
しいことを特徴とする請求項5に記載の回路。 - 【請求項7】 前記第1、第2、及び第3PNPトラ
ンジスタがバーチカル寄生PNPトランジスタであるこ
とを特徴とする請求項5に記載の回路。 - 【請求項8】 前記Nチャネル電流ミラー回路が、 前記第3PNPトランジスタの前記エミッタに接続され
たソースを有する第1Nチャネルトランジスタと、 前記第2抵抗デバイスに接続されたソースを有する第2
Nチャネルトランジスタとを含み、 前記第2抵抗デバイスが前記第2Nチャネルトランジス
タの前記ソースと前記第2PNPトランジスタの前記エ
ミッタとの間に直列に接続されていることを特徴とする
請求項7に記載の回路。 - 【請求項9】 前記第1PNPトランジスタの前記エ
ミッタがソースp+拡散領域から形成されており、前記
第1PNPトランジスタの前記ベースがnウェルから形
成されており、前記第1PNPトランジスタの前記コレ
クタが前記基板から形成されていることを特徴とする請
求項2に記載の回路。 - 【請求項10】 基板の電圧を予め定められたレベル
に維持するための方法であって、 トランジスタのベース・エミッタ間電圧と、熱電圧と定
数の積との和に概ね等しい第1電圧を生成する過程と、 前記第1電圧を前記基板と第1ノードとの間に印加する
過程と、 前記基板の前記電圧を前記予め定められたレベルに維持
するべく、前記第1ノードの電圧を第2の電圧に維持す
るように前記基板の電荷量を変化させる過程とを含むこ
とを特徴とする方法。 - 【請求項11】 前記電荷量を変化させる過程が、 前記第2電圧を前記第1ノードの前記電圧と比較する過
程と、 前記第1ノードの前記電圧が前記第2電圧と比べてより
正であるとき、第1信号を生成する過程とを含むことを
特徴とする請求項10に記載の方法。 - 【請求項12】 前記電荷量を変化させる過程が、 前記基板へ負電荷をポンピングする過程を更に含むこと
を特徴とする請求項11に記載の方法。 - 【請求項13】 前記ポンピング過程が、 振動する信号を生成する過程と、 前記振動する信号を容量性チャージポンプへと通過させ
る過程とを含むことを特徴とする請求項12に記載の方
法。 - 【請求項14】 前記振動する信号を通過させる過程
が、 ANDゲートの第1入力リード上に前記第1信号を受信
する過程と、 前記ANDゲートの第2入力リード上に前記振動する信
号を受信する過程とを含むことを特徴とする請求項13
に記載の方法。 - 【請求項15】 基板の電圧を予め定められたレベル
に維持するための方法であって、 トランジスタのベース・エミッタ間電圧と、熱電圧と定
数の積との和に概ね等しい第1電圧を生成する過程と、 前記第1電圧を前記基板と第1ノードとの間に印加する
過程と、 前記基板の前記電圧を前記予め定められたレベルに維持
するべく、前記第1ノードの電圧を第2の電圧に維持す
るように前記基板の電荷量を変化させる過程とを含み、 前記定数が抵抗値の比とエミッタ面積の比の自然対数と
の積であることを特徴とする方法。 - 【請求項16】 前記第1電圧を生成する過程が、抵
抗値の比を変化させる過程を含み、前記抵抗値の比の変
化によって前記定数に比例した変化が発生することを特
徴とする請求項15に記載の方法。 - 【請求項17】 前記第1電圧を生成する過程が、エ
ミッタ面積の比を変化させる過程を含むことを特徴とす
る請求項15に記載の方法。 - 【請求項18】 基板の電圧を予め定められたレベル
に維持するための構造であって、 トランジスタのベース・エミッタ間電圧と、熱電圧と定
数の積との和に概ね等しい第1電圧を生成する手段と、 前記第1電圧を前記基板と第1ノードとの間に印加する
手段と、 前記基板の前記電圧を前記予め定められたレベルに維持
するべく、前記第1ノードの電圧を第2の電圧に維持す
るように前記基板の電荷量を変化させる手段とを含むこ
とを特徴とする構造。 - 【請求項19】 前記電荷量を変化させる手段が、 前記第2電圧を前記第1ノードの前記電圧と比較する手
段と、 前記第1ノードの前記電圧が前記第2電圧と比べてより
正であるとき、第1信号を生成する手段とを含むことを
特徴とする請求項23に記載の構造。 - 【請求項20】 前記電荷量を変化させる手段が、 前記基板へ負電荷をポンピングする手段を更に含むこと
を特徴とする請求項19に記載の構造。 - 【請求項21】 前記ポンピング手段が、 振動する信号を生成する手段と、 前記振動する信号を容量性チャージポンプへと通過させ
るゲート手段とを含むことを特徴とする請求項20に記
載の構造。 - 【請求項22】 前記ゲート手段が、 ANDゲートの第1入力リード上に前記第1信号を受信
するための手段と、 前記ANDゲートの第2入力リード上に前記振動する信
号を受信するための手段とを含むことを特徴とする請求
項21に記載の構造。 - 【請求項23】 基板の電圧を予め定められたレベル
に維持するための構造であって、 トランジスタのベース・エミッタ間電圧と、熱電圧と定
数の積との和に概ね等しい第1電圧を生成及び印加する
手段を含み、前記定数が抵抗値の比とエミッタ面積の比
の自然対数との積であり、 前記第1電圧は前記基板と第1ノードとの間に印加さ
れ、 更に、前記基板の前記電圧を前記予め定められたレベル
に維持するべく、前記第1ノードの電圧を第2の電圧に
維持するように前記基板の電荷量を変化させる手段を含
むことを特徴とする構造。 - 【請求項24】 前記第1電圧を生成する手段が、抵
抗値の比を変化させる手段を含み、前記抵抗値の比の変
化によって前記定数に比例した変化が発生することを特
徴とする請求項23に記載の構造。 - 【請求項25】 前記第1電圧を生成する手段が、エ
ミッタ面積の比を変化させる手段を含むことを特徴とす
る請求項24に記載の構造。 - 【請求項26】 基板の電圧を予め定められた電圧に
維持するためのシステムであって、 オシレータと、 前記オシレータの出力リードに接続された入力リードを
有するゲート回路と、 前記ゲート回路の出力リードに接続された入力リード
と、前記基板に接続された出力リードとを有するチャー
ジポンプ回路と、 前記基板とノードとの間に接続されたレベルシフタと、 前記ノードに接続された第1入力リードと、電圧源に接
続された第2入力リードと、前記ゲート回路の制御リー
ドに接続された出力リードとを有する比較回路とを有す
ることを特徴とするシステム。 - 【請求項27】 基板の電圧を予め定められた電圧に
維持するためのシステムであって、 オシレータと、 前記オシレータの出力リードに接続された入力リードを
有するゲート回路と、 前記ゲート回路の出力リードに接続された入力リード
と、前記基板に接続された出力リードとを有するチャー
ジポンプ回路と、 前記基板とノードとの間に接続されたレベルシフタと、 前記ノードに接続された第1入力リードと、電圧源に接
続された第2入力リードと、前記ゲート回路の制御リー
ドに接続された出力リードとを有する比較回路とを有
し、 前記レベルシフタがバンドギャップリファレンスを含ん
でいることを特徴とするシステム。 - 【請求項28】 基板の電圧を予め定められた電圧に
維持するためのシステムであって、 オシレータと、 前記オシレータの出力リードに接続された入力リードを
有するゲート回路と、 前記ゲート回路の出力リードに接続された入力リード
と、前記基板に接続された出力リードとを有するチャー
ジポンプ回路と、 前記基板とノードとの間に接続されたレベルシフタと、 前記ノードに接続された第1入力リードと、電圧源に接
続された第2入力リードと、前記ゲート回路の制御リー
ドに接続された出力リードとを有する比較回路とを有
し、 前記電圧源がグランド電位供給源であることを特徴とす
るシステム。 - 【請求項29】 基板の電圧を予め定められた電圧に
維持するためのシステムであって、 オシレータと、 前記オシレータの出力リードに接続された入力リードを
有するゲート回路と、 前記ゲート回路の出力リードに接続された入力リード
と、前記基板に接続された出力リードとを有するチャー
ジポンプ回路と、 前記基板とノードとの間に接続されたレベルシフタと、 前記ノードに接続された第1入力リードと、電圧源に接
続された第2入力リードと、前記ゲート回路の制御リー
ドに接続された出力リードとを有する比較回路とを有
し、 前記ゲート回路がANDゲートを含んでいることを特徴
とするシステム。 - 【請求項30】 前記比較回路がコンパレータを含ん
でいることを特徴とする請求項27に記載のシステム。 - 【請求項31】 前記オシレータが電圧制御発振器で
あり、前記比較回路が増幅器であり、前記電圧制御発振
器が前記増幅器の出力リードに接続された入力リードを
有することを特徴とする請求項28に記載のシステム。
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