JP3338814B2 - バンドギャップレファレンス回路 - Google Patents
バンドギャップレファレンス回路Info
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Description
【０００１】
【発明の属する技術分野】本発明は、バンドギャップレ
ファレンス回路に関し、特にスタートアップ回路付きの
バンドギャップレファレンス回路に関する。
ファレンス回路に関し、特にスタートアップ回路付きの
バンドギャップレファレンス回路に関する。
【０００２】
【従来の技術】ＰＮ接合のバンドギャップに基づき温度
変化に対して安定な所定の基準電圧を発生するバンドギ
ャップレファレンス回路において、電源電圧供給開始か
ら安定状態になるまでの時間を短縮するためのスタート
アップ回路を備えたバンドギャップレファレンス回路が
特開平８−１８６４８４号公報に記載されている。図４
は、特開平８−１８６４８４号公報に記載された従来例
の回路図である。
変化に対して安定な所定の基準電圧を発生するバンドギ
ャップレファレンス回路において、電源電圧供給開始か
ら安定状態になるまでの時間を短縮するためのスタート
アップ回路を備えたバンドギャップレファレンス回路が
特開平８−１８６４８４号公報に記載されている。図４
は、特開平８−１８６４８４号公報に記載された従来例
の回路図である。
【０００３】従来例のバンドギャップレファレンス回路
は、能動状態のときに所定の基準電圧ＶＲＥＦを生成し
出力するバンドギャップ回路１０と、電源供給開始から
基準電圧ＶＲＥＦが安定状態になるまでの時間を短縮す
るスタートアップ回路２０を備えている。
は、能動状態のときに所定の基準電圧ＶＲＥＦを生成し
出力するバンドギャップ回路１０と、電源供給開始から
基準電圧ＶＲＥＦが安定状態になるまでの時間を短縮す
るスタートアップ回路２０を備えている。
【０００４】バンドギャップ回路１０は、ソースが高位
側電源であるＶＤＤ電源に接続されゲートとドレインが
互いに接続されるとともに節点ＡとなるＰチャネルＭＯ
Ｓトランジスタ（以下ＰＭＯＳとする）１１と、ドレイ
ンがＰＭＯＳ１１のドレインに接続されたＮチャネルＭ
ＯＳトランジスタ（以下ＮＭＯＳとする）１２と、一端
がＮＭＯＳ１２のソースに接続され他端が低位側電源で
ある接地に接続された第１の抵抗１３と、ソースがＶＤ
Ｄ電源に接続されゲートがＰＭＯＳ１１のドレインに接
続されたＰＭＯＳ１４と、ドレインが自身のゲートとＰ
ＭＯＳ１４のドレインとＮＭＯＳ１２のゲートとに接続
されるとともに節点Ｂとなりソースが接地に接続された
ＮＭＯＳ１５とを有している。また、バンドギャップ回
路１０は、ソースがＶＤＤ電源に接続されゲートが節点
Ａと接続されドレインを基準電圧出力端とするＰＭＯＳ
１６と、一端がＰＭＯＳ１６のドレインと接続された第
２の抵抗１７と、アノードが第２の抵抗１７の他端に接
続されカソードが接地に接続されたダイオード１８とを
も有している。
側電源であるＶＤＤ電源に接続されゲートとドレインが
互いに接続されるとともに節点ＡとなるＰチャネルＭＯ
Ｓトランジスタ（以下ＰＭＯＳとする）１１と、ドレイ
ンがＰＭＯＳ１１のドレインに接続されたＮチャネルＭ
ＯＳトランジスタ（以下ＮＭＯＳとする）１２と、一端
がＮＭＯＳ１２のソースに接続され他端が低位側電源で
ある接地に接続された第１の抵抗１３と、ソースがＶＤ
Ｄ電源に接続されゲートがＰＭＯＳ１１のドレインに接
続されたＰＭＯＳ１４と、ドレインが自身のゲートとＰ
ＭＯＳ１４のドレインとＮＭＯＳ１２のゲートとに接続
されるとともに節点Ｂとなりソースが接地に接続された
ＮＭＯＳ１５とを有している。また、バンドギャップ回
路１０は、ソースがＶＤＤ電源に接続されゲートが節点
Ａと接続されドレインを基準電圧出力端とするＰＭＯＳ
１６と、一端がＰＭＯＳ１６のドレインと接続された第
２の抵抗１７と、アノードが第２の抵抗１７の他端に接
続されカソードが接地に接続されたダイオード１８とを
も有している。
【０００５】前記した特開平８−１８６４８４号公報の
記載によれば、バンドギャップ回路１０の安定状態での
基準電圧出力ＶＲＥＦは次式で表せる。 ＶＲＥＦ＝Ｎ・（ｋ・Ｔ／ｑ）・ｌｎＭ＋ＶＦ ここで、Ｎ＝（第１の抵抗１３の抵抗値）／（第２の抵
抗１７の抵抗値）であり、ｋはボルツマン定数であり、
Ｔは絶対温度であり、ｑは電子の電荷量であり、Ｍ＝
（ＮＭＯＳ１２のゲート幅）／（ＮＭＯＳ１５のゲート
幅）であり、ＶＦはダイオード１８の順方向電圧であ
る。なお、バンドギャップ回路を構成するＰＭＯＳ１
１，ＰＭＯＳ１４，ＰＭＯＳ１６，ＮＭＯＳ１２，ＮＭ
ＯＳ１５のそれぞれのチャネル長は、製造ばらつきによ
る特性変動を防止するために少なくとも１０μｍ以上に
設定され、より好ましくは５０μｍから１００μｍの程
度に設定される。
記載によれば、バンドギャップ回路１０の安定状態での
基準電圧出力ＶＲＥＦは次式で表せる。 ＶＲＥＦ＝Ｎ・（ｋ・Ｔ／ｑ）・ｌｎＭ＋ＶＦ ここで、Ｎ＝（第１の抵抗１３の抵抗値）／（第２の抵
抗１７の抵抗値）であり、ｋはボルツマン定数であり、
Ｔは絶対温度であり、ｑは電子の電荷量であり、Ｍ＝
（ＮＭＯＳ１２のゲート幅）／（ＮＭＯＳ１５のゲート
幅）であり、ＶＦはダイオード１８の順方向電圧であ
る。なお、バンドギャップ回路を構成するＰＭＯＳ１
１，ＰＭＯＳ１４，ＰＭＯＳ１６，ＮＭＯＳ１２，ＮＭ
ＯＳ１５のそれぞれのチャネル長は、製造ばらつきによ
る特性変動を防止するために少なくとも１０μｍ以上に
設定され、より好ましくは５０μｍから１００μｍの程
度に設定される。
【０００６】スタートアップ回路１２は、ソースがＶＤ
Ｄ電源に接続されたＰＭＯＳ２１と、ソースがＶＤＤ電
源に接続されゲートがＰＭＯＳ２１のドレインに接続さ
れて節点ＣとなるＰＭＯＳ２２と、一端が節点Ｃに接続
され他端が接地に接続された第３の抵抗２３と、一端が
節点Ｃに接続され他端が接地に接続された容量とを有し
ている。ＰＭＯＳ２１のゲートにはバンドギャップ回路
１０内の節点Ａから出力される信号Ｓ１が入力され、Ｐ
ＭＯＳ２２のドレインはバンドギャップ回路１０内の節
点Ｂに接続されている。
Ｄ電源に接続されたＰＭＯＳ２１と、ソースがＶＤＤ電
源に接続されゲートがＰＭＯＳ２１のドレインに接続さ
れて節点ＣとなるＰＭＯＳ２２と、一端が節点Ｃに接続
され他端が接地に接続された第３の抵抗２３と、一端が
節点Ｃに接続され他端が接地に接続された容量とを有し
ている。ＰＭＯＳ２１のゲートにはバンドギャップ回路
１０内の節点Ａから出力される信号Ｓ１が入力され、Ｐ
ＭＯＳ２２のドレインはバンドギャップ回路１０内の節
点Ｂに接続されている。
【０００７】図５は、図４の従来例の電源供給開始時に
おける動作タイミング図である。以下に、従来のバンド
ギャップレファレンス回路の電源供給開始時の動作を図
５を参照して詳細に説明する。
おける動作タイミング図である。以下に、従来のバンド
ギャップレファレンス回路の電源供給開始時の動作を図
５を参照して詳細に説明する。
【０００８】電源ＶＤＤを図５のように略０Ｖの状態か
ら３．３Ｖの状態へ上昇させたとする。電源ＶＤＤの立
ち上げ初期すなわち図５の時刻ｔ１から時刻ｔ２までの
期間では、ＰＭＯＳ１１のソースがＶＤＤ電源の電位で
ゲートが略接地レベル（０Ｖ）にあるので、ＰＭＯＳ１
１のゲート・ソース間の電位差は絶対値においてＰＭＯ
Ｓ１１の閾値電圧Ｖｔｐ１より小さいためにオフ状態で
ある。ＰＭＯＳ２１のソース，ゲートの電位はＰＭＯＳ
１１と同じであるため、ＰＭＯＳ２１もオフ状態であ
り、したがって節点Ｃは接地レベルにある。
ら３．３Ｖの状態へ上昇させたとする。電源ＶＤＤの立
ち上げ初期すなわち図５の時刻ｔ１から時刻ｔ２までの
期間では、ＰＭＯＳ１１のソースがＶＤＤ電源の電位で
ゲートが略接地レベル（０Ｖ）にあるので、ＰＭＯＳ１
１のゲート・ソース間の電位差は絶対値においてＰＭＯ
Ｓ１１の閾値電圧Ｖｔｐ１より小さいためにオフ状態で
ある。ＰＭＯＳ２１のソース，ゲートの電位はＰＭＯＳ
１１と同じであるため、ＰＭＯＳ２１もオフ状態であ
り、したがって節点Ｃは接地レベルにある。
【０００９】時刻ｔ２を過ぎて電源ＶＤＤの電位がさら
に上昇すると、ＰＭＯＳ１１のゲート・ソース間の電位
差が絶対値においてＰＭＯＳ１１の閾値電圧Ｖｔｐ１よ
り大きくなり、ＰＭＯＳ１１はオン状態となって節点Ａ
はＶＤＤ電源の電位から略Ｖｔｐ１低下した電位を保っ
て上昇する。同様にＰＭＯＳ２１もオン状態となるが、
節点Ｃの電位は抵抗２３及び容量２４のためにＶＤＤ電
源の電位上昇速度に対して遙かに緩い速度で上昇する。
に上昇すると、ＰＭＯＳ１１のゲート・ソース間の電位
差が絶対値においてＰＭＯＳ１１の閾値電圧Ｖｔｐ１よ
り大きくなり、ＰＭＯＳ１１はオン状態となって節点Ａ
はＶＤＤ電源の電位から略Ｖｔｐ１低下した電位を保っ
て上昇する。同様にＰＭＯＳ２１もオン状態となるが、
節点Ｃの電位は抵抗２３及び容量２４のためにＶＤＤ電
源の電位上昇速度に対して遙かに緩い速度で上昇する。
【００１０】ここで、バンドギャップ回路１０およびス
タートアップ回路２０のすべてのＰＭＯＳのチャネル長
が等しく閾値電圧がＶｔｐ１であるとすれば、時刻ｔ２
を過ぎてＶＤＤ電源と節点Ｃの電位差が絶対値でＶｔｐ
１より大きくなると、ＰＭＯＳ２２もオン状態となるの
で節点Ｂは急速に充電される。
タートアップ回路２０のすべてのＰＭＯＳのチャネル長
が等しく閾値電圧がＶｔｐ１であるとすれば、時刻ｔ２
を過ぎてＶＤＤ電源と節点Ｃの電位差が絶対値でＶｔｐ
１より大きくなると、ＰＭＯＳ２２もオン状態となるの
で節点Ｂは急速に充電される。
【００１１】時刻ｔ３では、節点Ｂの電位が上昇したこ
とによりＮＭＯＳ１２及びＮＭＯＳ１５はゲート電圧が
その閾値電圧Ｖｔｎを越えてオン状態となり、このた
め、節点Ａの電位の上昇が一時的に停滞する。節点Ａの
上昇が停滞したことにより、ＰＭＯＳ２１はゲート・ソ
ース間の電位差が増大し、ＰＭＯＳ２１のオン状態が強
まり、しかもＰＭＯＳ２１にはＰＭＯＳ１１に比較して
数百倍の非常に大きなチャネル幅のＰＭＯＳを用いるの
で、時刻ｔ４において節点Ｃの電位はＶＤＤ電源の電位
に向かって急速に上昇する。節点Ｃの電位がＶＤＤ電源
の電位に近づくと、ＰＭＯＳ２２はオフとなるので、ス
タートアップ回路２０はバンドギャップ回路１０から電
気的に分離される。電源ＶＤＤが所定の電位（図５では
３．３Ｖ）に安定すると、バンドギャップ回路１０の端
子Ａ，Ｂ及び基準電圧出力ＶＲＥＦは、最終的にそれぞ
れの所定の電位レベルで安定する。
とによりＮＭＯＳ１２及びＮＭＯＳ１５はゲート電圧が
その閾値電圧Ｖｔｎを越えてオン状態となり、このた
め、節点Ａの電位の上昇が一時的に停滞する。節点Ａの
上昇が停滞したことにより、ＰＭＯＳ２１はゲート・ソ
ース間の電位差が増大し、ＰＭＯＳ２１のオン状態が強
まり、しかもＰＭＯＳ２１にはＰＭＯＳ１１に比較して
数百倍の非常に大きなチャネル幅のＰＭＯＳを用いるの
で、時刻ｔ４において節点Ｃの電位はＶＤＤ電源の電位
に向かって急速に上昇する。節点Ｃの電位がＶＤＤ電源
の電位に近づくと、ＰＭＯＳ２２はオフとなるので、ス
タートアップ回路２０はバンドギャップ回路１０から電
気的に分離される。電源ＶＤＤが所定の電位（図５では
３．３Ｖ）に安定すると、バンドギャップ回路１０の端
子Ａ，Ｂ及び基準電圧出力ＶＲＥＦは、最終的にそれぞ
れの所定の電位レベルで安定する。
【００１２】このように図４のスタートアップ回路付き
のバンドギャップレファレンス回路では、電源ＶＤＤが
立ち上げられる時にバンドギャップ回路１０の節点Ｂが
スタートアップ回路２０により瞬時に充電される。この
ため、スタートアップ回路が無く、節点Ｂをバンドギャ
ップ回路内のＰＭＯＳ１４を流れる微少電流のみにより
充電する場合に比較して遙かに短時間でバンドギャップ
回路を安定状態にすることが可能となる。
のバンドギャップレファレンス回路では、電源ＶＤＤが
立ち上げられる時にバンドギャップ回路１０の節点Ｂが
スタートアップ回路２０により瞬時に充電される。この
ため、スタートアップ回路が無く、節点Ｂをバンドギャ
ップ回路内のＰＭＯＳ１４を流れる微少電流のみにより
充電する場合に比較して遙かに短時間でバンドギャップ
回路を安定状態にすることが可能となる。
【００１３】しかしながら、この従来のバンドギャップ
レファレンス回路においては、スタートアップ回路２０
内のＰＭＯＳ２１が大きなチャネル幅を必要とするため
に、スタートアップ回路の占有面積が大きくなり、面責
縮小が要求されていた。この要求に応えるために、ＰＭ
ＯＳ２１のみのチャネル長を他のＰＭＯＳに比較して１
／ｎに小さくすることにより、同時にチャネル幅も１／
ｎ低減することが可能となるのでゲート面積を１／（ｎ
×ｎ）に低減できるという提案がなされ、実験してみた
ところ、以下の新たな問題点が判明した。
レファレンス回路においては、スタートアップ回路２０
内のＰＭＯＳ２１が大きなチャネル幅を必要とするため
に、スタートアップ回路の占有面積が大きくなり、面責
縮小が要求されていた。この要求に応えるために、ＰＭ
ＯＳ２１のみのチャネル長を他のＰＭＯＳに比較して１
／ｎに小さくすることにより、同時にチャネル幅も１／
ｎ低減することが可能となるのでゲート面積を１／（ｎ
×ｎ）に低減できるという提案がなされ、実験してみた
ところ、以下の新たな問題点が判明した。
【００１４】図４のＰＭＯＳ２１のみをチャネル長０．
３５μｍとし、その他のＰＭＯＳのチャネル長を８０μ
ｍとしてバンドギャップレギュレータ回路を構成し、電
源ＶＤＤを３．３Ｖから一端０．６Ｖに低下させ、５０
０ｍｓの時間０．６Ｖに保持した後に再度３．３ＶにＶ
ＤＤの電位を上昇させて、基準電圧出力ＶＲＥＦが所定
の電位レベルに達して安定するまでの時間を測定したと
ころ、ＰＭＯＳ２１のチャネル長を０．３５μｍに短縮
したバンドギャップレギュレータ回路は基準電圧出力Ｖ
ＲＥＦが安定するまでに異常に長い時間を必要とした。
この原因を解析したところ、次のようなものであること
が判明した。
３５μｍとし、その他のＰＭＯＳのチャネル長を８０μ
ｍとしてバンドギャップレギュレータ回路を構成し、電
源ＶＤＤを３．３Ｖから一端０．６Ｖに低下させ、５０
０ｍｓの時間０．６Ｖに保持した後に再度３．３ＶにＶ
ＤＤの電位を上昇させて、基準電圧出力ＶＲＥＦが所定
の電位レベルに達して安定するまでの時間を測定したと
ころ、ＰＭＯＳ２１のチャネル長を０．３５μｍに短縮
したバンドギャップレギュレータ回路は基準電圧出力Ｖ
ＲＥＦが安定するまでに異常に長い時間を必要とした。
この原因を解析したところ、次のようなものであること
が判明した。
【００１５】実験した図４の構成のバンドギャップレギ
ュレータ回路においては、チャネル長８０μｍのＰＭＯ
Ｓ１１，ＰＭＯＳ１４，ＰＭＯＳ１６及びＰＭＯＳ２２
の閾値電圧Ｖｔｐ１は（−０．９Ｖ）であったのに対し
て、チャネル長０．３５μｍのＰＭＯＳ２１の閾値電圧
Ｖｔｐ２は（−０．５Ｖ）であった。この閾値電圧の低
下はショートチャネル効果に起因するものである。
ュレータ回路においては、チャネル長８０μｍのＰＭＯ
Ｓ１１，ＰＭＯＳ１４，ＰＭＯＳ１６及びＰＭＯＳ２２
の閾値電圧Ｖｔｐ１は（−０．９Ｖ）であったのに対し
て、チャネル長０．３５μｍのＰＭＯＳ２１の閾値電圧
Ｖｔｐ２は（−０．５Ｖ）であった。この閾値電圧の低
下はショートチャネル効果に起因するものである。
【００１６】この構成で、ＶＤＤ電源の電位が０．６Ｖ
に低下したときには、ＰＭＯＳ１１が高インピーダンス
なので節点Ａはほぼ０Ｖにあり、一方、ＰＭＯＳ２１は
閾値電圧が（−０．５Ｖ）であるのでオン状態を維持し
たままとなる。このため、節点Ｃの電位はＶＤＤ電源の
電位が０．６Ｖから上昇するとＶＤＤと同じ電位で上昇
する。したがって、ＰＭＯＳ２２はゲート、ソースとも
に常にＶＤＤ電源の電位と等しくなり、オフ状態を維持
したままでオン状態になることがないため、スタートア
ップ回路２０は正常に動作しないことになる。このた
め、スタートアップ回路２０が無い状態と同じ状態でバ
ンギャップ回路が動作することになり、節点Ｂは、ＰＭ
ＯＳ１４を通じて流れる微少な電流のみで充電される。
節点Ｂの電位上昇がきわめて遅いためにＮＭＯＳ１２お
よびＮＭＯＳ１５はともにゲートレベルが閾値電圧Ｖｔ
ｎに満たない弱反転領域で動作を開始することになり、
バンドギャップ回路が安定するまでに異常に長い時間を
必要としたわけである。
に低下したときには、ＰＭＯＳ１１が高インピーダンス
なので節点Ａはほぼ０Ｖにあり、一方、ＰＭＯＳ２１は
閾値電圧が（−０．５Ｖ）であるのでオン状態を維持し
たままとなる。このため、節点Ｃの電位はＶＤＤ電源の
電位が０．６Ｖから上昇するとＶＤＤと同じ電位で上昇
する。したがって、ＰＭＯＳ２２はゲート、ソースとも
に常にＶＤＤ電源の電位と等しくなり、オフ状態を維持
したままでオン状態になることがないため、スタートア
ップ回路２０は正常に動作しないことになる。このた
め、スタートアップ回路２０が無い状態と同じ状態でバ
ンギャップ回路が動作することになり、節点Ｂは、ＰＭ
ＯＳ１４を通じて流れる微少な電流のみで充電される。
節点Ｂの電位上昇がきわめて遅いためにＮＭＯＳ１２お
よびＮＭＯＳ１５はともにゲートレベルが閾値電圧Ｖｔ
ｎに満たない弱反転領域で動作を開始することになり、
バンドギャップ回路が安定するまでに異常に長い時間を
必要としたわけである。
【００１７】
【発明が解決しようとする課題】以上に説明したよう
に、従来のバンドギャップレファレンス回路は、スター
トアップ回路内の節点Ｃを充電するＰＭＯＳ２１の占有
面積が大きく、バンドギャップ回路全体の面積増大を招
いていた。また、ＰＭＯＳ２１のチャネル長を短縮して
占有面積を低減した場合には、瞬断時におけるＶＤＤ電
源の最低電位によってはスタートアップ回路が正常に動
作しないことがある。
に、従来のバンドギャップレファレンス回路は、スター
トアップ回路内の節点Ｃを充電するＰＭＯＳ２１の占有
面積が大きく、バンドギャップ回路全体の面積増大を招
いていた。また、ＰＭＯＳ２１のチャネル長を短縮して
占有面積を低減した場合には、瞬断時におけるＶＤＤ電
源の最低電位によってはスタートアップ回路が正常に動
作しないことがある。
【００１８】本発明の目的は、ＰＭＯＳ２１の面積を低
減してバンドギャップレファレンス回路全体の占有面積
を低減できるとともに、瞬断時のＶＤＤ電源の最低電位
が何Ｖであるかに拘わらずに正常にスタートアップ動作
ができるバンドギャップレファレンス回路を提供するこ
とにある。
減してバンドギャップレファレンス回路全体の占有面積
を低減できるとともに、瞬断時のＶＤＤ電源の最低電位
が何Ｖであるかに拘わらずに正常にスタートアップ動作
ができるバンドギャップレファレンス回路を提供するこ
とにある。
【００１９】
【００２０】
【課題を解決するための手段】 第１の発明のバンドギャ
ップレファレンス回路は、ソースが高位側電源に接続さ
れゲートとドレインが互いに接続されるとともに第１の
信号の出力端となる第１のＰチャネルＭＯＳトランジス
タと、ドレインが前記第１のＰチャネルＭＯＳトランジ
スタのドレインに接続された第１のＮチャネルＭＯＳト
ランジスタと、一端が前記第１のＮチャネルＭＯＳトラ
ンジスタのソースに接続され他端が低位側電源に接続さ
れた第１の抵抗と、ソースが前記高位側電源に接続され
ゲートが前記第１のＰチャネルＭＯＳトランジスタのド
レインに接続された第２のＰチャネルＭＯＳトランジス
タと、ドレインが自身のゲートと前記第２のＰチャネル
ＭＯＳトランジスタのドレインと前記第１のＮチャネル
ＭＯＳトランジスタのゲートとに接続されソースが前記
低位側電源に接続された第２のＮチャネルＭＯＳトラン
ジスタと、ソースが前記高位側電源に接続されゲートが
前記第１のＰチャネルＭＯＳトランジスタのドレインに
接続されドレインを基準電圧出力端とする第３のＰチャ
ネルＭＯＳトランジスタと、一端が前記第３のＰチャネ
ルＭＯＳトランジスタのドレインと接続された第２の抵
抗と、アノードが前記第２の抵抗の他端に接続されカソ
ードが前記低位側電源に接続されたダイオードとを有す
るバンドギャップ回路と、ソースが前記高位側電源に接
続されゲートに第２の信号が入力された第４のＰチャネ
ルＭＯＳトランジスタと、ソースが前記高位側電源に接
続されゲートが前記第４のＰチャネルＭＯＳトランジス
タのドレインに接続されドレインが前記バンドギャップ
回路内の前記第２のＮチャネルＭＯＳトランジスタのド
レインに接続された第５のＰチャネルＭＯＳトランジス
タと、一端が前記第４のＰチャネルＭＯＳトランジスタ
のドレインに接続され他端が前記低位側電源に接続され
た第３の抵抗と、一端が前記第４のＰチャネルＭＯＳト
ランジスタのドレインに接続され他端が前記低位側電源
に接続された容量とを有するスタートアップ回路と、ソ
ースが前記高位側電源に接続されゲートに前記第１の信
号が入力された第６のＰチャネルＭＯＳトランジスタ
と、ドレインおよびゲートが前記第６のＰチャネルＭＯ
Ｓトランジスタのドレインと接続されソースが前記低位
側電源に接続された第３のＮチャネルＭＯＳトランジス
タと、ソースが前記高位側電源に接続されドレインとゲ
ートが互いに接続されるとともに前記第２の信号の出力
端となる第７のＰチャネルＭＯＳトランジスタと、ドレ
インが前記第７のＰチャネルＭＯＳトランジスタのドレ
インに接続されゲートが前記第３のＮチャネルＭＯＳト
ランジスタのドレインに接続されソースが前記低位側電
源に接続された第４のＮチャネルＭＯＳトランジスタと
を有する信号レベル変換回路とを備えている。
ップレファレンス回路は、ソースが高位側電源に接続さ
れゲートとドレインが互いに接続されるとともに第１の
信号の出力端となる第１のＰチャネルＭＯＳトランジス
タと、ドレインが前記第１のＰチャネルＭＯＳトランジ
スタのドレインに接続された第１のＮチャネルＭＯＳト
ランジスタと、一端が前記第１のＮチャネルＭＯＳトラ
ンジスタのソースに接続され他端が低位側電源に接続さ
れた第１の抵抗と、ソースが前記高位側電源に接続され
ゲートが前記第１のＰチャネルＭＯＳトランジスタのド
レインに接続された第２のＰチャネルＭＯＳトランジス
タと、ドレインが自身のゲートと前記第２のＰチャネル
ＭＯＳトランジスタのドレインと前記第１のＮチャネル
ＭＯＳトランジスタのゲートとに接続されソースが前記
低位側電源に接続された第２のＮチャネルＭＯＳトラン
ジスタと、ソースが前記高位側電源に接続されゲートが
前記第１のＰチャネルＭＯＳトランジスタのドレインに
接続されドレインを基準電圧出力端とする第３のＰチャ
ネルＭＯＳトランジスタと、一端が前記第３のＰチャネ
ルＭＯＳトランジスタのドレインと接続された第２の抵
抗と、アノードが前記第２の抵抗の他端に接続されカソ
ードが前記低位側電源に接続されたダイオードとを有す
るバンドギャップ回路と、ソースが前記高位側電源に接
続されゲートに第２の信号が入力された第４のＰチャネ
ルＭＯＳトランジスタと、ソースが前記高位側電源に接
続されゲートが前記第４のＰチャネルＭＯＳトランジス
タのドレインに接続されドレインが前記バンドギャップ
回路内の前記第２のＮチャネルＭＯＳトランジスタのド
レインに接続された第５のＰチャネルＭＯＳトランジス
タと、一端が前記第４のＰチャネルＭＯＳトランジスタ
のドレインに接続され他端が前記低位側電源に接続され
た第３の抵抗と、一端が前記第４のＰチャネルＭＯＳト
ランジスタのドレインに接続され他端が前記低位側電源
に接続された容量とを有するスタートアップ回路と、ソ
ースが前記高位側電源に接続されゲートに前記第１の信
号が入力された第６のＰチャネルＭＯＳトランジスタ
と、ドレインおよびゲートが前記第６のＰチャネルＭＯ
Ｓトランジスタのドレインと接続されソースが前記低位
側電源に接続された第３のＮチャネルＭＯＳトランジス
タと、ソースが前記高位側電源に接続されドレインとゲ
ートが互いに接続されるとともに前記第２の信号の出力
端となる第７のＰチャネルＭＯＳトランジスタと、ドレ
インが前記第７のＰチャネルＭＯＳトランジスタのドレ
インに接続されゲートが前記第３のＮチャネルＭＯＳト
ランジスタのドレインに接続されソースが前記低位側電
源に接続された第４のＮチャネルＭＯＳトランジスタと
を有する信号レベル変換回路とを備えている。
【００２１】第１の発明のバンドギャップレファレンス
回路において、前記第１，第２，第３，第５，第６のＰ
ＭＯＳトランジスタの閾値電圧が第１の値であり、前記
第４，第７のＰＭＯＳトランジスタの閾値電圧が絶対値
において前記第１の値より小さい第２の値であってもよ
い。また、第１の発明のバンドギャップレファレンス回
路において、前記第１，第２，第３，第５，第６のＰＭ
ＯＳトランジスタのチャネル長が第１の値であり、前記
第４，第７のＰＭＯＳトランジスタのチャネル長が前記
第１の値より小さい第２の値であってもよく、さらに、
前記第１，第２，第３，第４のＮチャネルＭＯＳトラン
ジスタのチャネル長が前記第２の値より大きい第３の値
であってもよい。
回路において、前記第１，第２，第３，第５，第６のＰ
ＭＯＳトランジスタの閾値電圧が第１の値であり、前記
第４，第７のＰＭＯＳトランジスタの閾値電圧が絶対値
において前記第１の値より小さい第２の値であってもよ
い。また、第１の発明のバンドギャップレファレンス回
路において、前記第１，第２，第３，第５，第６のＰＭ
ＯＳトランジスタのチャネル長が第１の値であり、前記
第４，第７のＰＭＯＳトランジスタのチャネル長が前記
第１の値より小さい第２の値であってもよく、さらに、
前記第１，第２，第３，第４のＮチャネルＭＯＳトラン
ジスタのチャネル長が前記第２の値より大きい第３の値
であってもよい。
【００２２】第２の発明のバンドギャップレファレンス
回路は、第１の発明における信号レベル変換回路のみ
を、ソースが高位側電源に接続されゲートとドレインが
互いに接続されるとともに第２の信号の出力端となる第
６のＰチャネルＭＯＳトランジスタと、ドレインが前記
第６のＰチャネルＭＯＳトランジスタのドレインと接続
されゲートに第１の信号が入力されソースが低位側電源
に接続された第３のＮチャネルＭＯＳトランジスタとを
有する信号レベル変換回路に置き換えたものである。ま
た、第２の発明のバンドギャップレファレンス回路にお
いて、前記第１，第２，第３，第５のＰＭＯＳトランジ
スタの閾値電圧が第１の値であり、前記第４，第６のＰ
ＭＯＳトランジスタの閾値電圧が絶対値において前記第
１の値より小さい第２の値であってもよい。また、第２
の発明のバンドギャップレファレンス回路において、前
記第１，第２，第３，第５のＰＭＯＳトランジスタのチ
ャネル長が第１の値であり、前記第４，第６のＰＭＯＳ
トランジスタのチャネル長が前記第１の値より小さい第
２の値であってもよい。さらに、前記第１，第２，第３
のＮチャネルＭＯＳトランジスタのチャネル長が前記第
２の値より大きい第３の値であってもよい。
回路は、第１の発明における信号レベル変換回路のみ
を、ソースが高位側電源に接続されゲートとドレインが
互いに接続されるとともに第２の信号の出力端となる第
６のＰチャネルＭＯＳトランジスタと、ドレインが前記
第６のＰチャネルＭＯＳトランジスタのドレインと接続
されゲートに第１の信号が入力されソースが低位側電源
に接続された第３のＮチャネルＭＯＳトランジスタとを
有する信号レベル変換回路に置き換えたものである。ま
た、第２の発明のバンドギャップレファレンス回路にお
いて、前記第１，第２，第３，第５のＰＭＯＳトランジ
スタの閾値電圧が第１の値であり、前記第４，第６のＰ
ＭＯＳトランジスタの閾値電圧が絶対値において前記第
１の値より小さい第２の値であってもよい。また、第２
の発明のバンドギャップレファレンス回路において、前
記第１，第２，第３，第５のＰＭＯＳトランジスタのチ
ャネル長が第１の値であり、前記第４，第６のＰＭＯＳ
トランジスタのチャネル長が前記第１の値より小さい第
２の値であってもよい。さらに、前記第１，第２，第３
のＮチャネルＭＯＳトランジスタのチャネル長が前記第
２の値より大きい第３の値であってもよい。
【００２３】
【発明の実施の形態】図１は、本発明のバンドギャップ
レファレンス回路の一実施形態の回路図である。本発明
の特徴とするところは、バンドギャップ回路１０とスタ
ートアップ回路２０との間に信号レベル変換回路を設け
ることにより、バンドギャップ回路１０から出力されて
チャネル長が大きいために閾値電圧が絶対値で大きいＰ
ＭＯＳをオンオフできるような信号電圧レベルに整合し
た信号Ｓ１を、チャネル長が小さいため閾値電圧も絶対
値で小さいスタートアップ回路内のＰＭＯＳ２１ａをオ
ンオフできる信号レベルに整合した信号Ｓ２に変換する
点にある。以下に、図１のバンドギャップレファレンス
回路の構成を説明する。
レファレンス回路の一実施形態の回路図である。本発明
の特徴とするところは、バンドギャップ回路１０とスタ
ートアップ回路２０との間に信号レベル変換回路を設け
ることにより、バンドギャップ回路１０から出力されて
チャネル長が大きいために閾値電圧が絶対値で大きいＰ
ＭＯＳをオンオフできるような信号電圧レベルに整合し
た信号Ｓ１を、チャネル長が小さいため閾値電圧も絶対
値で小さいスタートアップ回路内のＰＭＯＳ２１ａをオ
ンオフできる信号レベルに整合した信号Ｓ２に変換する
点にある。以下に、図１のバンドギャップレファレンス
回路の構成を説明する。
【００２４】図１において、バンドギャップ回路１０は
従来例の図４と同様であり、ソースがＶＤＤ電源に接続
されゲートとドレインが互いに接続されるとともに節点
ＡとなるＰＭＯＳ１１と、ドレインがＰＭＯＳ１１のド
レインに接続されたＮＭＯＳ１２と、一端がＮＭＯＳ１
２のソースに接続され他端が接地に接続された第１の抵
抗１３と、ソースがＶＤＤ電源に接続されゲートがＰＭ
ＯＳ１１のドレインに接続されたＰＭＯＳ１４と、ドレ
インが自身のゲートとＰＭＯＳ１４のドレインとＮＭＯ
Ｓ１２のゲートとに接続されるとともに節点Ｂとなりソ
ースが接地に接続されたＮＭＯＳ１５とを有している。
また、バンドギャップ回路１０は、ソースがＶＤＤ電源
に接続されゲートが節点Ａと接続されドレインを基準電
圧出力端とするＰＭＯＳ１６と、一端がＰＭＯＳ１６の
ドレインと接続された第２の抵抗１７と、アノードが第
２の抵抗１７の他端に接続されカソードが接地に接続さ
れたダイオード１８とをも有している。
従来例の図４と同様であり、ソースがＶＤＤ電源に接続
されゲートとドレインが互いに接続されるとともに節点
ＡとなるＰＭＯＳ１１と、ドレインがＰＭＯＳ１１のド
レインに接続されたＮＭＯＳ１２と、一端がＮＭＯＳ１
２のソースに接続され他端が接地に接続された第１の抵
抗１３と、ソースがＶＤＤ電源に接続されゲートがＰＭ
ＯＳ１１のドレインに接続されたＰＭＯＳ１４と、ドレ
インが自身のゲートとＰＭＯＳ１４のドレインとＮＭＯ
Ｓ１２のゲートとに接続されるとともに節点Ｂとなりソ
ースが接地に接続されたＮＭＯＳ１５とを有している。
また、バンドギャップ回路１０は、ソースがＶＤＤ電源
に接続されゲートが節点Ａと接続されドレインを基準電
圧出力端とするＰＭＯＳ１６と、一端がＰＭＯＳ１６の
ドレインと接続された第２の抵抗１７と、アノードが第
２の抵抗１７の他端に接続されカソードが接地に接続さ
れたダイオード１８とをも有している。
【００２５】スタートアップ回路１２も従来例の図４と
同様であり、ソースがＶＤＤ電源に接続されたＰＭＯＳ
２１ａと、ソースがＶＤＤ電源に接続されゲートがＰＭ
ＯＳ２１ａのドレインに接続されて節点ＣとなるＰＭＯ
Ｓ２２と、一端が節点Ｃに接続され他端が接地に接続さ
れた第３の抵抗２３と、一端が節点Ｃに接続され他端が
接地に接続された容量とを有している。
同様であり、ソースがＶＤＤ電源に接続されたＰＭＯＳ
２１ａと、ソースがＶＤＤ電源に接続されゲートがＰＭ
ＯＳ２１ａのドレインに接続されて節点ＣとなるＰＭＯ
Ｓ２２と、一端が節点Ｃに接続され他端が接地に接続さ
れた第３の抵抗２３と、一端が節点Ｃに接続され他端が
接地に接続された容量とを有している。
【００２６】本発明の特徴の信号レベル変換回路３０
は、ソースがＶＤＤ電源に接続されゲートがバンドギャ
ップ回路１０内の端子Ａから供給される第１の信号Ｓ１
を入力するＰＭＯＳ３１と、ゲートとドレインがＰＭＯ
Ｓ３１のドレインに接続されソースが接地に接続された
ＮＭＯＳ３４と、ソースがＶＤＤ電源に接続されドレイ
ンがゲートとともに節点Ｄ１に接続されると同時に信号
Ｓ２をスタートアップ回路２０内のＰＭＯＳ２１ａのゲ
ートに出力するＰＭＯＳ３３と、ドレインがＰＭＯＳ３
３のドレインに接続されゲートがＮＭＯＳ３２のドレイ
ンに接続されソースが接地に接続されたＮＭＯＳ３４と
を有している。
は、ソースがＶＤＤ電源に接続されゲートがバンドギャ
ップ回路１０内の端子Ａから供給される第１の信号Ｓ１
を入力するＰＭＯＳ３１と、ゲートとドレインがＰＭＯ
Ｓ３１のドレインに接続されソースが接地に接続された
ＮＭＯＳ３４と、ソースがＶＤＤ電源に接続されドレイ
ンがゲートとともに節点Ｄ１に接続されると同時に信号
Ｓ２をスタートアップ回路２０内のＰＭＯＳ２１ａのゲ
ートに出力するＰＭＯＳ３３と、ドレインがＰＭＯＳ３
３のドレインに接続されゲートがＮＭＯＳ３２のドレイ
ンに接続されソースが接地に接続されたＮＭＯＳ３４と
を有している。
【００２７】図１において、ＰＭＯＳ１１，ＰＭＯＳ１
４，ＰＭＯＳ１６，ＰＭＯＳ２２，ＰＭＯＳ３１のチャ
ネル長は例えば８０μｍの第１の値のチャネル長とし、
ＰＭＯＳ２１ａ及びＰＭＯＳ３３は第１の値より小さい
第２の値（たとえば０．３５μｍ）のチャネル長とす
る。また、ＮＭＯＳ１２，ＮＭＯＳ１５，ＮＭＯＳ３
２，ＮＭＯＳ３４は第２の値より大きな第３の値（例え
ば７０μｍ）のチャネル長とする。
４，ＰＭＯＳ１６，ＰＭＯＳ２２，ＰＭＯＳ３１のチャ
ネル長は例えば８０μｍの第１の値のチャネル長とし、
ＰＭＯＳ２１ａ及びＰＭＯＳ３３は第１の値より小さい
第２の値（たとえば０．３５μｍ）のチャネル長とす
る。また、ＮＭＯＳ１２，ＮＭＯＳ１５，ＮＭＯＳ３
２，ＮＭＯＳ３４は第２の値より大きな第３の値（例え
ば７０μｍ）のチャネル長とする。
【００２８】バンドギャップ回路１０内のＰＭＯＳ１１
と信号レベル変換回路３０内のＰＭＯＳ３１とがカレン
トミラーを構成し、信号レベル変換回路３０内のＮＭＯ
Ｓ３２とＮＭＯＳ３４とがカレントミラーを構成し、信
号レベル変換回路３０内のＰＭＯＳ３３とスタートアッ
プ回路２０内のＰＭＯＳ２１ａとがカレントミラーを構
成することにより、閾値電圧Ｖｔｐ１のＰＭＯＳに整合
した信号Ｓ１を閾値電圧Ｖｔｐ２のＰＭＯＳに整合した
信号Ｓ２にレベル変換している。
と信号レベル変換回路３０内のＰＭＯＳ３１とがカレン
トミラーを構成し、信号レベル変換回路３０内のＮＭＯ
Ｓ３２とＮＭＯＳ３４とがカレントミラーを構成し、信
号レベル変換回路３０内のＰＭＯＳ３３とスタートアッ
プ回路２０内のＰＭＯＳ２１ａとがカレントミラーを構
成することにより、閾値電圧Ｖｔｐ１のＰＭＯＳに整合
した信号Ｓ１を閾値電圧Ｖｔｐ２のＰＭＯＳに整合した
信号Ｓ２にレベル変換している。
【００２９】また、ＰＭＯＳ３１のチャンネル幅は、Ｐ
ＭＯＳ１１のチャンネル幅に対して例えば３倍に大きく
設定され、ＮＭＯＳ３４のチャネル幅は、ＮＭＯＳ３２
のチャンネル幅に対して例えば４倍に大きく設定され、
ＰＭＯＳ２１ａのチャネル幅は、ＰＭＯＳ３３のチャン
ネル幅に対して例えば１８倍に大きく設定される。この
構成によりスタートアップ動作時には、ＰＭＯＳ２１ａ
にＰＭＯＳ１１の電流に対して、３×４×１８＝２１６
倍の電流をＰＭＯＳ２１ａに流すことができる。
ＭＯＳ１１のチャンネル幅に対して例えば３倍に大きく
設定され、ＮＭＯＳ３４のチャネル幅は、ＮＭＯＳ３２
のチャンネル幅に対して例えば４倍に大きく設定され、
ＰＭＯＳ２１ａのチャネル幅は、ＰＭＯＳ３３のチャン
ネル幅に対して例えば１８倍に大きく設定される。この
構成によりスタートアップ動作時には、ＰＭＯＳ２１ａ
にＰＭＯＳ１１の電流に対して、３×４×１８＝２１６
倍の電流をＰＭＯＳ２１ａに流すことができる。
【００３０】図２は、本実施形態における電源供給開始
時における動作タイミング図である。図２では、図４の
従来例でＰＭＯＳ２１のチャネル長を小さく設定して誤
動作を生じた電源変化状況と同様に、電源ＶＤＤを０．
６Ｖの状態から３．３Ｖの状態へ上昇させている。以
下、図２を参照しながら図１のバンドギャップレファレ
ンス回路の動作を説明する。
時における動作タイミング図である。図２では、図４の
従来例でＰＭＯＳ２１のチャネル長を小さく設定して誤
動作を生じた電源変化状況と同様に、電源ＶＤＤを０．
６Ｖの状態から３．３Ｖの状態へ上昇させている。以
下、図２を参照しながら図１のバンドギャップレファレ
ンス回路の動作を説明する。
【００３１】電源ＶＤＤの電位が０．６Ｖのとき（ｔ＜
ｔ１の時刻）には、節点Ａは、ＰＭＯＳ１１の弱反転領
域での微少電流とＮＭＯＳ１２の弱反転領域での微少電
流が釣り合って定まる電位にあり、節点Ｂも同様に、Ｐ
ＭＯＳ１４の弱反転領域での微少電流とＮＭＯＳ１５の
弱反転領域での微少電流が釣り合って定まる電位にあ
る。節点Ｃは、抵抗２３を通じて接地電位０Ｖとなって
いる。節点Ｄ１の電位は、ＰＭＯＳ１１の弱反転領域で
の電流をもとにＰＭＯＳ３１とのカレントミラーおよび
ＮＭＯＳ３２とＮＭＯＳ３４とのカレントミラーを介し
てＰＭＯＳ３３に流れる電流により定まるが、ＰＭＯＳ
３３に流れる電流値も小さく弱反転領域の範囲であるた
め、接点Ｄ１の電位は少なくとも（（ＶＤＤ電位）−
（節点Ｄ１の電位））＜（ＰＭＯＳ３３の閾値電圧Ｖｔ
ｐ２の絶対値）を満たしてＰＭＯＳ３３がオフ状態を維
持することが保証される。この結果として閾値電圧が同
じＶｔｐ２であるＰＭＯＳ２１ａのオフ状態も保証さ
れ、バンドギャップレファレンス回路を構成するすべて
のＭＯＳトランジスタがオフ状態にある。
ｔ１の時刻）には、節点Ａは、ＰＭＯＳ１１の弱反転領
域での微少電流とＮＭＯＳ１２の弱反転領域での微少電
流が釣り合って定まる電位にあり、節点Ｂも同様に、Ｐ
ＭＯＳ１４の弱反転領域での微少電流とＮＭＯＳ１５の
弱反転領域での微少電流が釣り合って定まる電位にあ
る。節点Ｃは、抵抗２３を通じて接地電位０Ｖとなって
いる。節点Ｄ１の電位は、ＰＭＯＳ１１の弱反転領域で
の電流をもとにＰＭＯＳ３１とのカレントミラーおよび
ＮＭＯＳ３２とＮＭＯＳ３４とのカレントミラーを介し
てＰＭＯＳ３３に流れる電流により定まるが、ＰＭＯＳ
３３に流れる電流値も小さく弱反転領域の範囲であるた
め、接点Ｄ１の電位は少なくとも（（ＶＤＤ電位）−
（節点Ｄ１の電位））＜（ＰＭＯＳ３３の閾値電圧Ｖｔ
ｐ２の絶対値）を満たしてＰＭＯＳ３３がオフ状態を維
持することが保証される。この結果として閾値電圧が同
じＶｔｐ２であるＰＭＯＳ２１ａのオフ状態も保証さ
れ、バンドギャップレファレンス回路を構成するすべて
のＭＯＳトランジスタがオフ状態にある。
【００３２】時刻ｔ１からＶＤＤ電源が徐々に上昇を始
めるとＰＭＯＳ３３がオンし、節点Ｄ１はその後ほぼ
（（ＶＤＤ電位）−（節点Ｄ１の電位））＝（Ｖｔｐ２
の絶対値）を保ったままＶＤＤに追随して上昇する。ス
タートアップ回路の節点Ｃの電位は抵抗２３及び容量２
４のためにＶＤＤ電源の電位上昇速度に対して遙かに緩
い速度で上昇を始める。
めるとＰＭＯＳ３３がオンし、節点Ｄ１はその後ほぼ
（（ＶＤＤ電位）−（節点Ｄ１の電位））＝（Ｖｔｐ２
の絶対値）を保ったままＶＤＤに追随して上昇する。ス
タートアップ回路の節点Ｃの電位は抵抗２３及び容量２
４のためにＶＤＤ電源の電位上昇速度に対して遙かに緩
い速度で上昇を始める。
【００３３】時刻ｔ２においてＶＤＤ電源の電位がＰＭ
ＯＳ１１，ＰＭＯＳ１４などの長チャネルのＭＯＳトラ
ンジスタの閾値電圧Ｖｔｐ１の絶対値を越えると、ＰＭ
ＯＳ１１はオン状態となって節点ＡはＶＤＤ電源の電位
から略Ｖｔｐ１低下した電位を保って上昇する。また、
ＶＤＤ電源の電位上昇に伴ってＰＭＯＳ２２のゲート・
ソース間電位差が増大するのでＰＭＯＳ２２はオン状態
が強まり、節点Ｂが急速に充電される。
ＯＳ１１，ＰＭＯＳ１４などの長チャネルのＭＯＳトラ
ンジスタの閾値電圧Ｖｔｐ１の絶対値を越えると、ＰＭ
ＯＳ１１はオン状態となって節点ＡはＶＤＤ電源の電位
から略Ｖｔｐ１低下した電位を保って上昇する。また、
ＶＤＤ電源の電位上昇に伴ってＰＭＯＳ２２のゲート・
ソース間電位差が増大するのでＰＭＯＳ２２はオン状態
が強まり、節点Ｂが急速に充電される。
【００３４】時刻ｔ３では、節点Ｂの電位が上昇したこ
とによりＮＭＯＳ１２及びＮＭＯＳ１５はゲート電圧が
その閾値電圧Ｖｔｎを越えてオン状態となり、このた
め、節点Ａの電位の上昇が一時的に停滞する。節点Ａの
電位上昇が停滞することによりＶＤＤ電源と節点Ａとの
電位差が増大するので、ＰＭＯＳ１１に流れる電流が増
大し、これとカレントミラーの関係にあるＰＭＯＳ３１
に流れる電流も増大し、ＮＭＯＳ３２およびＮＭＯＳ３
４の電流も増大する。したがって、節点Ｄ１の電位は時
刻ｔ４で一時的に低下し、ＰＭＯＳ３３に流れる電流が
急増しカレントミラーの関係のＰＭＯＳ２１ａに流れる
電流も急増するので、節点Ｃの電位はＶＤＤ電源の電位
に向かって急速に上昇する。節点Ｃの電位がＶＤＤ電源
の電位に近づくと、ＰＭＯＳ２２はオフとなるので、ス
タートアップ回路２０はバンドギャップ回路１０から電
気的に分離される。電源ＶＤＤが所定の電位（図５では
３．３Ｖ）に安定すると、バンドギャップ回路１０の端
子Ａ，Ｂ及び基準電圧出力ＶＲＥＦは、最終的にそれぞ
れの所定の電位レベルで安定する。
とによりＮＭＯＳ１２及びＮＭＯＳ１５はゲート電圧が
その閾値電圧Ｖｔｎを越えてオン状態となり、このた
め、節点Ａの電位の上昇が一時的に停滞する。節点Ａの
電位上昇が停滞することによりＶＤＤ電源と節点Ａとの
電位差が増大するので、ＰＭＯＳ１１に流れる電流が増
大し、これとカレントミラーの関係にあるＰＭＯＳ３１
に流れる電流も増大し、ＮＭＯＳ３２およびＮＭＯＳ３
４の電流も増大する。したがって、節点Ｄ１の電位は時
刻ｔ４で一時的に低下し、ＰＭＯＳ３３に流れる電流が
急増しカレントミラーの関係のＰＭＯＳ２１ａに流れる
電流も急増するので、節点Ｃの電位はＶＤＤ電源の電位
に向かって急速に上昇する。節点Ｃの電位がＶＤＤ電源
の電位に近づくと、ＰＭＯＳ２２はオフとなるので、ス
タートアップ回路２０はバンドギャップ回路１０から電
気的に分離される。電源ＶＤＤが所定の電位（図５では
３．３Ｖ）に安定すると、バンドギャップ回路１０の端
子Ａ，Ｂ及び基準電圧出力ＶＲＥＦは、最終的にそれぞ
れの所定の電位レベルで安定する。
【００３５】以上述べたように、本実施形態において
は、信号レベル変換回路３０の設置により、ｔ１時刻ま
での電源ＶＤＤの電位が０．６Ｖである期間における節
点Ｄ１の電位が（（ＶＤＤ電位）−（節点Ｄ１の電
位））＜（ＰＭＯＳ３３の閾値電圧Ｖｔｐ２の絶対値）
となるので、閾値電圧がＶｔｐ２であるＰＭＯＳ２１ａ
はオフ状態となることが保証されるため、瞬断時のＶＤ
Ｄ電源の最低電位が何Ｖであるかに拘わらずに正常なス
タートアップ動作が可能となる。また、ＰＭＯＳ２１ａ
のチャネル長を８０μｍから０．３５μｍに変更するこ
とによる面積減少が著しいため、信号レベル変換回路を
新たに付加することによる面積増大を吸収してなお大幅
な面積低減を達成できる。
は、信号レベル変換回路３０の設置により、ｔ１時刻ま
での電源ＶＤＤの電位が０．６Ｖである期間における節
点Ｄ１の電位が（（ＶＤＤ電位）−（節点Ｄ１の電
位））＜（ＰＭＯＳ３３の閾値電圧Ｖｔｐ２の絶対値）
となるので、閾値電圧がＶｔｐ２であるＰＭＯＳ２１ａ
はオフ状態となることが保証されるため、瞬断時のＶＤ
Ｄ電源の最低電位が何Ｖであるかに拘わらずに正常なス
タートアップ動作が可能となる。また、ＰＭＯＳ２１ａ
のチャネル長を８０μｍから０．３５μｍに変更するこ
とによる面積減少が著しいため、信号レベル変換回路を
新たに付加することによる面積増大を吸収してなお大幅
な面積低減を達成できる。
【００３６】図３は、本発明の第２実施形態の回路図で
ある。図３において、バンドギャップ回路１０の構成お
よびスタートアップ回路２０の構成については図１の第
１実施形態と同じであるので省略する。この第２実施形
態では、信号レベル変換回路４０が、ソースがＶＤＤ電
源に接続されドレインとゲートが節点Ｄ２に接続される
とともに信号Ｓ２をスタートアップ回路２０のＰＭＯＳ
２１ａのゲートに供給するＰＭＯＳ４１と、ドレインが
ＰＭＯＳ４１のドレインに接続されゲートが節点Ｂに接
続されソースが接地に接続されたＮＭＯＳ４２とを備え
ている。
ある。図３において、バンドギャップ回路１０の構成お
よびスタートアップ回路２０の構成については図１の第
１実施形態と同じであるので省略する。この第２実施形
態では、信号レベル変換回路４０が、ソースがＶＤＤ電
源に接続されドレインとゲートが節点Ｄ２に接続される
とともに信号Ｓ２をスタートアップ回路２０のＰＭＯＳ
２１ａのゲートに供給するＰＭＯＳ４１と、ドレインが
ＰＭＯＳ４１のドレインに接続されゲートが節点Ｂに接
続されソースが接地に接続されたＮＭＯＳ４２とを備え
ている。
【００３７】バンドギャップ回路１０内のＰＭＯＳ１
１，ＰＭＯＳ１４，ＰＭＯＳ１６とスタートアップ回路
２０内のＰＭＯＳ２２とは同一の第１の値の長いチャネ
ル長を有し、ＰＭＯＳ４１とスタートアップ回路２０内
のＰＭＯＳ２１ａとは第１の値より小さい第２の値のチ
ャネル長を有し、ＮＭＯＳ４２とバンドギャップ回路１
０内のＮＭＯＳ１２およびＮＭＯＳ１５とは、第２の値
より大きい第３の値のチャネル長を有している。また、
バンドギャップ回路１０内のＮＭＯＳ１５と信号レベル
変換回路４０内のＮＭＯＳ４２はカレントミラーを構成
し、同様に信号レベル変換回路４０内のＰＭＯＳ４１と
スタートアップ回路２０内のＰＭＯＳ２１ａはカレント
ミラーを構成している。
１，ＰＭＯＳ１４，ＰＭＯＳ１６とスタートアップ回路
２０内のＰＭＯＳ２２とは同一の第１の値の長いチャネ
ル長を有し、ＰＭＯＳ４１とスタートアップ回路２０内
のＰＭＯＳ２１ａとは第１の値より小さい第２の値のチ
ャネル長を有し、ＮＭＯＳ４２とバンドギャップ回路１
０内のＮＭＯＳ１２およびＮＭＯＳ１５とは、第２の値
より大きい第３の値のチャネル長を有している。また、
バンドギャップ回路１０内のＮＭＯＳ１５と信号レベル
変換回路４０内のＮＭＯＳ４２はカレントミラーを構成
し、同様に信号レベル変換回路４０内のＰＭＯＳ４１と
スタートアップ回路２０内のＰＭＯＳ２１ａはカレント
ミラーを構成している。
【００３８】信号レベル変換回路４０は、閾値電圧Ｖｔ
ｎのＮＭＯＳをオンオフするように信号レベルが整合さ
れた信号Ｓ１を入力して、閾値電圧Ｖｔｐ１のＰＭＯＳ
２１ａをオンオフできる信号レベルに整合させて変換さ
れた信号Ｓ２を出力する。
ｎのＮＭＯＳをオンオフするように信号レベルが整合さ
れた信号Ｓ１を入力して、閾値電圧Ｖｔｐ１のＰＭＯＳ
２１ａをオンオフできる信号レベルに整合させて変換さ
れた信号Ｓ２を出力する。
【００３９】図３の回路構成においても、ＶＤＤ電源の
最低電位がＰＭＯＳ２１ａの閾値電圧Ｖｔｐ２（＝−
０．５Ｖ）の絶対値より高くＰＭＯＳ１１等の閾値電圧
Ｖｔｐ１（＝−０．９Ｖ）の絶対値より低い０．６Ｖで
ある場合には、節点Ｂの電位はＮＭＯＳ１５の閾値電圧
Ｖｔｎ以下になるのでＮＭＯＳ１５およびＮＭＯＳ４２
には弱反転領域の微少電流しか流れない。したがって、
ＶＤＤ電源と節点Ｄ２の電位差がＰＭＯＳ４１およびＰ
ＭＯＳ２１ａの閾値電圧Ｖｔｐ２の絶対値以下になるの
でＰＭＯＳ２１ａはオフ状態となり、結果として節点Ｃ
の電位は、図１の回路構成の場合と同様に０Ｖになる。
最低電位がＰＭＯＳ２１ａの閾値電圧Ｖｔｐ２（＝−
０．５Ｖ）の絶対値より高くＰＭＯＳ１１等の閾値電圧
Ｖｔｐ１（＝−０．９Ｖ）の絶対値より低い０．６Ｖで
ある場合には、節点Ｂの電位はＮＭＯＳ１５の閾値電圧
Ｖｔｎ以下になるのでＮＭＯＳ１５およびＮＭＯＳ４２
には弱反転領域の微少電流しか流れない。したがって、
ＶＤＤ電源と節点Ｄ２の電位差がＰＭＯＳ４１およびＰ
ＭＯＳ２１ａの閾値電圧Ｖｔｐ２の絶対値以下になるの
でＰＭＯＳ２１ａはオフ状態となり、結果として節点Ｃ
の電位は、図１の回路構成の場合と同様に０Ｖになる。
【００４０】ＶＤＤ電源の電位が０．６Ｖから上昇する
と、ＶＤＤ電源と節点Ｃの電位差が増大してＰＭＯＳ２
２のオン状態が強まり、節点Ｂを急速に充電する。節点
Ｂと接地との電位差がＮＭＯＳ１５の閾値電圧Ｖｔｎを
越えてＮＭＯＳ１５がオン状態となると同時にＮＭＯＳ
４２もオン状態となり、節点Ｄ２の電位を引き下げる。
これにより、ＰＭＯＳ４１に流れる電流が増大しＰＭＯ
Ｓ２１ａに流れる電流も増大するため、節点Ｃの電位は
ＶＤＤ電源の電位まで急速に上昇してＰＭＯＳ２２をオ
フ状態にし、スタートアップ回路２０はバンドギャップ
回路から切り離される。
と、ＶＤＤ電源と節点Ｃの電位差が増大してＰＭＯＳ２
２のオン状態が強まり、節点Ｂを急速に充電する。節点
Ｂと接地との電位差がＮＭＯＳ１５の閾値電圧Ｖｔｎを
越えてＮＭＯＳ１５がオン状態となると同時にＮＭＯＳ
４２もオン状態となり、節点Ｄ２の電位を引き下げる。
これにより、ＰＭＯＳ４１に流れる電流が増大しＰＭＯ
Ｓ２１ａに流れる電流も増大するため、節点Ｃの電位は
ＶＤＤ電源の電位まで急速に上昇してＰＭＯＳ２２をオ
フ状態にし、スタートアップ回路２０はバンドギャップ
回路から切り離される。
【００４１】このように、図３の回路構成では、図１の
回路構成と同様に瞬断時のＶＤＤ電源の最低電位が何Ｖ
であるかに拘わらずに正常なスタートアップ動作が可能
となることに加えて、図３の信号レベル変換回路４０は
２個のＭＯＳトランジスタで構成できるので、占有面積
を図１の回路構成に比較してさらに低減できる。
回路構成と同様に瞬断時のＶＤＤ電源の最低電位が何Ｖ
であるかに拘わらずに正常なスタートアップ動作が可能
となることに加えて、図３の信号レベル変換回路４０は
２個のＭＯＳトランジスタで構成できるので、占有面積
を図１の回路構成に比較してさらに低減できる。
【００４２】
【発明の効果】以上のように、本発明を適用することに
より、瞬断時のＶＤＤ電源の最低電位が何Ｖであるかに
拘わらずに正常にスタートアップ動作が可能であるとい
う特性を損なうことなく、スタートアップ回路内のＰＭ
ＯＳの面積を低減することにより全体回路の占有面積を
低減することができるという効果がある。第２実施形態
によれば、信号レベル変換回路の構成トランジスタ数を
削減できるので、さらに占有面積を低減することができ
る。
より、瞬断時のＶＤＤ電源の最低電位が何Ｖであるかに
拘わらずに正常にスタートアップ動作が可能であるとい
う特性を損なうことなく、スタートアップ回路内のＰＭ
ＯＳの面積を低減することにより全体回路の占有面積を
低減することができるという効果がある。第２実施形態
によれば、信号レベル変換回路の構成トランジスタ数を
削減できるので、さらに占有面積を低減することができ
る。
【図１】本発明のバンドギャップレファレンス回路の第
１実施形態の回路図である。
１実施形態の回路図である。
【図２】第１実施形態における電源供給開始時における
動作タイミング図である。
動作タイミング図である。
【図３】本発明のバンドギャップレファレンス回路の第
２実施形態の回路図である。
２実施形態の回路図である。
【図４】従来例のバンドギャップレファレンス回路の回
路図である。
路図である。
【図５】従来例の電源供給開始時における動作タイミン
グ図である。
グ図である。
１０ バンドギャップ回路 １１，１４，１６，２１，２２，３１ ＰＭＯＳ（チ
ャネル長が大） １２，１５，３２，３４，４２ ＮＭＯＳ １３，１７，２３ 抵抗 １８ ダイオード ２０ スタートアップ回路 ２１ａ，３３，４１ ＰＭＯＳ（チャネル長が小） ２４ 容量 ３０，４０ 信号レベル変換回路
ャネル長が大） １２，１５，３２，３４，４２ ＮＭＯＳ １３，１７，２３ 抵抗 １８ ダイオード ２０ スタートアップ回路 ２１ａ，３３，４１ ＰＭＯＳ（チャネル長が小） ２４ 容量 ３０，４０ 信号レベル変換回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/24 G05F 3/26
Claims (8)
- 【請求項１】 ソースが高位側電源に接続されゲートと
ドレインが互いに接続されるとともに第１の信号の出力
端となる第１のＰチャネルＭＯＳトランジスタと、ドレ
インが前記第１のＰチャネルＭＯＳトランジスタのドレ
インに接続された第１のＮチャネルＭＯＳトランジスタ
と、一端が前記第１のＮチャネルＭＯＳトランジスタの
ソースに接続され他端が低位側電源に接続された第１の
抵抗と、ソースが前記高位側電源に接続されゲートが前
記第１のＰチャネルＭＯＳトランジスタのドレインに接
続された第２のＰチャネルＭＯＳトランジスタと、ドレ
インが自身のゲートと前記第２のＰチャネルＭＯＳトラ
ンジスタのドレインと前記第１のＮチャネルＭＯＳトラ
ンジスタのゲートとに接続されソースが前記低位側電源
に接続された第２のＮチャネルＭＯＳトランジスタと、
ソースが前記高位側電源に接続されゲートが前記第１の
ＰチャネルＭＯＳトランジスタのドレインに接続されド
レインを基準電圧出力端とする第３のＰチャネルＭＯＳ
トランジスタと、一端が前記第３のＰチャネルＭＯＳト
ランジスタのドレインと接続された第２の抵抗と、アノ
ードが前記第２の抵抗の他端に接続されカソードが前記
低位側電源に接続されたダイオードとを有するバンドギ
ャップ回路と、 ソースが前記高位側電源に接続されゲートに第２の信号
が入力された第４のＰチャネルＭＯＳトランジスタと、
ソースが前記高位側電源に接続されゲートが前記第４の
ＰチャネルＭＯＳトランジスタのドレインに接続されド
レインが前記バンドギャップ回路内の前記第２のＮチャ
ネルＭＯＳトランジスタのドレインに接続された第５の
ＰチャネルＭＯＳトランジスタと、一端が前記第４のＰ
チャネルＭＯＳトランジスタのドレインに接続され他端
が前記低位側電源に接続された第３の抵抗と、一端が前
記第４のＰチャネルＭＯＳトランジスタのドレインに接
続され他端が前記低位側電源に接続された容量とを有す
るスタートアップ回路と、 ソースが前記高位側電源に接続されゲートに前記第１の
信号が入力された第６のＰチャネルＭＯＳトランジスタ
と、ドレインおよびゲートが前記第６のＰチャネルＭＯ
Ｓトランジスタのドレインと接続されソースが前記低位
側電源に接続された第３のＮチャネルＭＯＳトランジス
タと、ソースが前記高位側電源に接続されドレインとゲ
ートが互いに接続されるとともに前記第２の信号の出力
端となる第７のＰチャネルＭＯＳトランジスタと、ドレ
インが前記第７のＰチャネルＭＯＳトランジスタのドレ
インに接続されゲートが前記第３のＮチャネルＭＯＳト
ランジスタのドレインに接続されソースが前記低位側電
源に接続された第４のＮチャネルＭＯＳトランジスタと
を有する信号レベル変換回路とを備えることを特徴とす
るバンドギャップレファレンス回路。 - 【請求項２】 前記第１，第２，第３，第５，第６のＰ
ＭＯＳトランジスタの閾値電圧が第１の値であり、前記
第４，第７のＰＭＯＳトランジスタの閾値電圧が絶対値
において前記第１の値より小さい第２の値である請求項
１記載のバンドギャップレファレンス回路。 - 【請求項３】 前記第１，第２，第３，第５，第６のＰ
ＭＯＳトランジスタのチャネル長が第１の値であり、前
記第４，第７のＰＭＯＳトランジスタのチャネル長が前
記第１の値より小さい第２の値である請求項１記載のバ
ンドギャップレファレンス回路。 - 【請求項４】 前記第１，第２，第３，第４のＮチャネ
ルＭＯＳトランジスタのチャネル長が前記第２の値より
大きい第３の値である請求項３記載のバンドギャップリ
ファレンス回路。 - 【請求項５】 ソースが高位側電源に接続されゲートと
ドレインが互いに接続された第１のＰチャネルＭＯＳト
ランジスタと、ドレインが前記第１のＰチャネルＭＯＳ
トランジスタのドレインに接続された第１のＮチャネル
ＭＯＳトランジスタと、一端が前記第１のＮチャネルＭ
ＯＳトランジスタのソースに接続され他端が低位側電源
に接続された第１の抵抗と、ソースが前記高位側電源に
接続されゲートが前記第１のＰチャネルＭＯＳトランジ
スタのドレインに接続された第２のＰチャネルＭＯＳト
ランジスタと、ドレインが自身のゲートと前記第２のＰ
チャネルＭＯＳトランジスタのドレインと前記第１のＮ
チャネルＭＯＳトランジスタのゲートとに接続されると
ともに第１の信号の出力端となりソースが前記低位側電
源に接続された第２のＮチャネルＭＯＳトランジスタ
と、ソースが前記高位側電源に接続されゲートが前記第
１のＰチャネルＭＯＳトランジスタのドレインに接続さ
れドレインを基準電圧出力端とする第３のＰチャネルＭ
ＯＳトランジスタと、一端が前記第３のＰチャネルＭＯ
Ｓトランジスタのドレインと接続された第２の抵抗と、
アノードが前記第２の抵抗の他端に接続されカソードが
前記低位側電源に接続されたダイオードとを有するバン
ドギャップ回路と、 ソースが前記高位側電源に接続されゲートに第２の信号
が入力された第４のＰチャネルＭＯＳトランジスタと、
ソースが前記高位側電源に接続されゲートが前記第４の
ＰチャネルＭＯＳトランジスタのドレインに接続されド
レインが前記バンドギャップ回路内の前記第２のＮチャ
ネルＭＯＳトランジスタのドレインに接続された第５の
ＰチャネルＭＯＳトランジスタと、一端が前記第４のＰ
チャネルＭＯＳトランジスタのドレインに接続され他端
が前記低位側電源に接続された第３の抵抗と、一端が前
記第４のＰチャネルＭＯＳトランジスタのドレインに接
続され他端が前記低位側電源に接続された容量とを有す
るスタートアップ回路と、 ソースが前記高位側電源に接続されゲートとドレインが
互いに接続されるとともに前記第２の信号の出力端とな
る第６のＰチャネルＭＯＳトランジスタと、ドレインが
前記第６のＰチャネルＭＯＳトランジスタのドレインと
接続されゲートに前記第１の信号が入力されソースが前
記低位側電源に接続された第３のＮチャネルＭＯＳトラ
ンジスタとを有する信号レベル変換回路とを備えること
を特徴とするバンドギャップレファレンス回路。 - 【請求項６】 前記第１，第２，第３，第５のＰＭＯＳ
トランジスタの閾値電圧が第１の値であり、前記第４，
第６のＰＭＯＳトランジスタの閾値電圧が絶対値におい
て前記第１の値より小さい第２の値である請求項５記載
のバンドギャップレファレンス回路。 - 【請求項７】 前記第１，第２，第３，第５のＰＭＯＳ
トランジスタのチャネル長が第１の値であり、前記第
４，第６のＰＭＯＳトランジスタのチャネル長が前記第
１の値より小さい第２の値である請求項５記載のバンド
ギャップレファレンス回路。 - 【請求項８】 前記第１，第２，第３のＮチャネルＭＯ
Ｓトランジスタのチャネル長が前記第２の値より大きい
第３の値である請求項７記載のバンドギャップリファレ
ンス回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33190899A JP3338814B2 (ja) | 1999-11-22 | 1999-11-22 | バンドギャップレファレンス回路 |
| US09/715,680 US6356064B1 (en) | 1999-11-22 | 2000-11-17 | Band-gap reference circuit |
| EP00124372A EP1102400A3 (en) | 1999-11-22 | 2000-11-20 | Band-gap reference circuit |
| TW089124720A TW487836B (en) | 1999-11-22 | 2000-11-21 | Band-gap reference circuit |
| KR1020000069411A KR100347680B1 (ko) | 1999-11-22 | 2000-11-22 | 밴드 갭 레퍼런스 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33190899A JP3338814B2 (ja) | 1999-11-22 | 1999-11-22 | バンドギャップレファレンス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001147725A JP2001147725A (ja) | 2001-05-29 |
| JP3338814B2 true JP3338814B2 (ja) | 2002-10-28 |
Family
ID=18248990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33190899A Expired - Fee Related JP3338814B2 (ja) | 1999-11-22 | 1999-11-22 | バンドギャップレファレンス回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6356064B1 (ja) |
| EP (1) | EP1102400A3 (ja) |
| JP (1) | JP3338814B2 (ja) |
| KR (1) | KR100347680B1 (ja) |
| TW (1) | TW487836B (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002124637A (ja) * | 2000-10-18 | 2002-04-26 | Oki Micro Design Co Ltd | 半導体集積回路 |
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-
1999
- 1999-11-22 JP JP33190899A patent/JP3338814B2/ja not_active Expired - Fee Related
-
2000
- 2000-11-17 US US09/715,680 patent/US6356064B1/en not_active Expired - Lifetime
- 2000-11-20 EP EP00124372A patent/EP1102400A3/en not_active Withdrawn
- 2000-11-21 TW TW089124720A patent/TW487836B/zh not_active IP Right Cessation
- 2000-11-22 KR KR1020000069411A patent/KR100347680B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP1102400A3 (en) | 2001-06-06 |
| KR20010060367A (ko) | 2001-07-06 |
| TW487836B (en) | 2002-05-21 |
| EP1102400A2 (en) | 2001-05-23 |
| JP2001147725A (ja) | 2001-05-29 |
| US6356064B1 (en) | 2002-03-12 |
| KR100347680B1 (ko) | 2002-08-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020716 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070809 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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