JP6767330B2 - レギュレータアンプ回路 - Google Patents
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Description
本発明の実施形態は、基準電圧に対して一定の出力電圧を出力するレギュレータアンプ回路に関する。
従来より、出力電圧が基準電圧に一致するように差動回路を有するレギュレータアンプ回路がある。
レギュレータアンプ回路では、負荷回路に流れる負荷電流に依存せずに一定の出力電圧を出力端子に出力するために、負荷電流に合わせて、出力トランジスタのゲート電圧を制御するように差動回路にフィードバックがかけられている。
レギュレータアンプ回路は、負荷電流の急峻な変動に対して速い応答（スルーレート）が好ましいが、出力トランジスタのゲート容量が大きい場合、速い応答を得るためには差動回路には常に多くの電流を流さなければならない。
そこで、実施形態は、差動回路に多くの電流を流すことなく、負荷電流の急峻な変動に対して速い応答が可能なレギュレータアンプ回路を提供することを目的とする。
実施形態のレギュレータアンプ回路は、第１及び第２のｎＭＯＳトランジスタを有する差動ＭＯＳトランジスタ回路と前記第１及び前記第２のｎＭＯＳトランジスタの各ドレインに接続された第１のカレントミラー回路と前記第１及び前記第２のｎＭＯＳトランジスタの共通ソースに接続された第１の定電流回路とを有する差動回路と、ゲートが前記差動ＭＯＳトランジスタ回路のマイナス側のドレインに接続され前記差動回路によりゲート電圧が制御される第３のｎＭＯＳトランジスタとを有し、前記第３のｎＭＯＳトランジスタのソース電位が前記差動ＭＯＳトランジスタ回路のマイナス側のゲートにフィードバックするように構成された差動増幅回路と、ドレインが前記差動ＭＯＳトランジスタ回路のプラス側のドレインに接続され、ソースが前記第３のｎＭＯＳトランジスタのソースに接続され、弱反転領域で動作する第４のｎＭＯＳトランジスタと、前記第４のｎＭＯＳトランジスタのソース電圧が、前記差動ＭＯＳトランジスタ回路の前記プラス側のゲート電圧と同電位または同電位付近となるように前記第４のｎＭＯＳトランジスタに接続された第２の定電流回路と、ドレインが前記差動ＭＯＳトランジスタ回路の前記マイナス側のドレインに接続され、ゲートが前記第３のｎＭＯＳトランジスタのソースに接続され、弱反転領域で動作する第５のｎＭＯＳトランジスタと、ソースが前記第５のｎＭＯＳトランジスタのソースに接続され、ドレインが前記第５のｎＭＯＳトランジスタのソース電圧よりも低い電圧に接続され、弱反転領域で動作する第１のｐＭＯＳトランジスタと、を有する。
以下、図面を参照して実施形態を説明する。
（構成）
始めに、本実施形態のレギュレータアンプ回路に関連するレギュレータアンプ回路について説明する。
（構成）
始めに、本実施形態のレギュレータアンプ回路に関連するレギュレータアンプ回路について説明する。
図１は、本実施形態のレギュレータアンプ回路に関連するレギュレータアンプ回路の回路図である。
レギュレータアンプ回路１００は、ｎＭＯＳトランジスタを用いたソースフォロワ型であり、差動ＭＯＳトランジスタ回路１０１を構成する２つのトランジスタＮＤ１，ＮＤ２と、アクティブカレントミラー回路１０２を構成する２つのトランジスタＰＭ１，ＰＭ２と、カレントミラー回路１０３を構成する３つのトランジスタＮＭ１，ＮＭ２，ＮＭ３と、出力トランジスタ１０４を構成するトランジスタＮＢ１と、位相補償回路１０５を構成する抵抗器Ｒ及びコンデンサＣと、を含む。
レギュレータアンプ回路１００は、ｎＭＯＳトランジスタを用いたソースフォロワ型であり、差動ＭＯＳトランジスタ回路１０１を構成する２つのトランジスタＮＤ１，ＮＤ２と、アクティブカレントミラー回路１０２を構成する２つのトランジスタＰＭ１，ＰＭ２と、カレントミラー回路１０３を構成する３つのトランジスタＮＭ１，ＮＭ２，ＮＭ３と、出力トランジスタ１０４を構成するトランジスタＮＢ１と、位相補償回路１０５を構成する抵抗器Ｒ及びコンデンサＣと、を含む。
トランジスタＮＤ１，ＮＤ２，ＮＭ１，ＮＭ２，ＮＭ３，ＮＢ１は、ｎ型チャネルが形成されるｎＭＯＳトランジスタであり、トランジスタＰＭ１，ＰＭ２は、ｐ型チャネルが形成されるｐＭＯＳトランジスタである。
差動ＭＯＳトランジスタ回路１０１は、２つのｎＭＯＳトランジスタＮＤ１，ＮＤ２を有し、入力端子ＴＩに供給される基準電圧ＶＲＥＦと出力端子ＴＯから出力される出力電圧ＶＲＥＧとの電圧差に応じた比較信号を生成する。ｎＭＯＳトランジスタＮＤ１は、差動ＭＯＳトランジスタ回路１０１のプラス側のトランジスタであり、ｎＭＯＳトランジスタＮＤ２は、差動ＭＯＳトランジスタ回路１０１のマイナス側のトランジスタである。
トランジスタＮＤ１とＮＤ２のソースが共通に接続され、トランジスタＮＤ１のゲートは、入力端子ＴＩに接続される。基準電圧ＶＲＥＦが、トランジスタＮＤ１のゲートに外部から与えられる。トランジスタＮＤ２のゲートは、出力端子ＴＯに接続される。出力電圧ＶＲＥＧが、トランジスタＮＤ２のゲートに与えられる。
アクティブカレントミラー回路１０２がトランジスタＮＤ１とＮＤ２の各ドレインに接続されている。具体的には、トランジスタＰＭ１のドレインは、トランジスタＮＤ１のドレインに接続され、トランジスタＰＭ２のドレインは、トランジスタＮＤ２のドレインに接続されている。
トランジスタＰＭ１とＰＭ２のゲートがトランジスタＰＭ１のドレインに接続されている。トランジスタＰＭ２のドレインは、トランジスタＮＢ１のゲートに接続されている。よって、トランジスタＮＢ１のゲート電圧は、差動回路１０６により制御される。
さらに、トランジスタＮＢ１のゲートには、差動ＭＯＳトランジスタ回路１０１へのフィードバックにより発振しないための、抵抗器ＲとコンデンサＣからなる位相補償回路１０５が接続されている。
トランジスタＮＢ１のソースは、出力端子ＴＯに接続される。トランジスタＮＢ１のソース電位は、差動ＭＯＳトランジスタ回路１０１のマイナス側（トランジスタＮＤ２のゲート）にフィードバックされる。
カレントミラー回路１０３のトランジスタＮＭ１，ＮＭ２，ＮＭ３の各ゲートは、トランジスタＮＭ１のドレイン及び電流源ＩＳに接続されている。トランジスタＮＭ１，ＮＭ２，ＮＭ３の各ソースは、接地電位に接続されている。トランジスタＮＭ２のドレインは、トランジスタＮＤ１とＮＤ２のソース同士が接続された接続点ＣＰに接続されている。トランジスタＮＭ２は、トランジスタＮＤ１とＮＤ２の共通ソースに接続された定電流回路を構成する。
トランジスタＮＭ３のドレインは、出力端子ＴＯに接続されている。ドレインが出力端子ＴＯに接続されたトランジスタＮＭ３には、常に一定の電流が流れている。
トランジスタＮＤ１に流れる電流をＩ１とし、トランジスタＮＤ２とトランジスタＰＭ２に流れる電流をＩ２とし、接続点ＣＰからカレントミラー回路１０３に流れる電流を、Ｉ３とすると、電流Ｉ１，Ｉ２，Ｉ３は、Ｉ３＝Ｉ１＋Ｉ２の関係を有する。
トランジスタＮＤ１に流れる電流をＩ１とし、トランジスタＮＤ２とトランジスタＰＭ２に流れる電流をＩ２とし、接続点ＣＰからカレントミラー回路１０３に流れる電流を、Ｉ３とすると、電流Ｉ１，Ｉ２，Ｉ３は、Ｉ３＝Ｉ１＋Ｉ２の関係を有する。
図１において、ＩＬＯＡＤは、負荷電流を表し、ＣＬは、負荷容量を表す。
以上のように、図１のレギュレータアンプ回路１００は、差動回路１０６と、ｎＭＯＳトランジスタであるトランジスタＮＢ１とを有する差動増幅回路である。差動回路１０６は、２つのｎＭＯＳトランジスタＮＤ１，ＮＤ２を有する差動ＭＯＳトランジスタ回路１０１と、差動ＭＯＳトランジスタ回路１０１のトランジスタＮＤ１，ＮＤ２の各ドレインに接続されたカレントミラー回路１０２と、トランジスタＮＤ１，ＮＤ２の共通ソースに接続されたトランジスタＮＭ２を含む定電流回路とを有する。出力トランジスタとしてのトランジスタＮＢ１のゲート電圧は、差動回路１０６により制御される。レギュレータアンプ回路１００では、トランジスタＮＢ１のソース電位が差動ＭＯＳトランジスタ回路１０１のマイナス側（すなわちトランジスタＮＤ２のゲート）にフィードバックされている。
以上のように、図１のレギュレータアンプ回路１００は、差動回路１０６と、ｎＭＯＳトランジスタであるトランジスタＮＢ１とを有する差動増幅回路である。差動回路１０６は、２つのｎＭＯＳトランジスタＮＤ１，ＮＤ２を有する差動ＭＯＳトランジスタ回路１０１と、差動ＭＯＳトランジスタ回路１０１のトランジスタＮＤ１，ＮＤ２の各ドレインに接続されたカレントミラー回路１０２と、トランジスタＮＤ１，ＮＤ２の共通ソースに接続されたトランジスタＮＭ２を含む定電流回路とを有する。出力トランジスタとしてのトランジスタＮＢ１のゲート電圧は、差動回路１０６により制御される。レギュレータアンプ回路１００では、トランジスタＮＢ１のソース電位が差動ＭＯＳトランジスタ回路１０１のマイナス側（すなわちトランジスタＮＤ２のゲート）にフィードバックされている。
次に、レギュレータアンプ回路１００の動作について説明する。
トランジスタＮＤ１のゲートには、外部から一定の基準電圧ＶＲＥＦ、例えば１．２Ｖ（ボルト）が与えられる。出力電圧ＶＲＥＧは、差動ＭＯＳトランジスタ回路１０１にフィードバックされている。よって、レギュレータアンプ回路１００は、定常的な負荷状態であれば、負荷電流ＩＬＯＡＤが変動しても一定の出力電圧ＶＲＥＧ、例えば１．２Ｖを出力するように動作する。
トランジスタＮＤ１のゲートには、外部から一定の基準電圧ＶＲＥＦ、例えば１．２Ｖ（ボルト）が与えられる。出力電圧ＶＲＥＧは、差動ＭＯＳトランジスタ回路１０１にフィードバックされている。よって、レギュレータアンプ回路１００は、定常的な負荷状態であれば、負荷電流ＩＬＯＡＤが変動しても一定の出力電圧ＶＲＥＧ、例えば１．２Ｖを出力するように動作する。
しかし、負荷電流ＩＬＯＡＤが急激に増加した場合、出力電圧ＶＲＥＧは一時低下する。そのため、トランジスタＮＤ２のゲート電圧が低下し電流Ｉ２が減少する。これにより、電流Ｉ１が増加し、差動パスに流れる電流Ｉ１とＩ２間に差が生じる。
電流Ｉ１の増加により、トランジスタＰＭ１のドレイン電圧が下がり、結果として、アクティブカレントミラー回路１０２のトランジスタＰＭ２のゲート電圧ｎｄｒｖも下がる。
電流Ｉ１の増加により、トランジスタＰＭ１のドレイン電圧が下がり、結果として、アクティブカレントミラー回路１０２のトランジスタＰＭ２のゲート電圧ｎｄｒｖも下がる。
トランジスタＰＭ２のゲート電圧ｎｄｒｖが下がると、トランジスタＰＭ２のゲート・ソース間電圧Ｖｇｓが大きくなり、トランジスタＰＭ２に流れる電流が増え、トランジスタＮＢ１のゲート電圧ｎｄｒが上がる。その結果、トランジスタＮＢ１のゲート・ソース間電圧Ｖｇｓが高くなるので、トランジスタＮＢ１に流れる電流が増加する。
よって、レギュレータアンプ回路１００は、負荷電流が急激に増加して出力端子ＴＯの出力電圧ＶＲＥＧが低下すると、トランジスタＮＢ１に流れる電流を増加させて、出力電圧ＶＲＥＧを所定の電圧、例えば１．２Ｖに戻すように動作する。
逆に、負荷電流ＩＬＯＡＤが急激に減少して、出力電圧ＶＲＥＧが上昇した場合、トランジスタＮＤ２のゲート電圧が上昇し電流Ｉ２が増加する。電流Ｉ２の増加により、トランジスタＰＭ２のドレイン電圧が下がり、トランジスタＮＢ１のゲート電圧ｎｄｒが下がる。その結果、トランジスタＮＢ１のゲート・ソース間電圧Ｖｇｓも小さくなるので、トランジスタＮＢ１に流れる電流が減少する。
よって、レギュレータアンプ回路１００は、負荷電流が急激に減少して出力端子ＴＯの出力電圧ＶＲＥＧが上昇すると、トランジスタＮＢ１に流れる電流を減少させて、出力電圧ＶＲＥＧを所定の電圧、例えば１．２Ｖに戻すように動作する。
以上のように、レギュレータアンプ回路１００は、負荷電流ＩＬＯＡＤに応じてゲート電圧ｎｄｒを制御する。
ところが、一般に、トランジスタＮＢ１のサイズは、負荷に対して大きな電流を供給するために大きく、ゲート容量も大きい。
そのため、トランジスタＮＢ１のゲート容量が大きい場合、負荷電流ＩＬＯＡＤが急峻に変動したときに、トランジスタＮＢ１のゲート電圧を上昇あるいは減少させるための時間、言い換えればゲート容量を充電する期間、が長くなり、トランジスタＮＢ１のゲート電圧ｎｄｒの応答（スルーレート）が遅くなってしまう。
そのため、トランジスタＮＢ１のゲート容量が大きい場合、負荷電流ＩＬＯＡＤが急峻に変動したときに、トランジスタＮＢ１のゲート電圧を上昇あるいは減少させるための時間、言い換えればゲート容量を充電する期間、が長くなり、トランジスタＮＢ１のゲート電圧ｎｄｒの応答（スルーレート）が遅くなってしまう。
図２は、図１のレギュレータアンプ回路１００の負荷電流ＩＬＯＡＤのステップ応答を示すグラフである。図２において、上側のグラフは、負荷電流ＩＬＯＡＤの変化を示し、下側のグラフは、出力電圧ＶＲＥＧの変化を示す。
時刻ｔ１で、負荷電流ＩＬＯＡＤが急激に増加したとき、出力電圧ＶＲＥＧは、一度低下した後に、徐々に上昇し、所定の電圧に戻っている。また、時刻ｔ２で、負荷電流ＩＬＯＡＤが急激に減少したとき、出力電圧ＶＲＥＧは、一度上昇した後に、徐々に低下し、所定の電圧に戻っている。負荷電流ＩＬＯＡＤの電流変動が大きければ大きいほど、出力電圧ＶＲＥＧの電圧変動は大きくなり、所定の電圧まで戻る時間は長くなる。
一般に、トランジスタＮＢ１のゲート容量が大きい場合に出力電圧ＶＲＥＧを短い時間で一定電圧まで戻るようにするには、差動ＭＯＳトランジスタ回路１０１に流れる電流Ｉ３を多くしなければならない。
図３は、本実施形態に係わるレギュレータアンプ回路１の回路図である。レギュレータアンプ回路１は、半導体集積回路として半導体装置内に形成され、半導体装置は、各種電子機器に搭載される。
図３において、図１のレギュレータアンプ回路１００と同じ構成要素については、同じ符号を付し、説明は簡略にする。
図３において、図１のレギュレータアンプ回路１００と同じ構成要素については、同じ符号を付し、説明は簡略にする。
本実施形態に係わるレギュレータアンプ回路１は、トランジスタＮＷ１，ＮＷ２，ＮＷ３，ＮＷ４，ＰＷ１，ＰＷ２を有している。トランジスタＮＷ１，ＮＷ２，ＮＷ３，ＮＷ４は、ｎＭＯＳトランジスタである。トランジスタＰＷ１，ＰＷ２は、ｐＭＯＳトランジスタである。
さらに、レギュレータアンプ回路１は、各々がｎＭＯＳトランジスタであるトランジスタＮＭ１，ＮＭ２，ＮＭ４，ＮＭ５，ＮＭ６を含むカレントミラー回路１１１を有する。
さらに、レギュレータアンプ回路１は、各々がｎＭＯＳトランジスタであるトランジスタＮＭ１，ＮＭ２，ＮＭ４，ＮＭ５，ＮＭ６を含むカレントミラー回路１１１を有する。
レギュレータアンプ回路１は、カレントミラー回路を構成する２つのトランジスタＰＭ３，ＰＭ４を有する。トランジスタＰＭ３，ＰＭ４は、ｐＭＯＳトランジスタである。
トランジスタＰＭ３のドレインは、カレントミラー回路１１１のトランジスタＮＭ６のドレインと接続されている。
トランジスタＰＭ３のドレインは、カレントミラー回路１１１のトランジスタＮＭ６のドレインと接続されている。
トランジスタＮＷ１のソースは、入力端子ＴＩに接続されており、トランジスタＰＭ４のドレインは、トランジスタＮＷ１のドレインに接続されている。トランジスタＮＷ１のドレインとゲートは、接続されている。トランジスタＮＷ１は、電流Ｉ４を流すことができる。
トランジスタＮＷ２のドレインは、トランジスタＰＭ１とＮＤ１の接続点Ｐ１に接続されている。トランジスタＮＷ２は、ドレインが差動ＭＯＳトランジスタ回路１０１のプラス側のドレイン（すなわちトランジスタＮＤ１のドレイン）に接続され、ソースがトランジスタＮＢ１のソースに接続され、弱反転領域で動作する。
さらに、トランジスタＮＷ２のソースは、出力端子ＴＯとトランジスタＮＤ２のゲートに接続されている。トランジスタＮＷ１とＮＷ２のゲート同士は接続されている。
トランジスタＮＷ１とＮＷ２が弱反転領域で動作するように、電流Ｉ４は設定される。トランジスタＮＷ１とＮＷ２のゲート同士は接続されているため、トランジスタＮＷ１のソースが接続された入力端子ＴＩの電圧と、トランジスタＮＷ２のソースが接続された出力端子ＴＯの電圧が等しいとき、トランジスタＮＷ１とトランジスタＮＷ２の電流密度は等しくなる。電流密度とは、１個のトランジスタにおける単位面積当たりに流れる電流量である。
トランジスタＮＷ１とＮＷ２が弱反転領域で動作するように、電流Ｉ４は設定される。トランジスタＮＷ１とＮＷ２のゲート同士は接続されているため、トランジスタＮＷ１のソースが接続された入力端子ＴＩの電圧と、トランジスタＮＷ２のソースが接続された出力端子ＴＯの電圧が等しいとき、トランジスタＮＷ１とトランジスタＮＷ２の電流密度は等しくなる。電流密度とは、１個のトランジスタにおける単位面積当たりに流れる電流量である。
トランジスタＮＭ４のドレインは、トランジスタＮＷ２のソースに接続される。トランジスタＮＭ４とトランジスタＮＷ２の接続点Ｐ２は、出力端子ＴＯに接続されている。トランジスタＮＭ４は、トランジスタＮＷ２のソース電圧が、差動ＭＯＳトランジスタ回路１０１のプラス側のゲート電圧と同電位または同電位付近となるようにトランジスタＮＷ２に接続された定電流回路を構成する。
そして、基準電圧ＶＲＥＦと出力電圧ＶＲＥＧが等しいとき、トランジスタＮＷ２に流れる電流Ｉ５がトランジスタＮＷ１に流れる電流Ｉ４のＢ倍となるような、トランジスタサイズ比をトランジスタＮＷ１とＮＷ２は有している。図３において、「×１」及び「×Ｂ」は、２つのトランジスタサイズ比率を示す。トランジスタＮＷ１とＮＷ２の各々の電流密度は同じなので、電流Ｉ５は、電流Ｉ４のＢ倍となる。
トランジスタＮＷ３とトランジスタＰＷ１は、ソース同士が接続されている。トランジスタＮＷ３のゲートは、入力端子ＴＩに接続されている。トランジスタＰＷ１のドレインは、カレントミラー回路１１１のトランジスタＮＭ５のドレインと接続されている。トランジスタＰＷ１のゲートとドレインは、接続されている。
トランジスタＮＷ４とトランジスタＰＷ２は、ソース同士が接続されている。トランジスタＮＷ４のドレインは、トランジスタＰＭ２とＮＤ２の接続点Ｐ３に接続されている。トランジスタＮＷ４のゲートは、トランジスタＮＢ１のソースと出力端子ＴＯに接続されている。すなわち、トランジスタＮＷ４は、ドレインが差動ＭＯＳトランジスタ回路１０１のマイナス側のドレイン（すなわちトランジスタＮＤ２のドレイン）に接続され、ゲートがトランジスタＮＢ１のソースに接続されている。トランジスタＮＷ４は、弱反転領域で動作する。
トランジスタＰＷ１とＰＷ２のゲート同士は、接続されている。
トランジスタＮＷ３とトランジスタＮＷ４のゲート電圧が等しく、電流密度が等しいときトランジスタＮＷ３とトランジスタＮＷ４のソース電圧は同電位となる。すなわち、トランジスタＰＷ１とＰＷ２は、カレントミラー回路を構成する。ここでは、トランジスタＰＷ１のボディとトランジスタＰＷ２のボディは、トランジスタＮＷ３とトランジスタＰＷ１のソース同士が接続された接続点Ｐ４に接続されている。トランジスタＰＷ２は、ソースがトランジスタＮＷ４のソースに接続され、ドレインがｎＭＯＳトランジスタＮＷ４のソース電圧よりも低い電圧（ここでは接地電位）に接続され、弱反転領域で動作する。
トランジスタＰＷ１とＰＷ２のゲート同士は、接続されている。
トランジスタＮＷ３とトランジスタＮＷ４のゲート電圧が等しく、電流密度が等しいときトランジスタＮＷ３とトランジスタＮＷ４のソース電圧は同電位となる。すなわち、トランジスタＰＷ１とＰＷ２は、カレントミラー回路を構成する。ここでは、トランジスタＰＷ１のボディとトランジスタＰＷ２のボディは、トランジスタＮＷ３とトランジスタＰＷ１のソース同士が接続された接続点Ｐ４に接続されている。トランジスタＰＷ２は、ソースがトランジスタＮＷ４のソースに接続され、ドレインがｎＭＯＳトランジスタＮＷ４のソース電圧よりも低い電圧（ここでは接地電位）に接続され、弱反転領域で動作する。
従って、トランジスタＮＷ３，ＮＷ４、及びトランジスタＰＷ１，ＰＷ２が弱反転領域で動作するように、電流Ｉ６は設定される。基準電圧ＶＲＥＦと出力電圧ＶＲＥＧが等しいとき、トランジスタＮＷ３とＮＷ４のソースは同電位となっており、トランジスタＮＷ４とＰＷ２に流れる電流Ｉ７がトランジスタＮＷ３，ＰＷ１に流れる電流Ｉ６のＢ倍となるような、サイズ比をトランジスタＮＷ３，ＮＷ４、及びトランジスタＰＷ１，ＰＷ２は有している。
図４は、弱反転領域におけるトランジスタの動作を説明するためのグラフである。
図４の横軸は、ゲート・ソース間電圧Ｖｇｓ（Ｖ）であり、縦軸は、ドレイン・ソース間に流れる電流ＩｄｓのＬＯＧ値（ＬｏｇＩｄｓ）（Ａ）である。
図４の横軸は、ゲート・ソース間電圧Ｖｇｓ（Ｖ）であり、縦軸は、ドレイン・ソース間に流れる電流ＩｄｓのＬＯＧ値（ＬｏｇＩｄｓ）（Ａ）である。
トランジスタのスレッショルド値Ｖｔｈ以上の強反転領域においては、トランジスタのドレイン電流Ｉｄは、次の式（１）に示される値となる。
Ｉｄｓ＝（１／２）×μ×Ｃｏｘ×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔｈ）２ ・・（１）
ここで、μは、半導体中の電子の移動度であり、Ｃｏｘは、ＭＯＳキャパシタの単位面積当たりの容量であり、Ｗは、ゲート幅であり、Ｌは、ゲート長である。
Ｉｄｓ＝（１／２）×μ×Ｃｏｘ×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔｈ）２ ・・（１）
ここで、μは、半導体中の電子の移動度であり、Ｃｏｘは、ＭＯＳキャパシタの単位面積当たりの容量であり、Ｗは、ゲート幅であり、Ｌは、ゲート長である。
トランジスタのスレッショルド値Ｖｔｈ以下の弱反転領域においては、トランジスタのドレイン・ソース間電流Ｉｄｓは、次の式（２）に示される値となる。
Ｉｄｓ＝Ｉ０×ｅｘｐ（Ｖｇｓ／ζ×Ｖｔ） ・・・（２）
ここで、Ｉ０は、ゲート・ソース間電圧Ｖｇｓが０のときのサブシュレッシュドリーク電流であり、ζ（ゼータ）は、スロープ係数であり、Ｖｔは、熱電圧である。
Ｉｄｓ＝Ｉ０×ｅｘｐ（Ｖｇｓ／ζ×Ｖｔ） ・・・（２）
ここで、Ｉ０は、ゲート・ソース間電圧Ｖｇｓが０のときのサブシュレッシュドリーク電流であり、ζ（ゼータ）は、スロープ係数であり、Ｖｔは、熱電圧である。
図４に示すように、ゲート・ソース間電圧Ｖｇｓ（Ｖ）が増加すると、弱反転領域において動作するトランジスタＮＷ２，ＮＷ４，ＰＷ２のドレイン・ソース間電流Ｉｄｓは、指数関数的に増加する。
よって、基準電圧ＶＲＥＦと出力電圧ＶＲＥＧが等しいとき、トランジスタＮＷ３とＮＷ４のソースは同電位となっておりため、トランジスタＮＷ４とＰＷ２に流れる電流Ｉ７は、電流Ｉ６のＢ倍となっている。
また、電流Ｉ５とＩ７が等しく、かつ基準電圧ＶＲＥＦと出力電圧ＶＲＥＧが等しいとき、トランジスタＮＤ１とＮＤ２からなる差動ＭＯＳトランジスタ回路１０１の２つの差動パスには等しい電流が流れ、均衡が保たれている。
（動作）
次に、負荷電流ＩＬＯＡＤの増減により出力電圧ＶＲＥＧの増減したときの、レギュレータアンプ回路１の動作について説明する。
（動作）
次に、負荷電流ＩＬＯＡＤの増減により出力電圧ＶＲＥＧの増減したときの、レギュレータアンプ回路１の動作について説明する。
負荷電流ＩＬＯＡＤが急激に増加して出力電圧ＶＲＥＧが低下すると、図１のレギュレータアンプ回路１００と同様に、トランジスタＮＤ２のゲート電圧が低下して電流Ｉ２が減少することにより、電流Ｉ１が増加する。電流Ｉ１の増加により、トランジスタＰＭ１のドレイン電圧が下がる。結果として、アクティブカレントミラー回路１０２のトランジスタＰＭ２のゲート電圧ｎｄｒｖが下がり、トランジスタＰＭ２のゲート電圧ｎｄｒｖも下がると、トランジスタＰＭ２に流れる電流Ｉ２が増え、トランジスタＮＢ１のゲート電圧ｎｄｒが上がって、トランジスタＮＢ１に流れる電流が増加する。
以上の動作は、上述したレギュレータアンプ回路１００と同じであるが、図３のレギュレータアンプ回路１の場合、出力電圧ＶＲＥＧが低下すると、トランジスタＮＷ２のソース電圧も低下する。
トランジスタＮＷ２のドレインは差動パスの接続点Ｐ１に接続されているため、トランジスタＮＷ２のソース電圧が低下すると、トランジスタＮＷ２のゲート・ソース間電圧Ｖｇｓが大きくなり、トランジスタＮＷ２に流れる電流Ｉ５が増加する。トランジスタＮＷ２は、弱反転領域で動作しているため、電流Ｉ５の電流値は、トランジスタＮＷ２のゲート・ソース間電圧Ｖｇｓの変化に応じて大きく変化する。
電流Ｉ５は、上記の式（２）に示すように、指数関数的に増幅されるので、トランジスタＮＷ２のソース電圧の低下に応じて、トランジスタＰＭ２のゲートから電荷が引き抜かれる。なお、電流Ｉ５の一部は、出力端子ＴＯに流れ、負荷電流ＩＬＯＡＤとして消費される。
トランジスタＰＭ２のゲート電圧ｎｄｒｖは、電流Ｉ３に加えて、電流Ｉ５によって、より速く低下するため、トランジスタＰＭ２のドレインに接続されたトランジスタＮＢ１のゲート電圧ｎｄｒは、上述した図１に示すレギュレータアンプ回路１００よりも速く上昇する。
なお、出力電圧ＶＲＥＧが低下すると、トランジスタＮＷ４とＰＷ２のゲート・ソース間電圧Ｖｇｓは小さくなり、かつトランジスタＮＷ４とＰＷ２が弱反転領域で動作しているため、電流Ｉ７は、指数関数的に減少して略流れなくなる。
よって、電流Ｉ５の増加は、差動ＭＯＳトランジスタ回路１０１を構成するトランジスタＮＤ１とＮＤ２の動作を補助する。
よって、電流Ｉ５の増加は、差動ＭＯＳトランジスタ回路１０１を構成するトランジスタＮＤ１とＮＤ２の動作を補助する。
図５は、レギュレータアンプ回路１の負荷電流ＩＬＯＡＤのステップ応答に対する、出力電圧ＶＲＥＧ、電流Ｉ５及び電流Ｉ７の変化を示すグラフである。
時刻ｔ１において、負荷電流ＩＬＯＡＤが急激に増加して、出力電圧ＶＲＥＧが低下すると、電流Ｉ５が急峻に増加している。この電流Ｉ５により、トランジスタＮＢ１のゲート電圧ｎｄｒは、上述した図１に示すレギュレータアンプ回路１００の場合よりも速く上昇して、出力電圧ＶＲＥＧは、上述した図１に示すレギュレータアンプ回路１００の場合（点線で示す）よりも、実線で示すように速く上昇する。
時刻ｔ１において、負荷電流ＩＬＯＡＤが急激に増加して、出力電圧ＶＲＥＧが低下すると、電流Ｉ５が急峻に増加している。この電流Ｉ５により、トランジスタＮＢ１のゲート電圧ｎｄｒは、上述した図１に示すレギュレータアンプ回路１００の場合よりも速く上昇して、出力電圧ＶＲＥＧは、上述した図１に示すレギュレータアンプ回路１００の場合（点線で示す）よりも、実線で示すように速く上昇する。
一方、負荷電流ＩＬＯＡＤが急激に減少して出力電圧ＶＲＥＧが上昇した場合、図１のレギュレータアンプ回路１００と同様に、トランジスタＮＤ２のゲート電圧が上昇して電流Ｉ２が増加することにより、電流Ｉ１が減少する。電流Ｉ２の増加により、トランジスタＰＭ２のドレイン電圧が下がる。結果として、トランジスタＮＢ１のゲート電圧ｎｄｒが下がって、トランジスタＮＢ１に流れる電流が減少する。
以上の動作は、上述したレギュレータアンプ回路１００と同じであるが、図３のレギュレータアンプ回路１の場合、出力電圧ＶＲＥＧが上昇すると、トランジスタＮＷ４のゲート電圧も上昇する。
トランジスタＮＷ４のゲート電圧が上昇すると、トランジスタＰＷ２のゲート・ソース間電圧Ｖｇｓが大きくなり、トランジスタＰＷ２に流れる電流Ｉ７が増加する。トランジスタＰＷ２は、弱反転領域で動作しているため、電流Ｉ７は、トランジスタＰＷ２のゲート・ソース間電圧Ｖｇｓの変化に応じて大きく変化する。
電流Ｉ７は、上記の式（２）に示すように、指数関数的に増幅されるので、トランジスタＰＷ２のゲート・ソース間電圧Ｖｇｓの増加に応じて、トランジスタＮＢ１のゲート電圧ｎｄｒから電荷が引き抜かれる。
なお、出力電圧ＶＲＥＧが上昇すると、トランジスタＮＷ２のゲート・ソース間電圧Ｖｇｓが小さくなり、かつトランジスタＮＷ２が弱反転領域で動作しているため、電流Ｉ５は、指数関数的に減少して略流れなくなる。
よって、電流Ｉ７の増加は、差動ＭＯＳトランジスタ回路１０１を構成するトランジスタＮＤ１とＮＤ２の動作を補助する。
よって、電流Ｉ７の増加は、差動ＭＯＳトランジスタ回路１０１を構成するトランジスタＮＤ１とＮＤ２の動作を補助する。
図５の時刻ｔ２において、負荷電流ＩＬＯＡＤが急激に減少して、出力電圧ＶＲＥＧが急激に上昇すると、電流Ｉ７が急峻に増加している。この電流Ｉ７により、トランジスタＮＢ１のゲート電圧ｎｄｒは、上述した図１に示すレギュレータアンプ回路１００の場合よりも速く下降して、出力電圧ＶＲＥＧは、上述した図１に示すレギュレータアンプ回路１００の場合（点線で示す）よりも、出力電圧ＶＲＥＧのピーク電圧が下がるため、実線で示すように速く下降する。
以上のように、出力バッファとしてのトランジスタＮＢ１が、大きな負荷電流ＩＬＯＡＤを流すために、トランジスタＮＢ１のサイズが大きくゲート容量が大きい場合であっても、上述した本実施形態のレギュレータアンプ回路１では、差動回路に多くの電流を流すことなく、負荷電流の急峻な変動に対して速い応答（スルーレート）が可能となる。
また、基準電圧ＶＲＥＦと出力電圧ＶＲＥＧの差があるときのみ、トランジスタＮＷ２、ＮＷ４において電流増幅が行われるため、回路の安定時、すなわち基準電圧ＶＲＥＦと出力電圧ＶＲＥＧが等しい時には、消費電流が少ない。
次に、上述した実施形態の変形例について説明する。以下に説明する各変形例は、上述した実施形態のレギュレータアンプ回路１の一部を変更したものであり、以下、上述した実施形態と異なる構成要素のみ説明する。
（変形例１）
図６は、本変形例１に係わるレギュレータアンプ回路１Ａの回路図である。
図６は、本変形例１に係わるレギュレータアンプ回路１Ａの回路図である。
本変形例１のレギュレータアンプ回路１Ａは、出力電圧ＶＲＥＧの上昇時の差動回路の応答速度を速くするために、電流Ｉ３を、出力電圧ＶＲＥＧに応じて変化させるように、ｐＭＯＳトランジスタであるトランジスタＰＷ３を有している。
トランジスタＰＷ３は、定電流回路を構成し、ゲートがトランジスタＰＷ２のゲートに接続され、ソースが差動ＭＯＳトランジスタ回路１０１のトランジスタＮＤ１とＮＤ２の共通ソースに接続され、ドレインが差動ＭＯＳトランジスタ回路１０１の共通ソースよりも低い電圧（ここでは接地電位）に接続され、弱反転領域で動作する。トランジスタＰＷ３のボディは、接続点Ｐ４に接続されている。
図６の構成によれば、出力電圧ＶＲＥＧが上がると、トランジスタＮＤ１とＮＤ２のソース電位が上がり、電流Ｉ３が増える。よって、出力電圧ＶＲＥＧが上がったときに、電流Ｉ７の増加に加えて、電流Ｉ３を増加させることにより、差動回路の動作が高速化される。
（変形例２）
図７は、本変形例２に係わるレギュレータアンプ回路１Ｂの回路図である。
（変形例２）
図７は、本変形例２に係わるレギュレータアンプ回路１Ｂの回路図である。
本変形例２のレギュレータアンプ回路１Ｂは、出力電圧ＶＲＥＧの下降時の消費電力を削減するために、トランジスタＮＭ４を抵抗器Ｒ１に置き換えている。言い換えれば、定電流回路が、抵抗器Ｒ１を含んでいる。
出力電圧ＶＲＥＧが基準電圧ＶＲＥＦよりも低くなったときに、抵抗器Ｒ１に流れる電流が少なくなり、回路全体の消費電力の削減がされる。
出力電圧ＶＲＥＧが基準電圧ＶＲＥＦよりも低くなったときに、抵抗器Ｒ１に流れる電流が少なくなり、回路全体の消費電力の削減がされる。
以上のように、上述した実施形態及び各変形例によれば、差動回路に多くの電流を流すことなく、負荷電流の急峻な変動に対して速い応答が可能なレギュレータアンプ回路を実現することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、１Ａ、１Ｂ、１００ レギュレータアンプ回路、１０１ 差動ＭＯＳトランジスタ回路、１０２ アクティブカレントミラー回路、１０３ カレントミラー回路、１０４ 出力トランジスタ、１０５ 位相補償回路、１０６ 差動回路、１１１ カレントミラー回路、ＩＬＯＡＤ 負荷電流、ＩＳ 電流源、ＮＢ１，ＮＤ１，ＮＤ２，ＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４，ＮＭ５，ＮＭ６，ＮＷ１，ＮＷ２，ＮＷ３，ＮＷ４ ｐＭＯＳトランジスタ、ＰＭ１〜ＰＭ４，ＰＷ１，ＰＷ２，ＰＷ３ ｐＭＯＳトランジスタ。
Claims (4)
- 第１及び第２のｎＭＯＳトランジスタを有する差動ＭＯＳトランジスタ回路と前記第１及び前記第２のｎＭＯＳトランジスタの各ドレインに接続された第１のカレントミラー回路と前記第１及び前記第２のｎＭＯＳトランジスタの共通ソースに接続された第１の定電流回路とを有する差動回路と、ゲートが前記差動ＭＯＳトランジスタ回路のマイナス側のドレインに接続され前記差動回路によりゲート電圧が制御される第３のｎＭＯＳトランジスタとを有し、前記第３のｎＭＯＳトランジスタのソース電位が前記差動ＭＯＳトランジスタ回路のマイナス側のゲートにフィードバックするように構成された差動増幅回路と、
ドレインが前記差動ＭＯＳトランジスタ回路のプラス側のドレインに接続され、ソースが前記第３のｎＭＯＳトランジスタのソースに接続され、弱反転領域で動作する第４のｎＭＯＳトランジスタと、
前記第４のｎＭＯＳトランジスタのソース電圧が、前記差動ＭＯＳトランジスタ回路の前記プラス側のゲート電圧と同電位または同電位付近となるように前記第４のｎＭＯＳトランジスタに接続された第２の定電流回路と、
ドレインが前記差動ＭＯＳトランジスタ回路の前記マイナス側のドレインに接続され、ゲートが前記第３のｎＭＯＳトランジスタのソースに接続され、弱反転領域で動作する第５のｎＭＯＳトランジスタと、
ソースが前記第５のｎＭＯＳトランジスタのソースに接続され、ドレインが前記第５のｎＭＯＳトランジスタのソース電圧よりも低い電圧に接続され、弱反転領域で動作する第１のｐＭＯＳトランジスタと、
を有するレギュレータアンプ回路。 - 前記第５のｎＭＯＳトランジスタのソースに接続された第２のカレントミラー回路を有し、
前記第２のカレントミラー回路は、前記第１のｐＭＯＳトランジスタと、ゲートが前記第１のｐＭＯＳトランジスタのゲートに接続された第２のｐＭＯＳトランジスタとにより構成されている、請求項１に記載のレギュレータアンプ回路。 - 前記第１の定電流回路は、ゲートが前記第１のｐＭＯＳトランジスタのゲートに接続され、ソースが前記差動ＭＯＳトランジスタ回路の前記共通ソースに接続され、ドレインが前記差動ＭＯＳトランジスタ回路の前記共通ソースよりも低い電圧に接続され、弱反転領域で動作する第３のｐＭＯＳトランジスタで構成されている、請求項１又は２に記載のレギュレータアンプ回路。
- 前記第２の定電流回路は、抵抗器を含む、請求項１又は２に記載のレギュレータアンプ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017180530A JP6767330B2 (ja) | 2017-09-20 | 2017-09-20 | レギュレータアンプ回路 |
| US15/910,152 US10355648B2 (en) | 2017-09-20 | 2018-03-02 | Regulator amplifier circuit for outputting a fixed output voltage independent of a load current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017180530A JP6767330B2 (ja) | 2017-09-20 | 2017-09-20 | レギュレータアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019057081A JP2019057081A (ja) | 2019-04-11 |
| JP6767330B2 true JP6767330B2 (ja) | 2020-10-14 |
Family
ID=65720804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017180530A Active JP6767330B2 (ja) | 2017-09-20 | 2017-09-20 | レギュレータアンプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10355648B2 (ja) |
| JP (1) | JP6767330B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI680366B (zh) * | 2018-08-24 | 2019-12-21 | 新唐科技股份有限公司 | 單一電晶體控制的穩壓器及應用此穩壓器的積體電路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3338814B2 (ja) | 1999-11-22 | 2002-10-28 | エヌイーシーマイクロシステム株式会社 | バンドギャップレファレンス回路 |
| KR100393226B1 (ko) * | 2001-07-04 | 2003-07-31 | 삼성전자주식회사 | 온도변화에 따라 내부 기준전압 값을 조절할 수 있는 내부기준전압 생성회로 및 이를 구비하는 내부 공급전압생성회로 |
| US20060232326A1 (en) * | 2005-04-18 | 2006-10-19 | Helmut Seitz | Reference circuit that provides a temperature dependent voltage |
| JP5057358B2 (ja) | 2006-05-17 | 2012-10-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| TWI339007B (en) * | 2006-11-21 | 2011-03-11 | Ind Tech Res Inst | Design method of low frequency analog circuit and low frequency analog circuit using the same |
| JP5885683B2 (ja) | 2013-02-19 | 2016-03-15 | 株式会社東芝 | 降圧レギュレータ |
-
2017
- 2017-09-20 JP JP2017180530A patent/JP6767330B2/ja active Active
-
2018
- 2018-03-02 US US15/910,152 patent/US10355648B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US10355648B2 (en) | 2019-07-16 |
| US20190089313A1 (en) | 2019-03-21 |
| JP2019057081A (ja) | 2019-04-11 |
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|
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