JP6837894B2 - 降圧回路及び半導体集積回路 - Google Patents
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Description
(第1の実施の形態)
図1は、第1の実施の形態の降圧回路の一例を示す図である。
ゲート電位生成回路11は、pチャネル型MOSFET(以下pMOSと略す)11a、nMOS11b、比較回路11c、抵抗素子11d,11eを有する。
詳細は後述するが、ゲート電位生成回路11は、参照電位Vrefに基づいてnMOS11bのソース端子及び基板端子の電位Va1を生成する。そして、ゲート電位生成回路11は、nMOS11bのドレイン端子から、電位Va1にnMOS11bの閾値電圧Vthnを加えたゲート電位Vg1を出力する。
nMOS12aは、ダイオード接続されている。すなわち、ゲート端子とドレイン端子とが接続されている。このため、nMOS12aは、MOSダイオードとして機能する。nMOS12aのドレイン端子及びゲート端子は、抵抗素子12b,12c,12dを介して、nMOS11bのドレイン端子(及びpMOS11aのドレイン端子)に接続されている。nMOS12aのソース端子には、基準電位VSSが供給され、nMOS12aの基板端子はソース端子に接続されている。なお、抵抗素子12bの抵抗値はR3であり、抵抗素子12cの抵抗値はR4であり、抵抗素子12dの抵抗値はR5である。
nMOS13aのゲート端子は、pMOS11aのドレイン端子(及びnMOS11bのゲート端子及びドレイン端子)に接続されており、nMOS13aのドレイン端子には入力電位VCCが供給される。nMOS13aのソース端子及び基板端子は、入力電位VCCより低い出力電位Vout1となる。
なお、以下では、nMOS11b,12a,13a〜13cは同じ閾値電圧Vthnをもち、R1+R2=R3+R4+R5であるものとして説明する。R1+R2=R3+R4+R5とする理由については後述する。
図2は、比較例の降圧回路を示す図である。図2において、図1と同じ要素については同一符号が付されている。
一方、出力電位Vout2は、以下のように生成される。
図3に示されている降圧回路20は、並列にn1個接続されたnMOS13a1〜13an1を有する。たとえば、nMOS13a1が、図1に示した降圧回路10のnMOS13aに相当する。また、降圧回路20は、並列にn2個接続されたnMOS13b1〜13bn2を有する。たとえば、nMOS13b1が、図1に示した降圧回路10のnMOS13bに相当する。さらに、降圧回路20は、並列にn3個接続されたnMOS13c1〜13cn3を有する。たとえば、nMOS13c1が、図1に示した降圧回路10のnMOS13cに相当する。
図4は、第2の実施の形態の降圧回路の一例を示す図である。図4において、図1と同じ要素については同一符号が付されている。
半導体集積回路に使用される素子は微細化が進んでおり、nMOS13a〜13cのゲート長が短くなると短チャネル効果が生じる可能性がある。短チャネル効果は、ドレイン電流−ドレイン電圧特性の飽和領域において、ドレイン電圧の上昇に対してドレイン電流が増加する現象である。
図5は、降圧回路を備えた半導体集積回路の一例を示す図である。
半導体集積回路40は、たとえば、図1に示したような降圧回路10の他に、内部回路41を有する。
入力電位VCCから複数の出力電位Vout1〜Vout3を同時に出力する降圧回路として、図1に示したような降圧回路10を用いることで、半導体集積回路40の回路面積の増大を抑えられる。
以上、実施の形態に基づき、本発明の降圧回路及び半導体集積回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
11,12 ゲート電位生成回路
11a pMOS
11b,12a,13a〜13c nMOS
11c 比較回路
11d,11e,12b〜12d 抵抗素子
11f,12e,12f ノード
R1〜R5 抵抗値
I1 ドレイン電流
I2 電流
Va1,Vmoni 電位
VCC 入力電位
Vg1〜Vg3 ゲート電位
Vout1〜Vout3 出力電位
Vref 参照電位
VSS 基準電位
Vthn 閾値電圧
Claims (8)
- ダイオード接続された第1のnチャネル型MOSFETを含み、入力電位と参照電位とを受け、前記参照電位に基づいて第1の電位を生成し、前記第1のnチャネル型MOSFETの第1のドレイン端子から、前記第1の電位に前記第1のnチャネル型MOSFETの閾値電圧を加えた第1のゲート電位を出力する第1のゲート電位生成回路と、
第2のドレイン端子が直列に接続された複数の抵抗素子を介して前記第1のドレイン端子に接続されるとともにダイオード接続され第2のソース端子が基準電位に接続された第2のnチャネル型MOSFETを有し、前記複数の抵抗素子に含まれる第1の抵抗素子と第2の抵抗素子の間の第1のノードから、前記第1のゲート電位と前記基準電位に前記第2のnチャネル型MOSFETの閾値電圧を加えた電位との電位差を前記第1の抵抗素子と前記第1の抵抗素子を除いた前記複数の抵抗素子とで抵抗分圧した第2のゲート電位を出力する、第2のゲート電位生成回路と、
それぞれが、前記第1のゲート電位または前記第2のゲート電位に基づいて、前記入力電位より低い出力電位を出力する複数の第3のnチャネル型MOSFETと、
を有する降圧回路。 - 前記第1のnチャネル型MOSFETは、前記第1のドレイン端子に接続された第1のゲート端子と、直列に接続された第3の抵抗素子と第4の抵抗素子を介して基準電位が供給される第1のソース端子と、前記第1のソース端子に接続された第1の基板端子を有し、
前記第1のゲート電位生成回路は、さらに、
第3のゲート端子と、前記第1のドレイン端子に接続された第3のドレイン端子と、前記入力電位が供給される第3のソース端子及び第3の基板端子と、を有する第1のpチャネル型MOSFETと、
前記第3の抵抗素子と前記第4の抵抗素子との間の第2のノードに接続された第1の入力端子と、前記参照電位が供給される第2の入力端子と、前記第3のゲート端子に接続された出力端子を有し、前記第2のノードの電位が、前記参照電位に等しくなるように前記第1のpチャネル型MOSFETのドレイン電流を制御する比較回路と、を有し、
前記第2のnチャネル型MOSFETは、前記第2のドレイン端子に接続された第2のゲート端子と、前記第2のソース端子に接続された第2の基板端子と、を有する、
請求項1に記載の降圧回路。 - 前記第1のnチャネル型MOSFETと、前記第2のnチャネル型MOSFETと、前記複数の第3のnチャネル型MOSFETは、それぞれ同じ前記閾値電圧を有する、請求項1または2に記載の降圧回路。
- 前記第1のnチャネル型MOSFETと、前記第2のnチャネル型MOSFETと、前記複数の第3のnチャネル型MOSFETは、それぞれ同じ特性をもつ、請求項1乃至3の何れか一項に記載の降圧回路。
- 前記第3の抵抗素子と前記第4の抵抗素子の第1の合成抵抗値は、前記複数の抵抗素子の第2の合成抵抗値と等しい、請求項2に記載の降圧回路。
- 前記複数の第3のnチャネル型MOSFETの1つであり、前記入力電位が供給される第4のドレイン端子を有する第4のnチャネル型MOSFETと、
前記複数の第3のnチャネル型MOSFETの1つであり、前記第4のnチャネル型MOSFETの前記出力電位が供給される第5のドレイン端子を有する第5のnチャネル型MOSFETと、
を有する請求項1乃至5の何れか一項に記載の降圧回路。 - 前記複数の第3のnチャネル型MOSFETのうち、それぞれに対して並列に接続され、前記第1のゲート電位または前記第2のゲート電位に基づいて前記出力電位を出力する1または複数の第6のnチャネル型MOSFETを有する請求項1乃至6の何れか一項に記載の降圧回路。
- ダイオード接続された第1のnチャネル型MOSFETを含み、入力電位と参照電位とを受け、前記参照電位に基づいて第1の電位を生成し、前記第1のnチャネル型MOSFETの第1のドレイン端子から、前記第1の電位に前記第1のnチャネル型MOSFETの閾値電圧を加えた第1のゲート電位を出力する第1のゲート電位生成回路と、
第2のドレイン端子が直列に接続された複数の抵抗素子を介して前記第1のドレイン端子に接続されるとともにダイオード接続され第2のソース端子が基準電位に接続された第2のnチャネル型MOSFETを有し、前記複数の抵抗素子に含まれる第1の抵抗素子と第2の抵抗素子の間の第1のノードから、前記第1のゲート電位と前記基準電位に前記第2のnチャネル型MOSFETの閾値電圧を加えた電位との電位差を前記第1の抵抗素子と前記第1の抵抗素子を除いた前記複数の抵抗素子とで抵抗分圧した第2のゲート電位を出力する、第2のゲート電位生成回路と、
それぞれが、前記第1のゲート電位または前記第2のゲート電位に基づいて、前記入力電位より低い出力電位を出力する複数の第3のnチャネル型MOSFETと、
を備えた降圧回路と、
前記出力電位を用いて動作する内部回路と、
を有する半導体集積回路。
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