JP3223844B2 - 基準電圧発生装置 - Google Patents
基準電圧発生装置Info
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- JP3223844B2 JP3223844B2 JP17205597A JP17205597A JP3223844B2 JP 3223844 B2 JP3223844 B2 JP 3223844B2 JP 17205597 A JP17205597 A JP 17205597A JP 17205597 A JP17205597 A JP 17205597A JP 3223844 B2 JP3223844 B2 JP 3223844B2
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
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Description
【発明の属する技術分野】基準電圧発生装置に関し、特
に複数の基準電圧を効率的に発生する基準電圧発生装置
に関する。
に複数の基準電圧を効率的に発生する基準電圧発生装置
に関する。
【０００１】
【従来の技術】基準電圧発生装置は、基準となる電圧を
安定的に発生させるもので、半導体装置内部などで基準
電圧を必要とする回路に基準電圧を供給するものであ
る。基準電圧を発生させる回路は電圧、温度等の条件が
変わっても一定の電圧を発生させなければならないた
め、通常任意の電圧を発生させることはできない。つま
り、この回路は一定の電圧を発生させるだけのため、そ
の出力電圧を使って所望の電圧を生成するためには更に
差動増幅器と抵抗を使っている。
安定的に発生させるもので、半導体装置内部などで基準
電圧を必要とする回路に基準電圧を供給するものであ
る。基準電圧を発生させる回路は電圧、温度等の条件が
変わっても一定の電圧を発生させなければならないた
め、通常任意の電圧を発生させることはできない。つま
り、この回路は一定の電圧を発生させるだけのため、そ
の出力電圧を使って所望の電圧を生成するためには更に
差動増幅器と抵抗を使っている。
【０００２】例えば、特開昭６２−２７４９０９に見ら
れるような回路構成になる（図３に示す）。この公知例
では、基準電圧発生源１が一定の電圧を電圧、温度等の
条件が変化しても供給するもので、２が差動増幅器、Ｑ
１０１〜Ｑ３６４で選択されるＲ１〜Ｒ６４が抵抗であ
る。この例では、トランジスタＱ１０１〜Ｑ３６４で任
意の抵抗比を選択できるようにしているが一定の電圧だ
けを生成する場合はなくてもよく、この公知例を簡略化
したものが、図４である。この図では、Ｖ０が公知例の
Ｖｒｅｆ，ＶＲＥＦが公知例のＶｒｅｆ２に対応し、１
が公知例の２の作動増幅器に対応する。この簡略化した
図で説明すると、ある特定の基準電圧Ｖ０は作動増幅器
の一方に入力され、差動増幅器のもう一方には、出力で
あるＶＲＥＦを抵抗分割したＶ１が入力される。この
時、 Ｖ１＝ＶＲＥＦ・Ｒ２／（Ｒ１＋Ｒ２） ・・・・・・・・・・・（１） の関係があり、差動増幅器は、２つの入力が一致するよ
うに動作するので、最終的には、 Ｖ０＝Ｖ１ ・・・・・・・・・・・・・・・・・・・・・・・・（２） となり、所望の基準電圧ＶＲＥＦは、 ＶＲＥＦ＝Ｖ０・（Ｒ１＋Ｒ２）／Ｒ２ ・・・・・・・・・・・（３） で求められる値になるので、Ｒ１，Ｒ２を調整すること
により、所望の電圧を得られることになる。
れるような回路構成になる（図３に示す）。この公知例
では、基準電圧発生源１が一定の電圧を電圧、温度等の
条件が変化しても供給するもので、２が差動増幅器、Ｑ
１０１〜Ｑ３６４で選択されるＲ１〜Ｒ６４が抵抗であ
る。この例では、トランジスタＱ１０１〜Ｑ３６４で任
意の抵抗比を選択できるようにしているが一定の電圧だ
けを生成する場合はなくてもよく、この公知例を簡略化
したものが、図４である。この図では、Ｖ０が公知例の
Ｖｒｅｆ，ＶＲＥＦが公知例のＶｒｅｆ２に対応し、１
が公知例の２の作動増幅器に対応する。この簡略化した
図で説明すると、ある特定の基準電圧Ｖ０は作動増幅器
の一方に入力され、差動増幅器のもう一方には、出力で
あるＶＲＥＦを抵抗分割したＶ１が入力される。この
時、 Ｖ１＝ＶＲＥＦ・Ｒ２／（Ｒ１＋Ｒ２） ・・・・・・・・・・・（１） の関係があり、差動増幅器は、２つの入力が一致するよ
うに動作するので、最終的には、 Ｖ０＝Ｖ１ ・・・・・・・・・・・・・・・・・・・・・・・・（２） となり、所望の基準電圧ＶＲＥＦは、 ＶＲＥＦ＝Ｖ０・（Ｒ１＋Ｒ２）／Ｒ２ ・・・・・・・・・・・（３） で求められる値になるので、Ｒ１，Ｒ２を調整すること
により、所望の電圧を得られることになる。
【０００３】Ｃは容量で、ＶＲＥＦを安定させるための
補償容量として入れてある。
補償容量として入れてある。
【０００４】
【発明が解決しようとする課題】従来の基準電圧発生装
置では、複数の異る基準電圧が必要な場合は、図５に示
したように、図４の６０に相当する回路を６１〜６３の
ように複数個半導体装置内に設け、それぞれのブロック
内のＲ１とＲ２の比率を変えて、それぞれ異る電圧を生
成する必要があった。このため、必要な基準電圧が複数
ある場合、その必要数分だけ発生回路が必要であり、抵
抗を除き同一の回路を複数設ける必要があり、コストと
密接に結び付いているチップサイズが大きくなってしま
うという問題点があった。
置では、複数の異る基準電圧が必要な場合は、図５に示
したように、図４の６０に相当する回路を６１〜６３の
ように複数個半導体装置内に設け、それぞれのブロック
内のＲ１とＲ２の比率を変えて、それぞれ異る電圧を生
成する必要があった。このため、必要な基準電圧が複数
ある場合、その必要数分だけ発生回路が必要であり、抵
抗を除き同一の回路を複数設ける必要があり、コストと
密接に結び付いているチップサイズが大きくなってしま
うという問題点があった。
【０００５】差動増幅器の回路規模はそれほど大きくな
いが、特に抵抗は、大きな面積を必要とするためであ
る。それは、消費電流を抑えるため抵抗値を大きくする
必要があるためである。例えば、図５のＲ１＋Ｒ２が１
０００ＫΩの時、これらの抵抗を通って流れる電流は、
１μＡとなる。通常、低消費電流のためＲ１＋Ｒ２は１
００Ｋ〜１０ＭΩ程度の範囲で抵抗値を設定する。例え
ば１０００ＫΩの抵抗をシリサイドで形成するとする
と、シリサイドの単位矩形面積当り抵抗値が約１０Ωと
し、２μｍの幅で２００ｍｍの長さが必要になることか
らも大きな面積が必要になることが理解できる。
いが、特に抵抗は、大きな面積を必要とするためであ
る。それは、消費電流を抑えるため抵抗値を大きくする
必要があるためである。例えば、図５のＲ１＋Ｒ２が１
０００ＫΩの時、これらの抵抗を通って流れる電流は、
１μＡとなる。通常、低消費電流のためＲ１＋Ｒ２は１
００Ｋ〜１０ＭΩ程度の範囲で抵抗値を設定する。例え
ば１０００ＫΩの抵抗をシリサイドで形成するとする
と、シリサイドの単位矩形面積当り抵抗値が約１０Ωと
し、２μｍの幅で２００ｍｍの長さが必要になることか
らも大きな面積が必要になることが理解できる。
【０００６】図６に示したように図４のＲ１を細分化
し、ＶＲＥＦ２を生成したらよいのではないかとも考え
られるが、ＶＲＥＦ２の電圧の安定化のために入れてあ
る補償容量Ｃ２のため、差動増幅器にフィードバックす
る電圧Ｖ１が時定数Ｒ１１・Ｃ２分遅れるため、差動増
幅器に対する制御に遅れを生じさせ、発振現象を起こ
し、基準電圧として使えないものとなってしまうことが
ある。
し、ＶＲＥＦ２を生成したらよいのではないかとも考え
られるが、ＶＲＥＦ２の電圧の安定化のために入れてあ
る補償容量Ｃ２のため、差動増幅器にフィードバックす
る電圧Ｖ１が時定数Ｒ１１・Ｃ２分遅れるため、差動増
幅器に対する制御に遅れを生じさせ、発振現象を起こ
し、基準電圧として使えないものとなってしまうことが
ある。
【０００７】
【課題を解決するための手段】本発明の基準電圧発生装
置は、差動増幅器の一方の入力端子には第１の基準電圧
発生手段の出力が印加され、他方には前記差動増幅器の
出力電圧に比例する電圧を発生する電圧帰還手段の出力
が印加され、かつ前記差動増幅器の出力に前記電圧帰還
手段とは別の電圧経路を有する複数の基準電圧を発生さ
せる第２の基準電圧発生手段を備えている。
置は、差動増幅器の一方の入力端子には第１の基準電圧
発生手段の出力が印加され、他方には前記差動増幅器の
出力電圧に比例する電圧を発生する電圧帰還手段の出力
が印加され、かつ前記差動増幅器の出力に前記電圧帰還
手段とは別の電圧経路を有する複数の基準電圧を発生さ
せる第２の基準電圧発生手段を備えている。
【０００８】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１は、本発明の一実施例の回路図であ
る。前述した従来例と同じ構成部分は、同一の番号を付
けている。この実施例では、３つの異る基準電圧を発生
させる場合を示してある。Ｒ１とＲ２はＶＲＥＦ１を生
成するための分割抵抗で、Ｒ３，Ｒ４，Ｒ５はＶＲＥＦ
１からＶＲＥＦ１より電位の低いＶＲＥＦ２，ＶＲＥＦ
３を生成するための分割抵抗である。また、Ｃ１，Ｃ
２，Ｃ３は安定性のために入れてある補償容量である。
この図において、従来と異るところは、ＶＲＥＦ１から
Ｒ３，Ｒ４，Ｒ５を使って抵抗分割で所望の電圧を取り
出すようにしている点である。また、 ＶＲＥＦ１＞ＶＲＥＦ２＞ＶＲＥＦ３ ・・・・・・・・・・・・（４） の関係になるように必要としている基準電圧を並び替え
る。
て説明する。図１は、本発明の一実施例の回路図であ
る。前述した従来例と同じ構成部分は、同一の番号を付
けている。この実施例では、３つの異る基準電圧を発生
させる場合を示してある。Ｒ１とＲ２はＶＲＥＦ１を生
成するための分割抵抗で、Ｒ３，Ｒ４，Ｒ５はＶＲＥＦ
１からＶＲＥＦ１より電位の低いＶＲＥＦ２，ＶＲＥＦ
３を生成するための分割抵抗である。また、Ｃ１，Ｃ
２，Ｃ３は安定性のために入れてある補償容量である。
この図において、従来と異るところは、ＶＲＥＦ１から
Ｒ３，Ｒ４，Ｒ５を使って抵抗分割で所望の電圧を取り
出すようにしている点である。また、 ＶＲＥＦ１＞ＶＲＥＦ２＞ＶＲＥＦ３ ・・・・・・・・・・・・（４） の関係になるように必要としている基準電圧を並び替え
る。
【０００９】この例では、ＶＲＥＦ１は従来例と同じよ
うに ＶＲＥＦ１＝Ｖ０・（Ｒ１＋Ｒ２）／Ｒ２ ・・・・・・・・・・（５） で計算される値となり、ＶＲＥＦ２，ＶＲＥＦ３をそれ
ぞれ ＶＲＥＦ２＝ＶＲＥＦ１・（Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５） ・（６） ＶＲＥＦ３＝ＶＲＥＦ１・Ｒ５／（Ｒ３＋Ｒ４＋Ｒ５） ・・・・（７） で計算される値となる。ここで、Ｒ３，Ｒ４，Ｒ５を任
意に選択することにより任意の電圧を取り出すことがで
きる。この場合、差動増幅器のフィードバックループ
内、即ち、ＶＲＥＦ１からＲ１を通って差動アンプの−
（マイナス）入力に至る経路には、ＶＲＥＦ１のみに容
量が付いており、経路にある抵抗の手前に付いているた
めフィードバックに遅延を生ずることはない。
うに ＶＲＥＦ１＝Ｖ０・（Ｒ１＋Ｒ２）／Ｒ２ ・・・・・・・・・・（５） で計算される値となり、ＶＲＥＦ２，ＶＲＥＦ３をそれ
ぞれ ＶＲＥＦ２＝ＶＲＥＦ１・（Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５） ・（６） ＶＲＥＦ３＝ＶＲＥＦ１・Ｒ５／（Ｒ３＋Ｒ４＋Ｒ５） ・・・・（７） で計算される値となる。ここで、Ｒ３，Ｒ４，Ｒ５を任
意に選択することにより任意の電圧を取り出すことがで
きる。この場合、差動増幅器のフィードバックループ
内、即ち、ＶＲＥＦ１からＲ１を通って差動アンプの−
（マイナス）入力に至る経路には、ＶＲＥＦ１のみに容
量が付いており、経路にある抵抗の手前に付いているた
めフィードバックに遅延を生ずることはない。
【００１０】次に本発明の第２の実施例について、図２
を基に説明する。実施例１では、常に一定の基準電圧を
出力する場合は問題ないが、半導体装置の初期不良を取
り除く試験であるスクリーニングのため、通常、高電圧
をかけて加速試験を行う場合に問題が生じる場合があ
る。
を基に説明する。実施例１では、常に一定の基準電圧を
出力する場合は問題ないが、半導体装置の初期不良を取
り除く試験であるスクリーニングのため、通常、高電圧
をかけて加速試験を行う場合に問題が生じる場合があ
る。
【００１１】例えば、半導体記憶装置において、ＶＲＥ
Ｆ１が周辺回路用の電源電圧の基準電圧、ＶＲＥＦ２が
メモリセル用電源電圧の基準電圧といった場合、通常メ
モリセル容量の絶縁酸化膜は周辺回路のトランジスタの
ゲート酸化膜の厚さより薄いため、加速係数が周辺回路
とメモリセル部と異る。従って、ＶＲＥＦ１とＶＲＥＦ
２の比率が通常時と加速試験時に変えないとならない場
合に対応できないという問題がある。これは、ＶＲＥＦ
２が上記式（６）で決定され、ＶＲＥＦ１に対して常に
一定の比率を持つことから明確である。
Ｆ１が周辺回路用の電源電圧の基準電圧、ＶＲＥＦ２が
メモリセル用電源電圧の基準電圧といった場合、通常メ
モリセル容量の絶縁酸化膜は周辺回路のトランジスタの
ゲート酸化膜の厚さより薄いため、加速係数が周辺回路
とメモリセル部と異る。従って、ＶＲＥＦ１とＶＲＥＦ
２の比率が通常時と加速試験時に変えないとならない場
合に対応できないという問題がある。これは、ＶＲＥＦ
２が上記式（６）で決定され、ＶＲＥＦ１に対して常に
一定の比率を持つことから明確である。
【００１２】そこで、実施例２では、抵抗Ｒ３とＲ４の
間にスイッチとして動作するＰｃｈトランジスタＰ１を
挿入し、加速試験時にハイレベルになるＴＥＳＴという
信号を入力することにより、ＶＲＥＦ１とＶＲＥＦ２が
電気的に切り離れた状態にできるようにしている。この
時、テスト用電源発生回路８を設け、ＶＲＥＦ２に供給
することによりＶＲＥＦ１とＶＲＥＦ２が通常時と異る
比率を持つ電位になるようにした。図示はしていない
が、Ｖ０も通常時とは異る電圧を発生させることによ
り、ＶＲＥＦ１を通常時とは異る電圧にすることも可能
である。この例では、ＶＲＥＦ３は ＶＲＥＦ３＝ＶＲＥＦ２・Ｒ５／（Ｒ４＋Ｒ５） ・・・・・・・（８） という式で求められる電圧になるが、式（５）とは関係
なく独立した電圧を生成させることもＶＲＥＦ２と同様
な回路を用いることにより可能である。ＴＥＳＴ信号が
ロウレベルの時は、テスト用電圧発生回路の出力はハイ
インピーダンス状態になるようにすることにより、実施
例１と同一の動作になる。
間にスイッチとして動作するＰｃｈトランジスタＰ１を
挿入し、加速試験時にハイレベルになるＴＥＳＴという
信号を入力することにより、ＶＲＥＦ１とＶＲＥＦ２が
電気的に切り離れた状態にできるようにしている。この
時、テスト用電源発生回路８を設け、ＶＲＥＦ２に供給
することによりＶＲＥＦ１とＶＲＥＦ２が通常時と異る
比率を持つ電位になるようにした。図示はしていない
が、Ｖ０も通常時とは異る電圧を発生させることによ
り、ＶＲＥＦ１を通常時とは異る電圧にすることも可能
である。この例では、ＶＲＥＦ３は ＶＲＥＦ３＝ＶＲＥＦ２・Ｒ５／（Ｒ４＋Ｒ５） ・・・・・・・（８） という式で求められる電圧になるが、式（５）とは関係
なく独立した電圧を生成させることもＶＲＥＦ２と同様
な回路を用いることにより可能である。ＴＥＳＴ信号が
ロウレベルの時は、テスト用電圧発生回路の出力はハイ
インピーダンス状態になるようにすることにより、実施
例１と同一の動作になる。
【００１３】
【発明の効果】以上説明したように本発明は、差動増幅
器の一方の入力端子には第１の基準電圧発生手段の出力
が印加され、他方には前記差動増幅器の出力電圧に比例
する電圧を発生する電圧帰還手段の出力が印加され、か
つ前記差動増幅器の出力に前記電圧帰還手段とは別に複
数の基準電圧を発生させる第２の基準電圧発生手段を備
えることにより、回路を複数設けることなく効率的な基
準電圧を発生させることが可能となっている。
器の一方の入力端子には第１の基準電圧発生手段の出力
が印加され、他方には前記差動増幅器の出力電圧に比例
する電圧を発生する電圧帰還手段の出力が印加され、か
つ前記差動増幅器の出力に前記電圧帰還手段とは別に複
数の基準電圧を発生させる第２の基準電圧発生手段を備
えることにより、回路を複数設けることなく効率的な基
準電圧を発生させることが可能となっている。
【００１４】このような構成にすることにより、複数の
基準電圧が必要な場合、その必要数の基準電圧発生回路
が必要だったのが、従来の回路に加え第２の基準電圧発
生回路という簡単な構成で複数の基準電圧が発生でき
る。
基準電圧が必要な場合、その必要数の基準電圧発生回路
が必要だったのが、従来の回路に加え第２の基準電圧発
生回路という簡単な構成で複数の基準電圧が発生でき
る。
【図１】本発明の第１の実施例の回路図。
【図２】本発明の第２の実施例の回路図。
【図３】従来例を示す回路図。
【図４】従来例を簡単化した回路図。
【図５】従来技術による複数の基準電圧発生回路の例。
【図６】従来技術による他の複数の基準電圧発生回路の
例。
例。
１ 差動増幅器 ２ 第１の基準電圧 ３１〜３５，３１１，３１２ 抵抗 ４０〜４３ 電圧補償用容量 ５０〜５３ 生成した基準電圧 ６０〜６３ 基準電圧発生回路 ７ テスト信号 ８ テスト用電圧発生回路 ９ Ｐ−チャネルトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/445,1/56 G05F 1/613,1/618
Claims (5)
- 【請求項１】 差動増幅器と、前記差動増幅回路の第1
の入力端に接続した基準電圧入力端子と、前記差動増幅
回路の第２の入力端に接続した節点と、前記増幅回路の
出力端に接続した第１の出力電圧端子と、前記節点と前
記第１の出力電圧端子間に設けられた第１の抵抗と前記
節点と電源端子間に設けられた第２の抵抗と、前記第１
の出力電圧端子と第２の出力電圧端子間に設けられた第
３の抵抗と、前記第２の出力電圧端子と第３の出力電圧
端子間に設けられた第４の抵抗と、前記第３の出力電圧
端子と前記電源端子間に設けられた第５の抵抗と、前記
第２の出力電圧端子と前記第３の抵抗の一端との間に設
けられ、テスト信号に応答して導通するスイッチ手段
と、前記スイッチ手段が導通していないときに前記テス
ト信号に応答して前記第２の出力電圧端子にテスト用電
圧を供給する電圧供給回路とを有することを特徴とする
基準電圧発生回路。 - 【請求項２】 第１の出力端子と、 前記第１の出力端子と第１の電源端子との間に接続され
た第１の基準電圧発生回路と、 一端が前記第１の電源端子に接続された第２の基準電圧
発生回路と、 前記第１の出力端子と前記第２の基準電圧発生回路の他
端との間に設けられ、第１のモードのとき導通し第２の
モードのとき非導通になるスイッチと、 その出力端が前記第２の基準電圧発生回路の前記他端に
接続され、前記第１のモードのとき前記出力端をハイイ
ンピーダンズ状態にし、前記第２のモードのとき前記出
力端に電圧を供給する電圧発生回路と、 前記第１の基準電圧発生回路から出力された電圧と所定
の基準電圧を基に出力電圧を発生し前記出力電圧を前記
第１の出力端子に供給する差動増幅器とを備えることを
特徴とする基準電圧発生回路。 - 【請求項３】 前記第１のモードは制御信号が第１のレ
ベルであるときであり、前記第２のモードは前記制御信
号が第２のレベルであるときであることを特徴とする請
求項２記載の基準電圧発生回路。 - 【請求項４】 前記制御信号はテスト信号であることを
特徴とする請求項３記載の基準電圧発生回路。 - 【請求項５】 前記第１の出力端子に供給された基準電
圧は半導体記憶装置の周辺回路用電源電圧の基準電圧で
あり、前記第２の基準電圧発生回路により生成された基
準電圧は前記半導体記憶装置のメモリセル用電源電圧の
基準電圧であることを特徴とする請求項４記載の基準電
圧発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17205597A JP3223844B2 (ja) | 1997-06-27 | 1997-06-27 | 基準電圧発生装置 |
| KR10-1998-0024628A KR100422031B1 (ko) | 1997-06-27 | 1998-06-27 | 복수의기준전압을발생하는기준전압발생회로 |
| CNB981025609A CN1140050C (zh) | 1997-06-27 | 1998-06-29 | 可产生多个参考电压的参考电压发生电路 |
| US09/106,266 US6147549A (en) | 1997-06-27 | 1998-06-29 | Reference voltage generating circuit of generating a plurality of reference voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17205597A JP3223844B2 (ja) | 1997-06-27 | 1997-06-27 | 基準電圧発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1124766A JPH1124766A (ja) | 1999-01-29 |
| JP3223844B2 true JP3223844B2 (ja) | 2001-10-29 |
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ID=15934706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17205597A Expired - Fee Related JP3223844B2 (ja) | 1997-06-27 | 1997-06-27 | 基準電圧発生装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6147549A (ja) |
| JP (1) | JP3223844B2 (ja) |
| KR (1) | KR100422031B1 (ja) |
| CN (1) | CN1140050C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1014547A3 (en) * | 1998-12-21 | 2000-11-15 | Fairchild Semiconductor Corporation | Low-current charge pump system |
| JP3326769B2 (ja) | 2000-01-12 | 2002-09-24 | 株式会社アドバンテスト | 定電圧電源回路および定電圧電源回路基板 |
| JP2001332696A (ja) * | 2000-05-24 | 2001-11-30 | Nec Corp | 基板電位検知回路及び基板電位発生回路 |
| US6861895B1 (en) * | 2003-06-17 | 2005-03-01 | Xilinx Inc | High voltage regulation circuit to minimize voltage overshoot |
| US7180211B2 (en) * | 2003-09-22 | 2007-02-20 | Micro Technology, Inc. | Temperature sensor |
| US6970009B1 (en) * | 2004-01-16 | 2005-11-29 | Unisys Corporation | Single-transistor two resistor circuit which translate test signals to selectable voltage levels |
| JP4470606B2 (ja) * | 2004-06-18 | 2010-06-02 | ソニー株式会社 | 高周波素子、並びに通信装置 |
| JP5295706B2 (ja) * | 2008-10-03 | 2013-09-18 | 株式会社東芝 | 電圧発生回路、及びそれを備えた半導体記憶装置 |
| EP2341616B1 (en) * | 2009-12-23 | 2013-04-24 | STMicroelectronics Design and Application S.R.O. | Capacitive load driving amplifier |
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| CN116743124A (zh) * | 2023-06-28 | 2023-09-12 | 上海极海盈芯科技有限公司 | 阈值产生电路、芯片和装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| GB1599406A (en) * | 1977-08-11 | 1981-09-30 | Horstmann Gear Group Ltd | Gas detector with a failure sensor |
| JPS5665190A (en) * | 1979-11-01 | 1981-06-02 | Nippon Electric Co | Voltage devider circuit |
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-
1997
- 1997-06-27 JP JP17205597A patent/JP3223844B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-27 KR KR10-1998-0024628A patent/KR100422031B1/ko not_active IP Right Cessation
- 1998-06-29 US US09/106,266 patent/US6147549A/en not_active Expired - Lifetime
- 1998-06-29 CN CNB981025609A patent/CN1140050C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1208991A (zh) | 1999-02-24 |
| CN1140050C (zh) | 2004-02-25 |
| KR100422031B1 (ko) | 2004-06-04 |
| JPH1124766A (ja) | 1999-01-29 |
| KR19990007415A (ko) | 1999-01-25 |
| US6147549A (en) | 2000-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010508 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010724 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070824 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080824 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080824 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090824 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090824 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100824 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110824 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110824 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130824 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
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|
| S111 | Request for change of ownership or part of ownership |
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|
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|
| R250 | Receipt of annual fees |
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