JP5493916B2

JP5493916B2 - 昇降圧ｄｃ−ｄｃコンバータおよびスイッチング制御回路

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Publication number: JP5493916B2
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Inventors: 敬三熊谷; 隆廣島
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Description

本発明は、直流電圧を変換するＤＣ−ＤＣコンバータおよびその制御回路に関し、特に入力電圧を昇圧または降圧して出力可能な昇降圧ＤＣ−ＤＣコンバータに適用して有効な技術に関する。

変動する直流電圧を入力電圧として所定の電位の直流電圧に変換して出力するＤＣ−ＤＣコンバータとして、入力電圧を昇圧または降圧して出力可能な昇降圧ＤＣ−ＤＣコンバータがある。従来、このような昇降圧ＤＣ−ＤＣコンバータに関する発明としては、例えば特許文献１や特許文献２に記載されているものがある。

図８には、特許文献１に開示されている昇降圧ＤＣ−ＤＣコンバータの構成を示す。この昇降圧ＤＣ−ＤＣコンバータは、電池などの直流電源から供給される直流電圧Ｖinが印加される入力端子ＩＮと出力端子ＯＵＴとの間に、スイッチング素子Ｓ１とインダクタ（コイル）Ｌと整流用のダイオードＤ２が直列に接続されている。また、インダクタＬの入力側の端子（ノードＮ１）と接地点との間にはダイオードＤ１が逆方向接続され、インダクタＬの出力側の端子（ノードＮ２）と接地点との間にはスイッチング素子Ｓ２が接続されている。

スイッチング素子Ｓ１とＳ２をオン、オフ駆動する制御回路は、図９に示すように、出力電圧をＰＷＭ（パルス幅変調）制御するために使用する三角波を発生する三角波発生回路ＴＷＧと、フィードバック電圧ＦＢ１を反転する反転アンプＡＭＰと、三角波およびフィードバック電圧ＦＢ１またはその反転電圧ＦＢ２を入力とする一対のＰＷＭコンパレータＣＭＰ１，ＣＭＰ２とを備える。そして、入力電圧Ｖinが目標出力電圧よりも高いとき、すなわちフィードバック電圧ＦＢ１が三角波のピーク電圧Ｖ１よりも低いときは、スイッチング素子Ｓ２を連続オフ状態にしてスイッチング素子Ｓ１をＰＷＭパルスで駆動して、Ｖinを降圧した電圧Ｖoutを出力する。また、入力電圧Ｖinが目標出力電圧よりも低いとき、すなわちフィードバック電圧ＦＢ１が三角波のピーク電圧Ｖ１よりも高いときは、スイッチング素子Ｓ１を連続オン状態にしてスイッチング素子Ｓ２をＰＷＭパルスで駆動して、Ｖinを昇圧した電圧Ｖoutを出力する。

特許第３４４０３１４号公報特許第３９５３４４３号公報

昇降圧ＤＣ−ＤＣコンバータにおいては、三角波を発生する三角波発生回路ＴＷＧには、三角波の上側のピーク値を規定する上限値電圧Ｖ１と三角波の下側のピーク値を規定する下限値電圧Ｖ２とが供給され、三角波発生回路ＴＷＧはこの上限値電圧Ｖ１と下限値電圧Ｖ２とを用いて三角波を発生するように構成される。なお、三角波発生回路ＴＷＧは、定電流源とコンデンサとを有する充放電回路と、上限値電圧Ｖ１と下限値電圧Ｖ２を比較電圧として充放電の切替えタイミングを生成するコンパレータなどから構成することができる。

特許文献１に開示されている昇降圧ＤＣ−ＤＣコンバータにおいては、三角波発生回路ＴＷＧに供給される上限値電圧Ｖ１を、そのまま反転アンプＡＭＰにおける基準電圧として供給するようにしている。このような上限値電圧Ｖ１が基準電圧として供給されることによって、反転アンプＡＭＰからは、図１０（Ａ）に示すように、電圧Ｖ１を基準としてフィードバック電圧ＦＢ１を反転した電圧ＦＢ２が生成され、それが昇圧側のＰＷＭコンパレータＣＭＰ２に供給されるように構成されている。

しかしながら、上記のように三角波の上側のピーク値を規定する上限値電圧Ｖ１がそのまま反転アンプＡＭＰにおける基準電圧として供給される構成であると、三角波発生回路を構成するコンパレータで生じる遅延等によって、実際の三角波のピーク値は上限値電圧Ｖ１よりも高くなってしまう。その結果、図１０（Ｂ）に点線で示すように、本来昇圧用のスイッチング素子Ｓ２をオンさせる必要のないタイミングで、スイッチング素子Ｓ２をオンさせるパルスが出力されて、無駄な電流が多く流れるようになってしまうという課題があることが分かった。

本発明は上記のような課題に着目してなされたもので、その目的とするところは、出力電圧のＰＷＭ制御のための三角波を発生する回路とＰＷＭコンパレータおよびフィードバック電圧を反転する反転アンプを備えた昇降圧ＤＣ−ＤＣコンバータにおいて、三角波のピーク値と反転アンプの基準電圧とのずれによって無駄な電流を減少させ電力効率を向上させることができるようにすることにある。

上記目的を達成するため本発明は、
昇降圧ＤＣ−ＤＣコンバータの電圧変換用のインダクタに電流を流し込むための第１のスイッチング素子とインダクタから電流を引くための第２のスイッチング素子のオフ、オン信号を生成し出力するスイッチング制御回路において、
ＤＣ−ＤＣコンバータの出力電圧に応じた電圧を出力する誤差増幅回路と、
前記誤差増幅回路の出力を所定の電圧を基準にして反転する反転増幅回路と、
三角波を生成する波形生成回路と、
前記誤差増幅回路の出力と前記波形生成回路の出力とを入力とする第１の電圧比較回路と、
前記反転増幅回路の出力と前記波形生成回路の出力とを入力とする第２の電圧比較回路と、
前記波形生成回路により生成された三角波のピーク値を検出して該ピーク値に相当する電圧を前記反転増幅回路に基準電圧として供給するピーク値検出回路と、
を備えるようにした。

上記のような手段によれば、波形生成回路により実際に生成された三角波のピーク値を検出して該ピーク値に相当する電圧を反転増幅回路に基準電圧として供給して、反転増幅回路が誤差増幅回路の出力を反転するため、反転増幅回路の基準電圧が三角波のピーク値よりも低くなることによって、ＤＣ−ＤＣコンバータのスイッチング素子をオンさせる必要のないタイミングで、スイッチング素子をオンさせるパルスが出力されて、無駄な電流が多く流れるのを防止することができるようになる。

ここで、望ましくは、前記ピーク値検出回路は、前記波形生成回路により生成された三角波の平均電圧を抽出する電圧平均化回路と、該電圧平均化回路により抽出された電圧を所定の倍率で増幅する倍数回路と、を有するように構成する。これにより、比較的簡単な回路によって反転増幅回路に供給される基準電圧が実際の三角波のピーク値に相当する電圧となるようにすることができる。

また、望ましくは、前記波形生成回路は、定電流源と、該定電流源の定電流に比例した電流を流す第１カレントミラー回路および第２カレントミラー回路と、前記第１カレントミラー回路からの電流によって充電される第１容量素子と、前記第２カレントミラー回路からの電流によって充電される第２容量素子と、前記第１容量素子の充電電荷を放電可能な第１放電手段と、前記第２容量素子の充電電荷を放電可能な第２放電手段とを有し、前記第１容量素子の充電電圧によって前記第１の電圧比較回路および第２電圧比較回路に供給される波形信号が生成され、前記第２容量素子の充電電圧が前記ピーク値検出回路に供給されてピーク値に相当する電圧が生成され、前記反転増幅回路に基準電圧として供給されるように構成する。これにより、ＰＷＭ制御に用いられる波形信号（三角波）と反転増幅回路に供給される基準電圧を生成するためにピーク値検出回路に供給される信号を別々に生成することができ、２つの信号のピーク値の関係の設定が容易に行えるようになる。

さらに、望ましくは、前記第１カレントミラー回路の出力電流と前記第２カレントミラー回路の出力電流は同一であって、前記第２容量素子の容量値は前記第１容量素子の容量値よりも小さく設定され、前記ピーク値検出回路に供給される前記第２容量素子の充電電圧のピーク値が、前記第１の電圧比較回路および第２電圧比較回路に供給される波形信号のピーク値よりも高くなるように構成する。これにより、２つの容量素子の容量値の大小を設定するだけでピーク値検出回路に供給される信号のピーク値が、第１の電圧比較回路および第２電圧比較回路に供給される波形信号のピーク値よりも高くなるようにすることができる。

また、望ましくは、前記第１容量素子の容量値と前記第２容量素子の容量値は同一であって、前記第１カレントミラー回路の出力電流は前記第２カレントミラー回路の出力電流よりも小さく設定され、前記ピーク値検出回路に供給される前記第２容量素子の充電電圧のピーク値が、前記第１の電圧比較回路および第２電圧比較回路に供給される波形信号のピーク値よりも高くなるように構成する。これにより、２つのカレントミラー回路の出力電流の大小を設定するだけでピーク値検出回路に供給される信号のピーク値が、第１の電圧比較回路および第２電圧比較回路に供給される波形信号のピーク値よりも高くなるようにすることができる。

さらに、望ましくは、前記第１カレントミラー回路の出力電流と前記第２カレントミラー回路の出力電流は同一であって、前記第２容量素子の容量値と前記第１容量素子の容量値は同一に設定され、前記倍数回路は、前記電圧平均化回路により抽出された電圧が非反転入力端子に印加されたオペアンプと、該オペアンプの出力端子と基準電位点との間に接続された分圧回路とを備え、該分圧回路で分圧された電圧が前記オペアンプの反転入力端子に印加され、前記オペアンプの入力電圧を２倍よりも少し高い電圧に増幅することにより、前記ピーク値検出回路に供給される前記第２容量素子の充電電圧のピーク値が、前記第１の電圧比較回路および第２電圧比較回路に供給される波形信号のピーク値よりも高くなるように構成する。これにより、分圧回路を直列形態の２つの抵抗素子で構成した場合、抵抗値の大小を設定するだけでピーク値検出回路に供給される信号のピーク値が、第１の電圧比較回路および第２電圧比較回路に供給される波形信号のピーク値よりも高くなるようにすることができる。

さらに、望ましくは、電圧変換用のインダクタと、該インダクタに電流を流し込むための第１のスイッチング素子と、前記インダクタから電流を引くための第２のスイッチング素子と、前記第１のスイッチング素子がオフされている期間に前記インダクタの電流を整流する第１の整流素子と、前記第２のスイッチング素子がオフされている期間に前記インダクタの電流を整流する第２の整流素子と、前記第１および第２のスイッチング素子をオン、オフ制御する信号を生成するために上記のような構成を有するスイッチング制御回路とによって、昇降圧ＤＣ−ＤＣコンバータを構成する。これにより、無駄な電流が少なく電力効率が良好なＤＣ−ＤＣコンバータを提供することができる。

本発明に従うと、出力電圧のＰＷＭ制御のための三角波を発生する回路とＰＷＭコンパレータおよびフィードバック電圧を反転する反転アンプを備えた昇降圧ＤＣ−ＤＣコンバータにおいて、反転アンプに供給される基準電圧として、三角波のピーク値のずれやばらつきに対して相対的な精度の高い電圧を生成することができ、無駄な電流を減少させて電力効率を向上させることができるという効果がある。

本発明を適用した昇降圧ＤＣ−ＤＣコンバータを構成するスイッチング制御回路の一実施形態を示す回路構成図である。図１の実施形態のスイッチング制御回路におけるピーク値検出回路の構成例を示す回路構成図である。図２のピーク値検出回路の入力と出力の関係を示す波形図である。実施形態のピーク値検出回路における波形（三角波）生成回路の第１の実施例を示す回路図である。第１実施例の波形（三角波）生成回路の出力波形を示す波形図である。実施形態のピーク値検出回路における波形（三角波）生成回路の第２の実施例を示す回路図である。第２実施例の波形（三角波）生成回路の出力波形を示す波形図である。昇降圧ＤＣ−ＤＣコンバータの構成例を示す回路構成図である。従来の昇降圧ＤＣ−ＤＣコンバータを構成するスイッチング制御回路の構成例を示す回路構成図である。図９の従来の昇降圧ＤＣ−ＤＣコンバータを構成するスイッチング制御回路における各部の信号や電位の変化の様子を示す波形図である。

以下、本発明の好適な実施の形態を図面に基づいて説明する。

図１は、本発明を適用した昇降圧ＤＣ−ＤＣコンバータを構成するスイッチング制御回路の一実施形態を示す。このスイッチング制御回路から出力される制御信号によって動作する回路は、図８に示すものとほぼ同一構成の回路を用いることができるので、図示を省略する。ただし、図１の制御回路では、図８の回路のスイッチング素子Ｓ１としてＰチャネルＭＯＳＦＥＴを使用し、Ｓ２としてＮチャネルＭＯＳＦＥＴを使用するものとして説明する。

図１の実施形態のスイッチング制御回路２０は、例えばＤＣ−ＤＣコンバータの出力電圧Ｖoutを分圧するブリーダ抵抗（図示省略）により分圧されたフィードバック電圧ＦＢと参照電圧Ｖref1とを比較して電位差に応じた電圧ＦＢ１を出力する誤差増幅回路としての誤差アンプ２１と、該誤差アンプ２１の出力ＦＢ１が反転入力端子に入力される第１コンパレータ２２と、誤差アンプ２１の出力ＦＢ１を反転する反転増幅回路としての反転アンプ２３と、該反転アンプ２３により反転された電圧ＦＢ２が反転入力端子に入力される第２コンパレータ２４とを備える。

さらに、スイッチング制御回路２０は、前記第１コンパレータ２２および第２コンパレータ２４の非反転入力端子に入力される三角波としての鋸歯状の波形信号ＲＡＭＰを生成する波形生成回路２５と、該波形生成回路２５で生成される波形信号ＲＡＭＰの上限値電圧Ｖ１と下限値電圧Ｖ２を発生する定電圧回路２６と、波形生成回路２５で生成された波形信号ＲＡＭＰのピーク値を検出するピーク値検出回路２７とを備え、該ピーク値検出回路２７で検出されたピーク値電圧が上記反転アンプ２３に反転基準電圧Ｖ１’として供給されている。

前記第１コンパレータ２２と第２コンパレータ２４は、フィードバック電圧ＦＢに応じた電圧を出力する誤差アンプ２１の出力ＦＢ１またはそれを反転した電圧ＦＢ２と波形信号ＲＡＭＰとを比較することで、フィードバック電圧ＦＢに応じたパルス幅を有するＰＷＭパルスを生成し出力する。図１には示されていないが、第１コンパレータ２２と第２コンパレータ２４の出力は、図８に示されている昇降圧ＤＣ−ＤＣコンバータのスイッチング素子Ｓ１，Ｓ２を構成するＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）のゲート端子に印加され、Ｓ１，Ｓ２をオン、オフさせる。

具体的には、入力電圧Ｖinが目標出力電圧よりも高いときは、第２コンパレータ２４の出力は連続してロウレベルとなってスイッチング素子Ｓ２をオフ状態とし、第１コンパレータ２２からＰＷＭパルスが出力されてスイッチング素子Ｓ１をオン、オフ駆動する。そして、スイッチング素子Ｓ１がオンされている期間にインダクタとしてのコイルＬに電流を流し込んでエネルギーを蓄積させ、Ｓ１がオフされるとコイルＬに蓄積されたエネルギーが放出されてダイオードＤ２を介して平滑コンデンサＣに電流を流し込む。これを繰り返すことで、入力電圧Ｖinを降圧した電圧Ｖoutを出力する。また、入力電圧Ｖinが目標出力電圧よりも低くなると、第１コンパレータ２２の出力は連続してロウレベルとなってスイッチング素子Ｓ１を連続オン状態とし、第２コンパレータ２４からＰＷＭパルスが出力されてスイッチング素子Ｓ２をオン、オフ駆動する。これによって、Ｖinを昇圧した電圧Ｖoutを出力する。

なお、図８におけるダイオードＤ１，Ｄ２の代わりにそれぞれＳ１とＳ２と相補的にオン、オフされるスイッチング素子を設けた同期整流方式の昇降圧ＤＣ−ＤＣコンバータもある。その場合、ダイオードＤ１の代わりに設けられるスイッチング素子としてＮチャネルＭＯＳＦＥＴを使用し、ダイオードＤ２の代わりに設けられるスイッチング素子としてＰチャネルＭＯＳＦＥＴを使用することで、それぞれＳ１，Ｓ２と同一の信号をゲート端子に印加することができる。

特に限定されるものではないが、図１の制御回路２０およびスイッチング・トランジスタ（Ｓ１，Ｓ２）とダイオード（Ｄ１，Ｄ２）は半導体集積回路（電源駆動用ＩＣ）として構成し、インダクタとしてのコイルＬおよび平滑コンデンサＣ１はこのＩＣに設けられている外部端子に外付け素子として接続するように構成することができる。

図２には、本実施形態のスイッチング制御回路２０を構成する波形信号ＲＡＭＰ（以下、三角波と称する）のピーク値検出回路２７の構成例が示されている。

図２に示されているように、ピーク値検出回路２７は、三角波ＲＡＭＰを受けてその平均電圧に相当する電圧Ｖａを出力するロウパスフィルタからなる電圧平均化回路７１と、該電圧平均化回路７１の出力を所定の倍率で増幅して出力する倍数回路７２とからなる。倍数回路７２は、電圧平均化回路７１の出力電圧Ｖａが非反転入力端子に入力されたオペアンプＡＭＰ１と、該オペアンプＡＭＰ１の出力端子と下限値電圧Ｖ２が印加される定電圧端子との間に直列に接続された抵抗Ｒ１，Ｒ２とを備え、抵抗Ｒ１，Ｒ２で分圧された電圧がオペアンプＡＭＰ１の反転入力端子にフィードバックされている。

上記のような倍数回路７２においては、オペアンプＡＭＰ１がそのイマジナリショート作用により、抵抗Ｒ１とＲ２の接続ノードの電位を非反転入力端子の入力電圧Ｖａと一致させるような電圧を出力する。すなわち、Ｖａを｛（Ｒ１＋Ｒ２）／Ｒ２｝倍した電圧を出力する。この実施形態では、抵抗Ｒ１，Ｒ２の抵抗値を同一に設定することによって、図３に示すように、フィルタ回路７１の出力電圧Ｖａの２倍の電圧２Ｖａを生成し、これを反転アンプ２３に基準電圧Ｖ１’として供給するように構成されている。

図４には、三角波を生成する波形生成回路２５と電圧平均化回路７１および倍数回路７２の具体的な回路の第１実施例が示されている。電圧平均化回路７１と倍数回路７２は、図２に示されているものと同じである。なお、図４では、下限値電圧Ｖ２が接地電位である場合が示されている。

波形生成回路２５は、基準となる電流Ｉrefを流す定電流源ＣＣ０と、該定電流源ＣＣ０と直列に接続されたＰチャネルＭＯＳトランジスタＱ０と、該トランジスタＱ０とゲート共通接続されたＰチャネルＭＯＳトランジスタＱ２と、該トランジスタＱ２のドレイン端子と接地点との間に接続された容量素子Ｃ２と、該容量素子Ｃ２と並列に接続されたＮチャネルＭＯＳトランジスタＱ３とを備える。トランジスタＱ０は、ゲートとドレインが結合されたいわゆるダイオード接続とされ、定電流源ＣＣ０の電流Ｉrefを電圧に変換する。

上記トランジスタＱ２のゲート端子にはトランジスタＱ０のゲート電圧が印加されており、Ｑ０とＱ２のサイズ比（Ｗ／Ｌ比）に応じて電流Ｉrefに比例した電流を生成するカレントミラー回路を構成している。このカレントミラー回路で生成された定電流Ｉｃによって、容量素子Ｃ２が充電されることにより、図５（Ａ）に示すように、容量素子Ｃ２の電圧Ｖrampは一定の傾きで増加することとなる。定電流源ＣＣ０とカレントミラー回路（Ｑ０，Ｑ２）によって定電流回路が構成されているとみることもできる。

容量素子Ｃ２の電圧ＶrampはコンパレータＣＭＰ３によって定電圧Ｖ１と比較され、ＶrampがＶ１に達すると、コンパレータＣＭＰ３の出力がロウレベルからハイレベルに変化する。すると、トランジスタＱ３がオン状態にされるため、容量素子Ｃ２の電荷がディスチャージされ、容量素子Ｃ２の電圧Ｖrampは急激に接地電位まで立ち下がる。これにより、コンパレータＣＭＰ３の出力がハイレベルからロウレベルに変化してトランジスタＱ３がオフ状態にされるため、容量素子Ｃ２が再び定電流Ｉｃによって充電され、容量素子Ｃ２の電圧Ｖrampは上昇する。これを繰り返すことによって、図５（Ｂ）に示すような鋸波（三角波）ＲＡＭＰが生成される。

上記充放電動作において、コンパレータＣＭＰ３による比較動作にはどうしても遅れが生じる。従って、実際には、電圧Ｖrampが定電圧Ｖ１に達した時点で接地電位へ立ち下がるのではなく、Ｖ１よりも若干高い電圧Ｖ１’に達した時点で電圧Ｖrampが立ち下がることとなる。つまり、図１のＰＷＭコンパレータＣＭＰ１，ＣＭＰ２に供給される三角波ＲＡＭＰのピーク値は、Ｖ１ではなくＶ１’となる。

しかるに、本実施形態においては、容量素子Ｃ２の充電電圧Ｖrampを電圧平均化回路７１で平均化し、倍数回路７２で２倍に増幅した電圧Ｖ１’を反転アンプ２３に反転基準電圧として供給するため、定電圧Ｖ１を反転基準電圧として反転アンプ２３に供給する場合に比べて、相対的に精度の高い基準電圧に基づいてフィードバック電圧ＦＢを反転して、ＰＷＭコンパレータＣＭＰ２に供給することができる。その結果、昇圧用のスイッチング素子Ｓ２（図１）をオンさせる必要のないタイミングで、スイッチング素子Ｓ２をオンさせるパルスが出力されて、無駄な電流が多く流れるのを防止することができる。

図６には、三角波を生成する波形生成回路２５と電圧平均化回路７１および倍数回路７２の具体的な回路の第２実施例が示されている。電圧平均化回路７１と倍数回路７２は、図２に示されているものと同じである。

この実施例の波形生成回路２５は、基準となる電流Ｉrefを流す定電流源ＣＣ０と、該定電流源ＣＣ０と直列に接続されたＰチャネルＭＯＳトランジスタＱ０と、該トランジスタＱ０とゲート共通接続されたＰチャネルＭＯＳトランジスタＱ１，Ｑ２と、これらのトランジスタＱ１，Ｑ２のドレイン端子と接地点との間に接続された容量素子Ｃ１，Ｃ２と、容量素子Ｃ１，Ｃ２のそれぞれと並列に接続されたＮチャネルＭＯＳトランジスタＱ４，Ｑ３とを備える。

上記トランジスタＱ０とＱ１およびＱ０とＱ２はそれぞれカレントミラー回路を構成している。この実施例では、トランジスタＱ１とＱ２は同一サイズすなわち同一の電流Ｉｃを流すように構成されている。一方、容量素子Ｃ１，Ｃ２は、容量素子Ｃ２の方がＣ１よりも小さくなるつまりＣ１＞Ｃ２となるように形成されている。また、容量素子Ｃ１，Ｃ２と並列のトランジスタＱ４，Ｑ３は、同一の信号Ｐｒｅによって制御されるように構成されている。信号Ｐｒｅは、容量素子Ｃ１の電圧Ｖramp1と定電圧Ｖ１とを比較するコンパレータを設けて生成しても良いし、ＰＷＭ制御の周期を決定する回路からの信号を用いて生成しても良い。

上記のようにＣ１＞Ｃ２とされ、カレントミラー回路で生成された同一の定電流Ｉｃによって、容量素子Ｃ１，Ｃ２が同一の時間だけ充電されることにより、図７に示すように、容量素子Ｃ１，Ｃ２の電圧Ｖramp1，Ｖramp2は、Ｖramp2の方がＶramp1よりも高い電圧に到達するように動作することとなる。そのため、電圧Ｖramp2を平均化回路７１で平均化し、倍数回路７２で２倍に増幅した電圧Ｖ１’を反転アンプ２３に反転基準電圧として供給すると、Ｖramp1のピーク電圧Ｖ１を反転基準電圧として反転アンプ２３に供給する場合に比べて、相対的に精度の高い基準電圧に基づいてフィードバック電圧ＦＢを反転して、ＰＷＭコンパレータＣＭＰ２に供給することができる。その結果、昇圧用のスイッチング素子Ｓ２（図１）をオンさせる必要のないタイミングで、スイッチング素子Ｓ２をオンさせるパルスが出力されて、無駄な電流が多くなるのを防止することができる。

以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、前記第２実施例の波形生成回路では、容量素子Ｃ１，Ｃ２の大きさをＣ１＞Ｃ２となるように設定したが、Ｃ１，Ｃ２の大きさはＣ１＝Ｃ２とし、カレントミラー回路を構成するトランジスタＱ１とＱ２のサイズを、Ｑ１よりもＱ２の方が大きい、つまりＱ１＜Ｑ２となるように形成して、Ｑ２の電流をＱ１の電流よりも多くし、Ｖramp2の方がＶramp1よりも速く立ち上がるように構成してもよい。さらに、Ｃ１，Ｃ２の大きさはＣ１＝Ｃ２、トランジスタＱ１とＱ２のサイズはＱ１＝Ｑ２とし、倍率アンプ７２を構成する抵抗Ｒ１とＲ２の大きさを、（Ｒ１＋Ｒ２）／Ｒ２が２よりも大きくなるように設定しても良い。

また、前記実施形態のＤＣ−ＤＣコンバータでは、ＰＷＭコンパレータ（２５,２６)に供給する三角波として鋸波を使用した場合を示したが、立上がり傾きと立下がりの傾きを有する狭義の三角波を使用するようにしても良い。

また、以上の説明では、本発明を昇降圧型のＤＣ−ＤＣコンバータに適用した例を説明したが、本発明はそれに限定されるものではなく、ＰＷＭ用の三角波を生成する波形生成回路を備え、三角波のピーク値に応じた電圧を必要とするＤＣ−ＤＣコンバータに広く利用することができる。

２０スイッチング制御回路
２１誤差アンプ（誤差増幅回路）
２２第１コンパレータ（第１の電圧比較回路）
２３反転アンプ（反転増幅回路）
２４第２コンパレータ（第２の電圧比較回路）
２５波形生成回路
２６定電圧回路
２７ピーク値検出回路
７１電圧平均化回路
７２倍数回路
Ｌコイル（インダクタ）
Ｓ１スイッチング素子
Ｓ２スイッチング素子

Claims

昇降圧ＤＣ−ＤＣコンバータの電圧変換用のインダクタに電流を流し込むための第１のスイッチング素子とインダクタから電流を引くための第２のスイッチング素子のオフ、オン信号を生成し出力するスイッチング制御回路であって、
ＤＣ−ＤＣコンバータの出力電圧に応じた電圧を出力する誤差増幅回路と、
前記誤差増幅回路の出力を所定の電圧を基準にして反転する反転増幅回路と、
三角波を生成する波形生成回路と、
前記誤差増幅回路の出力と前記波形生成回路の出力とを入力とする第１の電圧比較回路と、
前記反転増幅回路の出力と前記波形生成回路の出力とを入力とする第２の電圧比較回路と、
前記波形生成回路により生成された三角波のピーク値を検出して該ピーク値に相当する電圧を前記反転増幅回路に基準電圧として供給するピーク値検出回路と、
を備えることを特徴とするスイッチング制御回路。
前記ピーク値検出回路は、前記波形生成回路により生成された三角波の平均電圧を抽出する電圧平均化回路と、該電圧平均化回路により抽出された電圧を所定の倍率で増幅する倍数回路と、を有することを特徴とする請求項１に記載のスイッチング制御回路。
前記波形生成回路は、定電流源と、該定電流源の定電流に比例した電流を流す第１カレントミラー回路および第２カレントミラー回路と、前記第１カレントミラー回路からの電流によって充電される第１容量素子と、前記第２カレントミラー回路からの電流によって充電される第２容量素子と、前記第１容量素子の充電電荷を放電可能な第１放電手段と、前記第２容量素子の充電電荷を放電可能な第２放電手段とを有し、前記第１容量素子の充電電圧によって前記第１の電圧比較回路および第２電圧比較回路に供給される波形信号が生成され、前記第２容量素子の充電電圧が前記ピーク値検出回路に供給されてピーク値に相当する電圧が生成され、前記反転増幅回路に基準電圧として供給されるように構成されていることを特徴とする請求項２に記載のスイッチング制御回路。
前記第１カレントミラー回路の出力電流と前記第２カレントミラー回路の出力電流は同一であって、前記第２容量素子の容量値は前記第１容量素子の容量値よりも小さく設定され、前記ピーク値検出回路に供給される前記第２容量素子の充電電圧のピーク値が、前記第１の電圧比較回路および第２電圧比較回路に供給される波形信号のピーク値よりも高くなるように構成されていることを特徴とする請求項３に記載のスイッチング制御回路。
前記第１容量素子の容量値と前記第２容量素子の容量値は同一であって、前記第１カレントミラー回路の出力電流は前記第２カレントミラー回路の出力電流よりも小さく設定され、前記ピーク値検出回路に供給される前記第２容量素子の充電電圧のピーク値が、前記第１の電圧比較回路および第２電圧比較回路に供給される波形信号のピーク値よりも高くなるように構成されていることを特徴とする請求項３に記載のスイッチング制御回路。
前記第１カレントミラー回路の出力電流と前記第２カレントミラー回路の出力電流は同一であって、前記第２容量素子の容量値と前記第１容量素子の容量値は同一に設定され、
前記倍数回路は、前記電圧平均化回路により抽出された電圧が非反転入力端子に印加されたオペアンプと、該オペアンプの出力端子と基準電位点との間に接続された分圧回路とを備え、該分圧回路で分圧された電圧が前記オペアンプの反転入力端子に印加され、前記オペアンプの入力電圧を２倍よりも少し高い電圧に増幅することにより、前記ピーク値検出回路に供給される前記第２容量素子の充電電圧のピーク値が、前記第１の電圧比較回路および第２電圧比較回路に供給される波形信号のピーク値よりも高くなるように構成されていることを特徴とする請求項３に記載のスイッチング制御回路。
電圧変換用のインダクタと、該インダクタに電流を流し込むための第１のスイッチング素子と、前記インダクタから電流を引くための第２のスイッチング素子と、前記第１のスイッチング素子がオフされている期間に前記インダクタの電流を整流する第１の整流素子と、前記第２のスイッチング素子がオフされている期間に前記インダクタの電流を整流する第２の整流素子と、前記第１および第２のスイッチング素子をオン、オフ制御する信号を生成する請求項１〜６のいずれかに記載のスイッチング制御回路とを備えることを特徴とする昇降圧ＤＣ−ＤＣコンバータ。