KR100695037B1 - 반도체 메모리 장치의 내부 전원전압 발생회로 및 내부전원전압 발생방법 - Google Patents

반도체 메모리 장치의 내부 전원전압 발생회로 및 내부전원전압 발생방법 Download PDF

Info

Publication number
KR100695037B1
KR100695037B1 KR1020050086089A KR20050086089A KR100695037B1 KR 100695037 B1 KR100695037 B1 KR 100695037B1 KR 1020050086089 A KR1020050086089 A KR 1020050086089A KR 20050086089 A KR20050086089 A KR 20050086089A KR 100695037 B1 KR100695037 B1 KR 100695037B1
Authority
KR
South Korea
Prior art keywords
voltage
node
pull
power supply
reference voltage
Prior art date
Application number
KR1020050086089A
Other languages
English (en)
Inventor
임종형
강상석
변상만
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050086089A priority Critical patent/KR100695037B1/ko
Priority to DE102006043623A priority patent/DE102006043623A1/de
Priority to US11/521,178 priority patent/US7391254B2/en
Application granted granted Critical
Publication of KR100695037B1 publication Critical patent/KR100695037B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Abstract

반도체 메모리 장치의 내부 전원전압 발생회로 및 반도체 메모리 장치의 내부 전원전압 발생방법이 개시되어 있다. 내부 전원전압 발생회로는 제 1 구동회로, 제 2 구동회로, 및 저항성 소자를 구비한다. 제 1 구동회로는 제 1 노드의 전압을 피드백 받고 제 1 및 제 2 기준전압에 기초하여 제 1 기준전압과 제 2 기준전압 사이의 값을 가지고 안정화된 제 1 출력전압을 발생시키고 제 1 노드에 제공한다. 제 2 구동회로는 제 2 노드의 전압을 피드백 받고 제 3 및 제 4 기준전압에 기초하여 제 1 기준전압과 제 2 기준전압 사이의 값을 가지고 안정화된 제 2 출력전압을 발생시키고 제 2 노드에 제공한다. 저항성 소자는 상기 제 1 노드와 상기 제 2 노드 사이에 결합되어 있고, 상기 제 2 노드에서 내부 전원전압이 발생된다. 따라서, 반도체 메모리 장치의 내부 전원전압 발생회로는 2 개의 구동회로를 구비하여 셋업시 안정되고 셋업시간이 짧은 내부 전원전압을 발생시킬 수 있다.

Description

반도체 메모리 장치의 내부 전원전압 발생회로 및 내부 전원전압 발생방법{CIRCUIT AND METHOD FOR GENERATING INTERNAL SUPPLY VOLTAGE OF A SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 내부 전원전압 발생회로를 나타내는 회로도이다.
도 2는 본 발명의 실시예에 따른 내부 전원전압 발생회로를 나타내는 회로도이다.
도 3은 도 2의 내부 전원전압 발생회로의 동작영역을 나타내는 도면이다.
도 4는 본 발명의 내부 전원전압 발생회로와 종래의 내부 전원전압 발생회로에 대한 셋업시간을 나타내는 그래프이다.
도 5는 본 발명의 내부 전원전압 발생회로에 의해 발생된 플레이트 전압을 사용한 DRAM 장치의 메모리 셀을 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1000 : 내부 전원전압 발생회로
1100 : 제 1 구동회로
1200 : 제 2 구동회로
1300 : 기준전압 발생회로
1400 : 임피던스 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 내부 전원전압 발생회로에 관한 것이다.
반도체 메모리 장치는 일반적으로 데이터를 저장하는 데 사용된다. RAM(Random Access Memory)은 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다. DRAM(Dynamic Random Access Memory)은 RAM의 일종으로서 휘발성이며 메모리 셀들로 구성되어 있다. 메모리 셀은 일반적으로 하나의 셀 트랜지스터와 하나의 셀 커패시터로 구성되어 있으며, "1" 또는 "0"의 형태로 셀 커패시터에 전하로서 정보를 저장할 수 있다.
DRAM의 메모리 셀들은 워드라인과 비트라인에 연결되어 있으며, 워드라인 인에이블 신호에 응답하여 메모리 셀들을 구성하는 셀 트랜지스터가 턴온되면 셀 커패시터에 저장되어 있던 데이터가 비트라인에 출력되거나, 비트라인의 데이터가 셀 커패시터에 저장된다.
메모리 셀을 구성하는 셀 커패시터의 한 단자는 메모리 셀을 구성하는 셀 트랜지스터에 연결되어 있고, 다른 한 단자는 셀 플레이트에 연결되어 있다. 셀 플레이트에는 셀 플레이트 전압(VP)이 인가되며, 셀 플레이트 전압(VP)은 셀 플레이트 전압 발생장치에 의해 발생된다. 셀 커패시터의 정전용량은 데이터의 유지 능력과 관련이 있으며, 물리적인 셀 커패시터의 면적과 셀 커패시터의 양단 전위에 의해 결정된다.
반도체 메모리 장치에 사용되는 내부 전원전압에는 메모리 셀의 셀 커패시터에 사용되는 셀 플레이트 전압(VP), 비트라인 프리차지 전압(VBLP) 등이 있다.
도 1은 종래 기술에 따른 내부 전원전압 발생회로를 나타내는 회로도로서, 한국공개특허 제 2004-0105976호에 개시되어 있다. 도 1을 참조하면, 내부 전원전압 발생회로는 기준전압 분배기(10), 차동증폭기들(22, 24)을 가지는 비교기(20), 및 드라이버(30)를 구비한다. 도 1의 내부 전원전압 발생회로는 2 개의 기준전압(VRP, VRN)에 응답하여 메모리 셀의 플레이트 전압(VP)을 발생시킨다.
DRAM 장치가 고집적화 됨에 따라 셀 플레이트 전압 발생장치가 공급해야할 메모리 셀들이 많아지고, 더 큰 용량의 셀 플레이트 전압 발생장치가 필요하다. 또한, DRAM 장치가 고집적화 됨에 따라 도 1에 도시된 바와 같은 종래의 내부전원전압 발생회로를 사용한 반도체 메모리 장치는 셋업시 셀 플레이트 전압이 불안정해질 수 있고, 셋업시간이 길어질 수 있다.
따라서, 셋업시간이 보다 짧고 안정된 내부 전원전압을 발생시키는 내부전원전압 발생회로가 요구된다.
본 발명의 목적은 셋업시 안정되고 셋업시간이 짧은 내부 전원전압을 발생시키는 내부 전원전압 발생회로를 제공하는 것이다.
본 발명의 다른 목적은 셋업시 안정되고 셋업시간이 짧은 내부 전원전압을 발생시키는 내부 전원전압 발생회로를 구비한 반도체 메모리 장치를 제공하는 것이 다.
본 발명의 또 다른 목적은 셋업시 안정되고 셋업시간이 짧은 내부 전원전압을 발생시키는 내부 전원전압 발생방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 내부 전원전압 발생회로는 제 1 구동회로, 제 2 구동회로, 및 저항성 소자를 구비한다.
제 1 구동회로는 제 1 노드의 전압을 피드백 받고 제 1 및 제 2 기준전압에 기초하여 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 값을 가지고 안정화된 제 1 출력전압을 발생시키고 상기 제 1 노드에 제공한다.
제 2 구동회로는 제 2 노드의 전압을 피드백 받고 제 3 및 제 4 기준전압에 기초하여 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 값을 가지고 안정화된 제 2 출력전압을 발생시키고 상기 제 2 노드에 제공한다.
저항성 소자는 상기 제 1 노드와 상기 제 2 노드 사이에 결합되어 있고, 상기 제 2 노드에서 내부 전원전압이 발생된다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 셀 트랜지스터 및 셀 커패시터를 구비하는 메모리 셀을 복수 구비한다.
셀 트랜지스터는 워드라인에 결합된 입력단자와 비트라인에 결합된 제 1 출력단자를 가진다. 셀 커패시터는 상기 셀 트랜지스터의 제 2 출력단자에 결합된 제 1 단자와 셀 플레이트 전압이 인가되는 제 2 단자를 가진다.
상기 셀 플레이트 전압은 제 1 구동회로, 제 2 구동회로, 및 저항성 소자를 구비하는 내부 전원전압 발생회로에 의해 발생된다.
제 1 구동회로는 제 1 노드의 전압을 피드백 받고 제 1 및 제 2 기준전압에 기초하여 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 값을 가지고 안정화된 제 1 출력전압을 발생시키고 상기 제 1 노드에 제공한다.
제 2 구동회로는 제 2 노드의 전압을 피드백 받고 제 3 및 제 4 기준전압에 기초하여 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 값을 가지고 안정화된 제 2 출력전압을 발생시키고 상기 제 2 노드에 제공한다.
저항성 소자는 상기 제 1 노드와 상기 제 2 노드 사이에 결합되어 있고, 상기 제 2 노드에서 내부 전원전압이 발생된다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치의 내부 전원전압 발생방법은 워드라인과 비트라인에 결합된 셀 트랜지스터 및 상기 셀 트랜지스터에 결합된 제 1 단자 및 셀 플레이트 전압이 인가되는 제 2 단자를 가지는 셀 커패시터를 포함하는 메모리 셀을 복수 개 구비하고, 제 1 노드와 제 2 노드 사이에 결합된 저항성 소자를 구비한 반도체 메모리 장치의 내부 전원전압 발생방법에 있어서, 상기 셀 플레이트 전압은 상기 제 1 노드의 전압을 피드백 받고 제 1 및 제 2 기준전압에 기초하여 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 값을 가지고 안정화된 제 1 출력전압을 발생시켜 상기 제 1 노드에 제공하는 단계, 상기 제 2 노드의 전압을 피드백 받고 제 3 및 제 4 기준전압에 기초하여 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 값을 가지고 안정화된 제 2 출력전압을 발생시켜 상기 제 2 노드에 제공하는 단계를 포함하는 내부 전원전압 발생방법에 의해 발생된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 2는 본 발명의 실시예에 따른 내부 전원전압 발생회로를 나타내는 회로도이다. 도 2를 참조하면, 내부 전원전압 발생회로(1000)는 제 1 구동회로(1100) 및 제 2 구동회로(1200)를 구비한다.
제 1 구동회로(1100)는 피드백 전압(VFEED1)을 수신하고 제 1 기준전압(VR1) 및 제 2 기준전압(VR2)에 기초하여 제 1 기준전압(VR1)과 제 2 기준전압(VR2) 사이의 값을 가지고 안정화된 전압을 발생시킨다.
제 2 구동회로(1200)는 피드백 전압(VFEED2)을 수신하고 제 3 기준전압(VR3) 및 제 4 기준전압(VR4)에 기초하여 제 3 기준전압(VR3)과 제 4 기준전압(VR4) 사이의 값을 가지고 안정화된 전압을 발생시킨다.
또한, 내부 전원전압 발생회로(1000)는 제 1 구동회로(1100)의 출력단자와 제 2 구동회로(1200)의 출력단자 사이에 결합된 임피던스 회로(1400)를 구비한다. 임피던스 회로(1400)는 저항들(RP1, RP3) 및 커패시터(RC1)를 구비한다. 임피던스 회로(1400)는 상기 제 1 구동회로의 출력단자와 상기 제 2 구동회로의 출력단자 사이에 배치되어 있는 전송선에 포함된 기생 저항과 기생 커패시터로 구성될 수 있다. 임피던스 회로(1400)는 특히, 메모리 셀에 결합된 셀 플레이트 근처에 배치되어 있는 전기 도선일 수 있다.
제 1 구동회로(1100)는 차동증폭기들(1110, 1120), 풀업 트랜지스터(MP1), 및 풀다운 트랜지스터(MN1)를 구비한다.
차동증폭기(1110)는 제 1 기준전압(VR1)과 제 1 피드백 전압(VFEED1)과의 차이를 증폭하고 풀업 제어신호(PUP1)를 발생시킨다. 차동증폭기(1120)는 제 2 기준전압(VR2)과 제 1 피드백 전압(VFEED1)과의 차이를 증폭하고 풀다운 제어신호(PDN1)를 발생시킨다. 풀업 트랜지스터(MP1)는 풀업 제어신호(PUP1)에 응답하여 제 1 구동회로(1100)의 출력단자를 풀업시킨다. 풀다운 트랜지스터(MN1)는 풀다운 제어신호(PDN1)에 응답하여 제 1 구동회로(1100)의 출력단자를 풀다운시킨다.
제 2 구동회로(1200)는 차동증폭기들(1210, 1220), 풀업 트랜지스터(MP2), 및 풀다운 트랜지스터(MN2)를 구비한다.
차동증폭기(1210)는 제 3 기준전압(VR3)과 제 2 피드백 전압(VFEED2)과의 차이를 증폭하고 풀업 제어신호(PUP2)를 발생시킨다. 차동증폭기(1220)는 제 4 기준전압(VR4)과 제 2 피드백 전압(VFEED2)과의 차이를 증폭하고 풀다운 제어신호(PDN2)를 발생시킨다. 풀업 트랜지스터(MP2)는 풀업 제어신호(PUP2)에 응답하여 제 2 구동회로(1200)의 출력단자를 풀업시킨다. 풀다운 트랜지스터(MN2)는 풀다운 제어신호(PDN2)에 응답하여 제 2 구동회로(1200)의 출력단자를 풀다운시킨다.
또한, 내부 전원전압 발생회로(1000)는 제 1 내지 제 4 기준전압(VR1~VR4)을 발생시키는 기준전압 발생회로(1300)를 더 구비할 수 있다.
기준전압 발생회로(1300)는 저항들(R1~R5)을 구비한다.
제 1 저항(R5)의 제 1 단자는 접지전압(VSS)에 연결되어 있다. 제 2 저항(R3)의 제 1 단자는 제 1 저항(R5)의 제 2 단자에 연결되어 있다. 제 3 저항(R1)의 제 1 단자는 제 2 저항(R3)의 제 2 단자에 연결되어 있다. 제 4 저항(R2)의 제 1 단자는 제 3 저항(R1)의 제 2 단자에 연결되어 있다. 제 5 저항(R4)은 제 4 저항(R2)의 제 2 단자와 전원전압(VDD) 사이에 연결되어 있다. 제 3 저항(R1)은 직렬 연결된 저항들(R1-1, R1-2)로 구성될 수 있으며, 직렬 연결된 저항들(R1-1, R1-2)은 동일한 저항 값을 가질 수 있다. 저항(R1-1)과 저항(R1-2)의 연결점의 전압 (VTP)은 셀 플레이트 전압(VP)의 목표 값을 나타낸다.
도 3은 도 2의 내부 전원전압 발생회로의 동작영역을 나타내는 도면이다.
이하, 도 2 및 도 3을 참조하여 본 발명의 실시예에 따른 내부 전원전압 발생회로(1000)의 동작을 설명한다.
도 2를 참조하면, 내부 전원전압 발생회로(1000)는 2 개의 구동회로(1100, 1200)를 사용하여 안정화된 셀 플레이트 전압(VP)을 발생시킨다. 기준전압 발생회로(1300)에 의해 기준전압들(VR1~VR4)이 발생된다. 도 3을 참조하면, 기준전압들(VR1, VR2)은 목표 값(VTP)을 중심으로 대칭인 값을 가진다. 기준전압(VR3)은 기준전압(VR1)보다 큰 값을 가지며, 기준전압(VR4)은 기준전압(VR2)보다 작은 값을 가진다.
제 1 구동회로(1100)는 셀 플레이트 전압(VP)이 VR1과 VR2 사이의 값을 가질 때 정상적인 안정화 동작을 수행하고, 제 2 구동회로(1200)는 셀 플레이트 전압(VP)이 VR3보다 크거나 VR4보다 작은 값을 가지는 영역에서 안정화 동작을 수행한다.
차동증폭기(1110)는 제 1 피드백 전압(VFEED1)을 부궤환시키고 제 1 기준전압(VR1)과 제 1 피드백 전압(VFEED1)과의 차이를 증폭하여 풀업 제어신호(PUP1)를 발생시킨다. 차동증폭기(1120)는 제 1 피드백 전압(VFEED1)을 부궤환시키고 제 2 기준전압(VR2)과 제 1 피드백 전압(VFEED1)과의 차이를 증폭하여 풀다운 제어신호(PDN1)를 발생시킨다. 제 1 피드백 전압(VFEED1)이 증가하면, 풀업 제어신호(PUP1)와 풀다운 제어신호(PDN1)가 증가하고 풀다운 트랜지스터(MN1)를 통해 흐르는 전류 가 증가하고 제 1 구동회로(1100)의 출력전압이 감소한다. 마찬가지로, 제 1 피드백 전압(VFEED1)이 감소하면, 풀업 제어신호(PUP1)와 풀다운 제어신호(PDN1)가 감소하고 풀업 트랜지스터(MP1)를 통하여 흐르는 전류가 증가하고 제 1 구동회로(1100)의 출력전압이 증가한다. 차동증폭기(1110)의 기준전압은 VR1이고, 차동증폭기(1120)의 기준전압은 VR2이다.
차동증폭기(1210)는 제 2 피드백 전압(VFEED2)을 부궤환시키고 제 3 기준전압(VR3)과 제 2 피드백 전압(VFEED2)과의 차이를 증폭하여 풀업 제어신호(PUP2)를 발생시킨다. 차동증폭기(1220)는 제 2 피드백 전압(VFEED2)을 부궤환시키고 제 4 기준전압(VR4)과 제 2 피드백 전압(VFEED2)과의 차이를 증폭하여 풀다운 제어신호(PDN2)를 발생시킨다.
제 2 피드백 전압(VFEED2)이 증가하면, 풀업 제어신호(PUP2)와 풀다운 제어신호(PDN2)가 증가하고 풀다운 트랜지스터(MN2)를 통해 흐르는 전류가 증가하고 제 2 구동회로(1200)의 출력전압이 감소한다. 마찬가지로, 제 2 피드백 전압(VFEED2)이 감소하면, 풀업 제어신호(PUP2)와 풀다운 제어신호(PDN2)가 감소하고 풀업 트랜지스터(MP2)를 통하여 흐르는 전류가 증가하고 제 2 구동회로(1200)의 출력전압이 증가한다.
제 1 구동회로(1100)의 출력단자와 제 2 구동회로(1200)의 출력단자 사이에는 소정의 전위차가 존재할 수 있으며, 이 전위차는 임피던스 회로(1400)에 의해 발생된다. 임피던스 회로(1400)는 전기 배선, 특히 셀 플레이트 단자 근처에 배치된 폴리실리콘 층으로 구성될 수 있다.
도 2에 도시된 본 발명의 실시예에 따른 내부 전원전압 발생회로(1000)는 넓은 범위의 피드백 전압에 대해 짧은 셋업시간을 갖고 안정적인 셀 플레이트 전압을 발생시킬 수 있다.
도 4는 본 발명의 내부 전원전압 발생회로와 종래의 내부 전원전압 발생회로에 대한 셋업시간을 나타내는 그래프이다.
도 4에서, V1은 도 2에 도시된 본 발명의 실시예에 따른 내부 전원전압 발생회로(1000)에 의해 발생된 셀 플레이트 전압의 파형을 나타내고, V2는 도 1에 도시된 종래 기술에 따른 내부 전원전압 발생회로에 의해 발생된 셀 플레이트 전압의 파형을 나타내고, V3은 도 1의 회로에서 드라이버(30)를 구성하는 풀업 트랜지스터를 도 2에 도시된 내부 전원전압 발생회로(1000)의 제 1 구동회로(1100)와 제 2 구동회로(1200) 내에 있는 풀업 트랜지스터의 사이즈를 합한 사이즈로 설정하고, 드라이버(30)를 구성하는 풀다운 트랜지스터를 도 2에 도시된 내부 전원전압 발생회로(1000)의 제 1 구동회로(1100)와 제 2 구동회로(1200) 내에 있는 풀다운 트랜지스터의 사이즈를 합한 사이즈로 설정하고 시뮬레이션한 결과 셀 플레이트 전압의 파형을 나타낸다.
도 4를 참조하면, 본원발명의 실시예에 따른 내부 전원전압 발생회로(1000)에 의해 발생된 셀 플레이트 전압(V1)의 파형은 셋업시간이 짧고 안정적으로 목표 값(VTP)에 접근하고 있음을 알 수 있다. 도 1에 도시된 종래의 회로에 의해 발생된 셀 플레이트 전압(V2)은 도 2의 회로에 의해 발생된 셀 플레이트 전압(V1)에 비해 셋업시간이 긴 것을 알 수 있다. 또한, 도 1에 도시된 종래의 회로에서 풀업 트랜 지스터와 풀다운 트랜지스터의 사이즈를 키운 회로의 셀 플레이트 전압(V3)은 초기 셋업시 요동(fluctuation)이 심하게 발생함을 알 수 있다.
도 5는 본 발명의 내부 전원전압 발생회로에 의해 발생된 플레이트 전압을 사용한 DRAM 장치의 메모리 셀을 나타내는 회로도이다.
도 5를 참조하면, 메모리 셀은 셀 트랜지스터(TR) 및 셀 커패시터(C)를 구비한다. 셀 트랜지스터(TR)는 워드라인에 결합된 입력단자와 비트라인에 결합된 제 1 출력단자를 가진다. 셀 커패시터(C)는 셀 트랜지스터(TR)의 제 2 출력단자에 결합된 제 1 단자(T1)와 셀 플레이트 전압(VP)이 인가되는 제 2 단자(T2)를 가진다.
셀 플레이트 전압(VP)은 도 2에 도시된 본 발명의 실시예에 따른 내부 전원전압 발생회로(1000)에 의해 발생된다.
상기에서는 본원발명의 내부전원전압 발생회로의 출력전압을 셀 플레이트 전압으로 사용한 경우를 예로 들어 설명하였지만, 이 기술분야의 통상의 지식을 가진 자라면 본원 발명을 반도체 장치 내에서 필요한 모든 내부 전원전압에 적용할 수 있음을 알 수 있을 것이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 내부 전원전압 발 생회로는 2 개의 구동회로를 구비하여 셋업시 안정되고 셋업시간이 짧은 내부 전원전압을 발생시킬 수 있다.

Claims (16)

  1. 제 1 노드의 전압을 피드백 받고 제 1 및 제 2 기준전압에 기초하여 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 값을 가지고 안정화된 제 1 출력전압을 발생시키고 상기 제 1 노드에 제공하는 제 1 구동회로;
    제 2 노드의 전압을 피드백 받고 제 3 및 제 4 기준전압에 기초하여 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 값을 가지고 안정화된 제 2 출력전압을 발생시키고 상기 제 2 노드에 제공하는 제 2 구동회로; 및
    상기 제 1 노드와 상기 제 2 노드 사이에 결합된 저항성 소자를 구비하고,
    상기 제 2 노드에서 내부 전원전압이 발생되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  2. 제 1 항에 있어서, 상기 내부 전원전압은
    반도체 메모리 장치의 메모리 셀에 인가되는 셀 플레이트 전압인 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  3. 제 1 항에 있어서, 상기 저항성 소자는
    상기 제 1 구동회로의 출력단자와 상기 제 2 구동회로의 출력단자 사이에 배치되어 있는 전송선에 포함된 기생 저항으로 구성된 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  4. 제 1 항에 있어서,
    상기 제 1 기준전압은 상기 제 2 기준전압보다 소정의 전압만큼 큰 값을 가지는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  5. 제 4 항에 있어서,
    상기 제 3 기준전압은 상기 제 1 기준전압보다 제 1 전압만큼 큰 값을 가지고, 상기 제 4 기준전압은 상기 제 2 기준전압보다 제 2 전압만큼 작은 값을 가지는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  6. 제 1 항에 있어서, 상기 제 1 구동회로는
    상기 제 1 기준전압과 상기 피드백된 제 1 노드의 전압과의 차이를 증폭하고 풀업 제어신호를 발생시키는 제 1 차동증폭기;
    상기 제 2 기준전압과 상기 피드백된 제 1 노드의 전압과의 차이를 증폭하고 풀다운 제어신호를 발생시키는 제 2 차동증폭기;
    상기 풀업 제어신호에 응답하여 상기 제 1 노드를 풀업시키는 풀업 트랜지스터; 및
    상기 풀다운 제어신호에 응답하여 상기 제 1 노드를 풀다운시키는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  7. 제 1 항에 있어서, 상기 제 2 구동회로는
    상기 제 3 기준전압과 상기 피드백된 제 2 노드의 전압과의 차이를 증폭하고 풀업 제어신호를 발생시키는 제 1 차동증폭기;
    상기 제 4 기준전압과 상기 피드백된 제 2 노드의 전압과의 차이를 증폭하고 풀다운 제어신호를 발생시키는 제 2 차동증폭기;
    상기 풀업 제어신호에 응답하여 상기 제 2 노드를 풀업시키는 풀업 트랜지스터; 및
    상기 풀다운 제어신호에 응답하여 상기 제 2 노드를 풀다운시키는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  8. 제 1 항에 있어서, 상기 내부 전원전압 발생회로는
    상기 제 1 내지 제 4 기준전압을 발생시키는 기준전압 발생회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  9. 제 8 항에 있어서, 상기 기준전압 발생회로는
    제 1 전원전압과 제 1 기준노드 사이에 결합되어 있는 제 1 저항;
    상기 제 1 기준노드와 제 2 기준노드 사이에 결합되어 있는 제 2 저항;
    상기 제 2 기준노드와 상기 제 3 기준노드 사이에 결합되어 있는 제 3 저항;
    상기 제 3 기준노드와 상기 제 4 기준노드 사이에 결합되어 있는 제 4 저항; 및
    상기 제 4 기준노드와 제 2 전원전압 사이에 결합되어 있는 제 5 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  10. 제 9 항에 있어서,
    상기 제 1 저항과 상기 제 2 저항의 연결점에서 상기 제 4 기준전압이 발생되고, 상기 제 2 저항과 상기 제 3 저항의 연결점에서 상기 제 2 기준전압이 발생되고, 상기 제 3 저항과 상기 제 4 저항의 연결점에서 상기 제 1 기준전압이 발생되고, 상기 제 4 저항과 상기 제 5 저항의 연결점에서 상기 제 3 기준전압이 발생되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  11. 워드라인에 결합된 입력단자와 비트라인에 결합된 제 1 출력단자를 가지는 셀 트랜지스터; 및
    상기 셀 트랜지스터의 제 2 출력단자에 결합된 제 1 단자와 셀 플레이트 전압이 인가되는 제 2 단자를 가지는 셀 커패시터를 구비하는 메모리 셀을 복수 구비하고,
    상기 셀 플레이트 전압은
    제 1 노드의 전압을 피드백 받고 제 1 및 제 2 기준전압에 기초하여 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 값을 가지고 안정화된 제 1 출력전압을 발생시키고 상기 제 1 노드에 제공하는 제 1 구동회로;
    제 2 노드의 전압을 피드백 받고 제 3 및 제 4 기준전압에 기초하여 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 값을 가지고 안정화된 제 2 출력전압을 발생시키고 상기 제 2 노드에 제공하는 제 2 구동회로; 및
    상기 제 1 노드와 상기 제 2 노드 사이에 결합된 저항성 소자를 구비하는 내부 전원전압 발생회로에 의해 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 저항성 소자는
    상기 제 1 구동회로의 출력단자와 상기 제 2 구동회로의 출력단자 사이에 배치되어 있는 전송선에 포함된 기생 저항으로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  13. 워드라인과 비트라인에 결합된 셀 트랜지스터 및 상기 셀 트랜지스터에 결합된 제 1 단자 및 셀 플레이트 전압이 인가되는 제 2 단자를 가지는 셀 커패시터를 포함하는 메모리 셀을 복수 개 구비하고, 제 1 노드와 제 2 노드 사이에 결합된 저항성 소자를 구비한 반도체 메모리 장치의 내부 전원전압 발생방법에 있어서,
    상기 셀 플레이트 전압은
    상기 제 1 노드의 전압을 피드백 받고 제 1 및 제 2 기준전압에 기초하여 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 값을 가지고 안정화된 제 1 출력전압을 발생시켜 상기 제 1 노드에 제공하는 단계; 및
    상기 제 2 노드의 전압을 피드백 받고 제 3 및 제 4 기준전압에 기초하여 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 값을 가지고 안정화된 제 2 출력전압을 발생시켜 상기 제 2 노드에 제공하는 단계를 포함하는 내부 전원전압 발생방법에 의해 발생되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생방법.
  14. 제 13 항에 있어서,
    상기 제 1 노드와 상기 제 2 노드 사이에는 소정의 전위차가 존재하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생방법.
  15. 제 14항에 있어서, 상기 소정의 전위차는
    상기 내부 전원전압이 사용되는 회로 근처에 배치되어 있는 전송선에 포함된 기생 저항에 의해 발생되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생방법.
  16. 삭제
KR1020050086089A 2005-09-15 2005-09-15 반도체 메모리 장치의 내부 전원전압 발생회로 및 내부전원전압 발생방법 KR100695037B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050086089A KR100695037B1 (ko) 2005-09-15 2005-09-15 반도체 메모리 장치의 내부 전원전압 발생회로 및 내부전원전압 발생방법
DE102006043623A DE102006043623A1 (de) 2005-09-15 2006-09-12 Interner Versorgungsspannungs-Erzeugungsschaltkreis, Halbleiterspeicherbauelement und Verfahren zum Erzeugen einer internen Versorgungsspannung
US11/521,178 US7391254B2 (en) 2005-09-15 2006-09-14 Circuit and method of generating internal supply voltage in semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050086089A KR100695037B1 (ko) 2005-09-15 2005-09-15 반도체 메모리 장치의 내부 전원전압 발생회로 및 내부전원전압 발생방법

Publications (1)

Publication Number Publication Date
KR100695037B1 true KR100695037B1 (ko) 2007-03-14

Family

ID=37893652

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050086089A KR100695037B1 (ko) 2005-09-15 2005-09-15 반도체 메모리 장치의 내부 전원전압 발생회로 및 내부전원전압 발생방법

Country Status (3)

Country Link
US (1) US7391254B2 (ko)
KR (1) KR100695037B1 (ko)
DE (1) DE102006043623A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7847617B2 (en) * 2007-12-11 2010-12-07 Elite Semiconductor Memory Technology Inc. Charge pump and method for operating the same
US7961507B2 (en) * 2008-03-11 2011-06-14 Micron Technology, Inc. Non-volatile memory with resistive access component
KR101038998B1 (ko) * 2010-01-08 2011-06-03 주식회사 하이닉스반도체 반도체 메모리 장치의 비트라인 프리차지 전압 생성 회로
KR101226275B1 (ko) * 2011-02-28 2013-01-25 에스케이하이닉스 주식회사 내부전압생성회로
US20130203742A1 (en) 2012-02-06 2013-08-08 William L. Pridgen Valaciclovir and meloxicam combination therapy for functional somatic syndromes

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980046894A (ko) * 1996-12-13 1998-09-15 김광호 Dram 장치의 내부 전원전압 발생회로
KR0162988B1 (ko) * 1994-11-17 1999-02-01 김광호 반도체 집적장치의 내부전압 변환회로
KR20000027643A (ko) * 1998-10-28 2000-05-15 김영환 내부 전원 전압 제어 장치 및 그 제어방법
KR20030052363A (ko) * 2001-12-21 2003-06-27 주식회사 하이닉스반도체 반도체 메모리 소자의 전압 발생장치
KR20050052891A (ko) * 2003-12-01 2005-06-07 주식회사 하이닉스반도체 내부전원 발생장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6680642B2 (en) * 2002-05-23 2004-01-20 Innersea Technology Analog bipolar current source
KR100564574B1 (ko) 2002-12-02 2006-03-29 삼성전자주식회사 내부 전압의 전압 레벨을 제어하는 기준 전압 발생 회로및 내부 전압 발생 회로
DE10356420A1 (de) 2002-12-02 2004-06-24 Samsung Electronics Co., Ltd., Suwon Spannungsgeneratorschaltung
KR100762873B1 (ko) 2003-06-10 2007-10-08 주식회사 하이닉스반도체 내부 전압 발생기
KR20050021112A (ko) 2003-08-26 2005-03-07 삼성전자주식회사 전압 발생 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0162988B1 (ko) * 1994-11-17 1999-02-01 김광호 반도체 집적장치의 내부전압 변환회로
KR19980046894A (ko) * 1996-12-13 1998-09-15 김광호 Dram 장치의 내부 전원전압 발생회로
KR20000027643A (ko) * 1998-10-28 2000-05-15 김영환 내부 전원 전압 제어 장치 및 그 제어방법
KR20030052363A (ko) * 2001-12-21 2003-06-27 주식회사 하이닉스반도체 반도체 메모리 소자의 전압 발생장치
KR20050052891A (ko) * 2003-12-01 2005-06-07 주식회사 하이닉스반도체 내부전원 발생장치

Also Published As

Publication number Publication date
US7391254B2 (en) 2008-06-24
DE102006043623A1 (de) 2007-05-03
US20070070695A1 (en) 2007-03-29

Similar Documents

Publication Publication Date Title
JP3626521B2 (ja) 基準電位発生回路、電位検出回路および半導体集積回路装置
US7417494B2 (en) Internal voltage generator
KR100558571B1 (ko) 반도체 메모리 장치의 전류 센스앰프 회로
US5747974A (en) Internal supply voltage generating circuit for semiconductor memory device
US6265858B1 (en) Voltage adjusting circuit
US7432758B2 (en) Voltage regulator for semiconductor memory
US20170365308A1 (en) Memory device including memory cell for generating reference voltage
US20070280008A1 (en) Internal voltage generator for use in semiconductor memory device
KR100695037B1 (ko) 반도체 메모리 장치의 내부 전원전압 발생회로 및 내부전원전압 발생방법
US7778100B2 (en) Internal voltage generation circuit of semiconductor memory device
US8750070B2 (en) Memory circuits, systems, and operating methods thereof
US8339871B2 (en) Voltage sensing circuit capable of controlling a pump voltage stably generated in a low voltage environment
US8203387B2 (en) Circuit providing compensated power for sense amplifier and driving method thereof
US7489578B2 (en) Boosted voltage level detector in semiconductor memory device
US7084675B2 (en) Circuit and method of generating a boosted voltage
KR100776749B1 (ko) 반도체 메모리 장치 및 그 구동방법
KR100607168B1 (ko) 1/2 전원전압 발생회로 및 이를 이용한 반도체 메모리 장치
KR101039868B1 (ko) 반도체 메모리장치의 내부전압 발생회로 및 제어방법
KR100672170B1 (ko) 비트 라인 프리차지 전압 발생회로를 구비한 반도체 메모리소자 및 그 비트라인 프리차지 방법
KR100734299B1 (ko) 전류 감지형 내부 전원전압 발생회로
KR100904736B1 (ko) 내부전압 생성회로
KR100780635B1 (ko) 반도체 메모리 소자 및 그의 코어전압 발생방법
KR100656434B1 (ko) 반도체 메모리 장치의 누설 전류 감소 회로
KR200251696Y1 (ko) 반도체장치의감지증폭회로
KR20110047802A (ko) 내부전압발생회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 12