KR19980046894A - Dram 장치의 내부 전원전압 발생회로 - Google Patents

Dram 장치의 내부 전원전압 발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 소정레벨의 외부 전원전압을 입력받아 미리 예정된 내부 전원전압으로 변환하여 일정하게 출력하는 DRAM 장치의 내부 전원전압 발생회로에 관한 것으로써, 외부로부터 인가되는 외부 전원전압을 미리 예정된 내부 전원전압으로 변환하는 DRAM 장치의 내부 전원전압 발생회로에 있어서, 제 1 신호에 응답하여, 소정 레벨의 기준전압과 상기 내부 전원전압을 비교한 비교신호를 출력하되, 상기 내부 전원전압이 상기 기준전압에 비해 높은 전압레벨일 경우 제 1 레벨의 상기 비교신호를 출력하고, 상기 내부 전원전압이 상기 기준전압에 비해 낮은 전압레벨일 경우 제 2 레벨의 상기 비교신호를 출력하는 비교부와; 상기 비교부로부터 출력된 상기 비교신호에 응답하여, 상기 외부 전원전압으로부터 상기 내부 전원전압이 출력되는 출력단자로 일정 전류를 공급하는 제 1 구동부와; 상기 비교부를 디세이블시키거나 인에이블시키기 위해, 제 2 신호에 응답하여 상기 비교부로 인가된 상기 제 1 신호를 출력하는 제어부와; 셀프 리프레쉬 모드시 인에이블되는 제 3 신호에 응답하여, 상기 외부 전원전압으로부터 상기 출력단자로 일정 전류를 공급하는 제 2 구동부와; 상기 제 2 구동부로부터 출력되는 제 4 신호와 외부로부터 인가되는 제 5 신호를 각각 입력받아, 상기 두 신호들을 디코딩한 상기 제어부로 입력된 상기 제 2 신호를 출력하는 디코딩부로 이루어졌다.

Description

DRAM 장치의 내부 전원전압 발생회로.
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 소정레벨의 외부 전원전압을 입력받아 미리 예정된 내부 전원전압으로 변환하여 일정하게 출력하는 DRAM 장치의 내부 전원전압 발생회로에 관한 것이다.
최근 멀티 미디어 시스템의 고속화 및 소형화 추세에 따라 반도체 메모리 장치 역시 점차 고집적, 저전력, 고속, 그리고 다기능화되어 가고 있다. 이로인해, 유저들은 시스템의 전원소모를 최소화시키기 위해 스탠바이 상태에서는 DRAM을 셀프 리프레쉬 모드로 진입시켜 전력 소모를 줄이는 방법을 사용하여 왔다. 특히 휴대용 기기에 실장되는 반도체 메모리는 낮은 전원전압 영역에서도 안정하게 동작해야할 뿐만아니라 전원전압 소모 또한 작아야한다. 셀프 리프레쉬 모드시 소모되는 전류를 ICCS(Self Reflesh Current)라 칭한다. 결국 낮은 전원전압 영역에서 동작하는 DRAM의 특성은 상기 ICCS가 작을수록, 낮은 전원전압 영역에서 안정하게 동작할수록 좋다고할 수 있다. 그러나, 최근에는 시스템이 스탠바이 상태에서 전원전압을 2.5볼트 이하로 다운시켜 반도체 메모리에서 소모되는 ICCS를 줄이는 방법으로 시스템의 전원을 절감시키고 있다. 이러한 전원절감 모드를 사용함에 있어, 반도체 메모리가 2.5볼트 이하의 셀프 리프레쉬 모드에서도 안정적으로 동작해야 하는 선결 문제가 있다.
최근 고밀도 반도체 메모리에서는 고속 동작과 동작 전류 감소 등의 반도체 특성 개선을 위해 3V - 6V의 동작 영역에서는 외부 공급 전압(external power voltage)에 관계없이 일정한 레벨을 유지시키는 IVC(internal voltage convertor) 발생회로를 채용하고 있다. 또한, EVC(external VCC, 외부전원)를 사용하도록 설계된 3.3볼트의 낮은 전원전압에서 동작하는 제품은 고 전원전압에서의 VIH 레벨의 취약과 동작 전류(ICC1) 증대 등의 문제가 있으므로 IVC를 사용하여 이러한 단점을 없앤 제품이 각광받고 있다. 종래 기술에 따른 DRAM 장치의 내부전원 발생회로는 도 1에 도시된 바와같다. 도 2에는 동작 타이밍도가 되어 있다. 도 1 내지 도 2를 참조하면서, 종래기술에 따른 셀프 리프레쉬 동작을 설명하면 다음과 같다.
먼저, RASB 신호가 논리 '하이' 상태로 유지되는 RASB 프리챠지시 상기 RASB 신호가 지연된 PRASBD 신호 역시 논리 '하이' 상태로 유지된다. 이러한 경우, 프리챠지 및 등화용 PMOS 트랜지스터들(25, 26)이 각각 턴-온되어 출력단자(N1)를 외부 전원전압(VEXT)으로 프리챠지하고, 상기 출력단자(N1)와 노드 3를 동일한 상기 외부 전원전압(VEXT)으로 등화시킨다. 또한, 상기 출력단자(N1)가 상기 외부 전원전압(VEXT)으로 프리챠지되어 있기 때문에, 상기 외부 전원전압(VEXT)이 인가되는 전원단자(1)와 내부 전원전압(IVC)이 출력되는 출력단자(3) 사이에 채널이 연결되며 상기 출력단자(N1)에 게이트 단자가 연결된 외부 전원전압 드라이브용 PMOS 트랜지스터(16)는 턴-오프된다. 그리고, 정전류원으로 동작하는 NMOS 트랜지스터들(14, 15)은 상기 PRASBD 신호가 논리 '하이' 상태로 유지되어 있기 때문에 턴-오프된다. 따라서, 내부 전원전압 발생회로는 디세이블된다.
이때, 상기 RASB 신호가 논리 '로우'로 천이되기 이전에 CASB 신호가 먼저 논리 '로우'로 천이되면 내부 회로들의 동작에 의해 셀프 리프레쉬 모드를 알리는 PSRAS 신호가 수십 uS후에 논리 '로우'에서 논리 '하이' 상태로 인에이블된다. 이로써, 도 2에 도시된 바와같이, 셀프 리프레쉬 모드(SELF REFLESH MODE) 또는 CBR(CASB BEFORE RASB)로 진입된다. 셀프 리프레쉬 모드에서 PRASBD 신호는 논리 '로우' 상태로 유지되며, 상기 PSRAS 신호는 논리 '하이' 상태로 유지된다. 이로써, 프리챠지 및 등화용 PMOS 트랜지스터들(25, 26)은 턴-오프된다. 그리고, 정전류원으로써 동작하는 상기 NMOS 트랜지스터들(14, 15)이 턴-온되어 일정한 전류를 흘려줌으로써 내부 전원전압 발생회로가 인에이블된다. 이때, 기준전압(VREFP)에 비해 내부 전원전압(IVC)이 높은 경우 노드 1의 전압레벨이 (VEXT - Vtp9) 전압레벨로 낮아져 상기 외부 전원전압 드라이버용 PMOS 트랜지스터(16)가 턴-온된다. 이로써, 내부 전원전압이 상기 PMOS 트랜지스터(16)를 통해 공급되는 일정 전류에 의해 원하는 소정 레벨로 유지된다.
그러나, 상술한 바와같은 내부 전원전압 발생회로에 의하면, 3.3볼트 제품으로 2.5볼트 이하의 셀프 리프레쉬 동작 마진을 구현함에 있어 어려움이 따른다. 왜냐하면, 센싱 동작시 내부 전원전압(IVC)의 DIP(dissipasion)이 발생하면 데이터 '1' 센싱이 불량해져 셀에 재저장시 데이터가 뒤집힐 수 있기 때문이다. 그리고, 내부 전원전압(IVC)의 DIP은, 도 1에서 보는 바와같이, 기준전압(VREFP)과 내부 전원전압(IVC)의 비교시 상기 내부 전원전압(IVC)이 상기 기준전압(VREFP)에 비해 낮을 경우, 출력단자(N1)가 곧바로 논리 '로우'가 되어 외부 전원전압 드라이버용 PMOS 트랜지스터(16)를 턴-온시켜야한다. 그러나, 신호 지연으로 인해 상기 외부 전원전압 드라이버용 PMOS 트랜지스터(16)의 턴-온이 늦어져 내부 전원전압(IVC)의 DIP이 발생하며, 이러한 현상은 낮은 전원전압 영역(Low Vcc)에서 더욱 심하다. 또한, 도 2에 도시된 바와같이, 내부 전원전압 발생회로가 액티브되어 있는 동안, 기준전압(VREFP)과 내부 전원전압(IVC) 레벨이 비교되고 있기 때문에 정전류원으로 동작하는 상기 NMOS 트랜지스터들(14, 15)을 통해 DC 전류가 소모되는 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 셀프 리프레쉬 모드시 내부 전원전압의 DIP를 방지하며 기준전압과 내부 전원전압 레벨 비교시 소모되는 DC 전류를 방지하기 위한 DRAM 장치의 내부 전원전압 발생회로를 제공하는데 있다.
도 1은 종래 기술에 따른 DRAM 장치의 내부 전원전압 발생회로를 보여주는 회로도;
도 2는 종래 기술에 따른 동작 타이밍도;
도 3은 본 발명에 따른 DRAM 장치의 내부 전원전압 발생회로의 구성을 보여주는 블록도;
도 4는 본 발명에 따른 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명
100 : 비교부120 : 제 1 구동부
140 : 제어부160 : 제 2 구동부
180 : 디코딩부200 : 프리챠지 및 등화수단
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부로부터 인가되는 외부 전원전압을 미리 예정된 내부 전원전압으로 변환하는 DRAM 장치의 내부 전원전압 발생회로에 있어서, 제 1 신호에 응답하여, 소정 레벨의 기준전압과 상기 내부 전원전압을 비교한 비교신호를 출력하되, 상기 내부 전원전압이 상기 기준전압에 비해 높은 전압레벨일 경우 제 1 레벨의 상기 비교신호를 출력하고, 상기 내부 전원전압이 상기 기준전압에 비해 낮은 전압레벨일 경우 제 2 레벨의 상기 비교신호를 출력하는 비교부와; 상기 비교부로부터 출력된 상기 비교신호에 응답하여, 상기 외부 전원전압으로부터 상기 내부 전원전압이 출력되는 출력단자로 일정 전류를 공급하는 제 1 구동부와; 상기 비교부를 디세이블시키거나 인에이블시키기 위해, 제 2 신호에 응답하여 상기 비교부로 인가된 상기 제 1 신호를 출력하는 제어부와; 셀프 리프레쉬 모드시 인에이블되는 제 3 신호에 응답하여, 상기 외부 전원전압으로부터 상기 출력단자로 일정 전류를 공급하는 제 2 구동부와; 상기 제 2 구동부로부터 출력되는 제 4 신호와 외부로부터 인가되는 제 5 신호를 각각 입력받아, 상기 두 신호들을 디코딩한 상기 제어부로 입력된 상기 제 2 신호를 출력하는 디코딩부를 포함한다.
이 실시예에 있어서, 상기 비교부는, 상기 기준전압이 인가되는 제 1 입력단자에 게이트 단자가 연결되며, 상기 비교신호가 출력되는 출력단자와 노드 2 사이에 채널이 연결된 제 1 n형 인한스먼트 NMOS 트랜지스터와; 상기 내부 전원전압이 출력되는 상기 출력단자에 게이트 단자가 연결되며, 노드 3과 상기 노드 2 사이에 채널이 연결된 제 2 n형 인한스먼트 MOS 트랜지스터와; 상기 제 1 전원단자와 상기 노드 1 사이에 채널이 연결되며, 상기 노드 3에 게이트 단자가 연결된 제 1 p형 인한스먼트 MOS 트랜지스터와; 상기 제 1 전원단자와 상기 노드 3에 채널이 연결되며, 상기 노드 3에 게이트 단자가 연결된 제 2 p형 인한스먼트 MOS 트랜지스터와; 상기 노드 2와 제 2 전원단자 사이에 각 채널이 직렬연결되며, 각 게이트 단자가 상기 제 1 신호가 인가되는 제 1 신호라인에 연결된 제 3 및 제 4 n형 인한스먼트 MOS 트랜지스터들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 구동부는, 상기 제 1 전원단자와 상기 내부 전원전압(이 출력되는 상기 출력단자 사이에 채널이 연결되며 상기 비교부의 출력단자에 게이트 단자가 연결된 제 3 p형 인한스먼트 MOS 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제어부는, 상기 내부 전원전압이 출력되는 상기 출력단자와 상기 제 2 신호가 전달되는 제 2 신호라인 사이에 채널이 연결되며 상기 제 2 신호라인에 게이트 단자가 연결된 제 4 p형 인한스먼트 MOS 트랜지스터와; 상기 제 2 신호라인과 상기 제 1 신호라인 사이에 채널이 연결되며 상기 제 1 신호라인에 게이트 단자가 연결된 제 5 p형 인한스먼트 MOS 트랜지스터와; 상기 제 1 신호라인과 상기 제 2 전원단자 사이에 채널이 연결된 상기 제 2 신호라인에 게이트 단자가 연결된 제 5 n형 인한스먼트 MOS 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 구동부는, 상기 제 3 신호의 위상을 반전시켜 출력하는 제 1 인버터와; 상기 제 1 인버터의 출력단자에 게이트 단자가 연결되며, 상기 제 1 전원단자와 상기 내부 전원전압이 출력되는 상기 출력단자 사이에 채널이 연결된 제 6 p형 인한스먼트 MOS 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 디코딩부는, 상기 제 5 신호의 위상을 반전시켜 출력하는 제 2 인버터와; 상기 제 1 및 제 2 인버터들의 각 출력단자에 입력단자들이 연결된 낸드 게이트로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 비교부는, 상기 제 2 신호에 응답하여 상기 비교신호가 출력되는 상기 출력단자를 상기 외부 전원전압으로 프리챠지하며 상기 출력단자와 상기 노드 3 사이를 상기 외부 전원전압으로 등화하는 프리챠지 및 등화수단을 더 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 프리챠지 및 등화수단은, 상기 제 2 신호의 위상을 반전시켜 출력하는 제 3 인버터와; 상기 제 3 인버터의 출력단자에 게이트 단자가 연결되며, 상기 제 1 전원단자와 상기 출력단자 사이에 채널이 연결된 제 7 p형 인한스먼트 MOS 트랜지스터와; 상기 제 3 인버터의 출력단자에 게이트 단자가 연결되며, 상기 출력단자와 상기 노드 3 사이에 채널이 연결된 제 8 p형 인한스먼트 MOS 트랜지스터로 구성되는 것을 특징으로 한다.
이와같은 회로에 의해서, 셀프 리프레쉬 모드에서 기준전압과 내부 전원전압 비교시 소모되는 DC 전류를 방지함과 동시에 직접 내부 전원전압을 공급함으로써 셀프 리프레쉬 전류 및 내부 전원전압의 DIP를 방지할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 4에 의거하여 상세히 설명한다.
도 3 내지 도 4에 있어서, 도 1 내지 도 2에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서 동일한 참조번호를 병기한다.
도 3에는 본 발명의 바람직한 실시예에 따른 DRAM 장치의 내부 전원전압 발생회로의 구성을 보여주는 블록도가 도시되어 있다.
도 3를 참조하면, 본 발명에 따른 내부 전원전압 발생회로는 비교부(100), 제 1 구동부(120), 제어부(140), 제 2 구동부(160), 그리고, 디코딩부(180)로 구성되어 있다. 상기 비교부(100)는 상기 제어부(140)로부터 출력되는 소정레벨의 제어신호(S_CNT)에 응답하여, 소정 레벨의 기준전압(VREFP)과 상기 내부 전원전압(IVC)을 비교한 비교신호(S_COMP)를 출력한다. 즉, 상기 내부 전원전압(IVC)이 상기 기준전압(VREFP)에 비해 높은 전압레벨일 경우 논리 '하이'의 상기 비교신호(S_COMP)를 출력하여 상기 제 1 구동부(120)를 디세이블시킨다. 그리고, 상기 내부 전원전압(IVC)이 상기 기준전압(VREFP)에 비해 낮은 전압레벨일 경우 논리 '로우'의 상기 비교신호(S_COMP)를 출력하여 상기 제 1 구동부(120)를 인에이블시킨다.
그리고, 상기 제 1 구동부(120)는 상기 비교부(100)로부터 출력된 상기 비교신호(S_COMP)에 응답하여 상기 외부 전원전압(VEXT)으로부터 상기 내부 전원전압(IVC)이 출력되는 출력단자(3)로 일정 전류를 공급한다. 상기 제어부(140)는 상기 비교부(100)를 디세이블시키거나 인에이블시키기 위해, 상기 디코딩부(180)로부터 출력되는 PRSBDD 신호에 응답하여 상기 비교부(100)로 인가된 상기 제어신호(S_CNT)를 출력하다. 상기 제 2 구동부(160)는 셀프 리프레쉬 모드를 알리는 PSRAS 신호에 응답하여, 상기 외부 전원전압(VEXT)을 상기 출력단자(3)로 일정하게 공급한다. 상기 디코딩부(180)는 상기 제 2 구동부(160)로부터 출력되는 PSRASB 신호와 외부로부터 인가되는 PRASBD 신호를 각각 입력받아, 상기 두 신호들(PSRASB, PRASBD)을 디코딩한 상기 제어부(140)로 입력된 상기 PRASBDD 신호를 출력한다. 그리고, 프리챠지 및 등화수단(200)은 상기 PRASBDD 신호에 응답하여 상기 비교신호(S_COMP)가 출력되는 상기 출력단자(N1)를 상기 외부 전원전압(VEXT)으로 프리챠지하며 상기 출력단자(N1)와 노드 3 사이를 상기 외부 전원전압(VEXT)으로 등화한다.
도 4에는 본 발명에 따른 동작 타이밍도가 도시되어 있다. 도 3 내지 도 4를 참조하면서, 본 발명에 따른 셀프 리프레쉬 동작을 설명하면 다음과 같다.
먼저, RASB 신호가 논리 '하이' 상태로 유지되는 RASB 프리챠지시 상기 RASB 신호가 지연된 PRASBD 신호 역시 논리 '하이' 상태로 유지되고 셀프 리프레쉬 모드를 알리는 PSRAS 신호는 논리 '로우' 상태로 유지된다. 이러한 경우, 프리챠지 및 등화수단(200)의 프리챠지 및 등화용 PMOS 트랜지스터들(25, 26)이 턴-온된다. 비교부(100)의 출력단자(N1)는 상기 프리챠지용 PMOS 트랜지스터(25)를 통해 외부 전원전압(VEXT) 레벨로 프리챠지된다. 그리고, 상기 비교부(100)의 상기 출력단자(N1)와 노드 3는 상기 등화용 PMOS 트랜지스터(26)에 의해 상기 외부 전원전압(VEXT) 레벨로 등화된다. 이때, 외부 전원전압(VEXT) 레벨로 프리챠지된 상기 출력단자(N1)에 게이트 단자가 연결된 제 1 구동부(120)의 PMOS 트랜지스터(16)는 턴-온된다. 그리고, 논리 '로우' 상태의 상기 PSRAS 신호에 의해 제 2 구동부(160)는 디세이블되며, 상기 제 2 구동부(160)로부터 출력되는 논리 '하이'의 PSRASB 신호와 상기 PRASBD 신호를 입력받은 디코딩부(180)는 논리 '하이'의 PRASBDD 신호를 출력한다. 이로인해, 제어부(140)의 NMOS 트랜지스터(19)가 턴-온되어 상기 비교부(100)의 정전류원으로써 동작하는 NMOS 트랜지스터들(14, 15)이 턴-오프된다. 따라서, 상기 비교부(100)는 디세이블(disable)된다.
이때, 상기 RASB 신호가 논리 '하이'에서 논리 '로우'로 천이되기 이전에 CASB 신호가 먼저 논리 '로우'로 천이되면, 내부 회로들의 동작에 의해 셀프 리프레쉬 모드를 알리는 상기 PSRAS 신호가 수십 uS 후에 논리 '하이' 상태로 천이된다. 그러나, 상기 PSRAS 신호가 논리 '하이' 상태로 천이되기 이전에, 도 4에 도시된 바와같이, 논리 '로우' 상태로 천이된 상기 PRASBD 신호에 의해 상기 프리챠지 및 등화수단(200)은 디세이블되고, 상기 제어부(140)로부터 논리 '로우'의 상기 제어신호(S_CNT)가 출력된다. 이로써, 상기 비교부(100)의 정전류원으로 동작하는 상기 NMOS 트랜지스터들(14, 15)이 턴-온되어 상기 비교부(100)가 인에이블(enable)된다. 이때, 상기 비교부(100)의 일단자(4)로 입력되는 기준전압(VREFP)에 비해 내부 전원전압(IVC)이 낮을 경우 출력단자(N1)로부터 논리 '로우'의 비교신호(S_COMP)가 출력된다. 따라서, 상기 논리 '로우'의 상기 비교신호(S_COMP)에 의해 제 1 구동부(120)의 PMOS 트랜지스터(16)가 턴-온되어 상기 외부 전원전압(VEXT)을 상기 내부 전원전압(IVC)이 출력되는 출력단자(3)로 일정하게 공급한다.
상기한 동작이 수십 uS 진행된 후, 도 4에 도시된 바와같이, RASB 신호에 의해 상기 PSRAS 신호가 논리 '로우' 상태에서 논리 '하이' 상태로 천이한다. 상기 PSRAS 신호에 의해 상기 제 2 구동부(160)의 PMOS 트랜지스터(21)가 턴-온되어 외부 전원전압(VEXT)이 내부 전원전압(IVC)이 출력되는 상기 출력단자(3)로 일정하게 공급된다. 그리고, 상기 디코딩부(180)는 논리 '로우'의 상기 PRASBD 신호와 상기 제 2 구동부(160)로부터 출력되는 논리 '로우'의 PSRASB 신호에 의해 논리 '하이'의 상기 PRASBDD 신호를 출력한다. 이에의해, 상기 제어부(140)의 NMOS 트랜지스터(19)가 턴-온되어, 상기 비교부(100)의 NMOS 트랜지시터들(14, 15)이 턴-오프된다.
이와 동시에, 프리챠지 및 등화수단(200)의 PMOS 트랜지터들(25, 26)이 턴-온되어 프리챠지 및 등화작용을 수행함으로써 출력단자(N1)를 외부 전원전압(VEXT)으로 프리챠지한다. 이로인해, 상기 출력단자(N1)에 게이트 단자가 연결된 제 1 구동부(120)의 PMOS 트랜지스터(16)가 턴-오프된다. 상술한 바와같이, 셀프 리프레쉬 모드를 알리는 상기 PSRAS 신호에 의해 상기 제 2 구동부(160)는 인에이블되고 상기 비교부(100)는 디세이블되어 셀프 리프레쉬 모드에서 상기 비교부(100)에 의해 소모되었던 DC 전류를 방지할 뿐만아니라, 내부 전원전압(IVC)의 DIP 현상을 방지할 수 있게 되었다.
상기한 바와같이, 셀프 리프레쉬 모드시 비교부에 의해 소모되는 전류를 줄이기 위해 셀프 리프레쉬 모드를 알리는 PSRAS 신호를 이용하여 상기 비교부를 디세이블시킨 상태에서 본 발명에 따라 직접 외부 전원전압을 내부 전원전압이 출력되는 출력단자로 공급하였다. 이로써, 셀프 리프레쉬 모드시 비교부에 의해 소모되었던 DC 전류를 방지할 수 있게 되었다. 뿐만아니라, 직접적으로 내부 전원전압을 공급함으로써 낮은 동작전압의 전원절감 모드의 셀프 리프레쉬시 발생되는 내부 전원전압의 DIP을 방지할 수 있게 되었다.

Claims (8)

  1. 외부로부터 인가되는 외부 전원전압을 미리 예정된 내부 전원전압으로 변환하는 DRAM 장치의 내부 전원전압 발생회로에 있어서,
    제 1 신호(S_CNT)에 응답하여, 소정 레벨의 기준전압(VREFP)과 상기 내부 전원전압(IVC)을 비교한 비교신호(S_COMP)를 출력하되,
    상기 내부 전원전압(IVC)이 상기 기준전압(VREFP)에 비해 높은 전압레벨일 경우 제 1 레벨의 상기 비교신호(S_COMP)를 출력하고, 상기 내부 전원전압(IVC)이 상기 기준전압(VREFP)에 비해 낮은 전압레벨일 경우 제 2 레벨의 상기 비교신호(S_COMP)를 출력하는 비교부(100)와;
    상기 비교부(100)로부터 출력된 상기 비교신호(S_COMP)에 응답하여, 상기 외부 전원전압(VEXT)으로부터 상기 내부 전원전압(IVC)이 출력되는 출력단자(3)로 일정 전류를 공급하는 제 1 구동부(120)와;
    상기 비교부(100)를 디세이블시키거나 인에이블시키기 위해, 제 2 신호(PRSBDD)에 응답하여 상기 비교부(100)로 인가된 상기 제 1 신호(S_CNT)를 출력하는 제어부(140)와;
    셀프 리프레쉬 모드시 인에이블되는 제 3 신호(PSRAS)에 응답하여, 상기 외부 전원전압(VEXT)으로부터 상기 출력단자(3)로 일정 전류를 공급하는 제 2 구동부(160)와;
    상기 제 2 구동부(160)로부터 출력되는 제 4 신호(PSRASB)와 외부로부터 인가되는 제 5 신호(PRASBD)를 각각 입력받아, 상기 두 신호들(PSRASB, PRASBD)을 디코딩한 상기 제어부(140)로 입력된 상기 제 2 신호(PRASBDD)를 출력하는 디코딩부(180)를 포함하는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.
  2. 제 1 항에 있어서,
    상기 비교부(100)는, 상기 기준전압(VREFP)이 인가되는 제 1 입력단자(4)에 게이트 단자가 연결되며, 상기 비교신호(S_COMP)가 출력되는 출력단자(N1)와 노드 2 사이에 채널이 연결된 제 1 n형 인한스먼트 NMOS 트랜지스터(10)와; 상기 내부 전원전압(IVC)이 출력되는 상기 출력단자(3)에 게이트 단자가 연결되며, 노드 3과 상기 노드 2 사이에 채널이 연결된 제 2 n형 인한스먼트 MOS 트랜지스터(11)와; 상기 제 1 전원단자(1)와 상기 노드 1 사이에 채널이 연결되며, 상기 노드 3에 게이트 단자가 연결된 제 1 p형 인한스먼트 MOS 트랜지스터(12)와; 상기 제 1 전원단자(1)와 상기 노드 3에 채널이 연결되며, 상기 노드 3에 게이트 단자가 연결된 제 2 p형 인한스먼트 MOS 트랜지스터(13)와; 상기 노드 2와 제 2 전원단자(2) 사이에 각 채널이 직렬연결되며, 각 게이트 단자가 상기 제 1 신호(S_CNT)가 인가되는 제 1 신호라인(L1)에 연결된 제 3 및 제 4 n형 인한스먼트 MOS 트랜지스터들(14, 15)로 구성되는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.
  3. 제 1 항에 있어서,
    상기 제 1 구동부(120)는, 상기 제 1 전원단자(1)와 상기 내부 전원전압(IVC)이 출력되는 상기 출력단자(3) 사이에 채널이 연결되며 상기 비교부(100)의 출력단자(N1)에 게이트 단자가 연결된 제 3 p형 인한스먼트 MOS 트랜지스터(16)로 구성되는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.
  4. 제 1 항에 있어서,
    상기 제어부(140)는, 상기 내부 전원전압(IVC)이 출력되는 상기 출력단자(3)와 상기 제 2 신호(PRASBDD)가 전달되는 제 2 신호라인(L2) 사이에 채널이 연결되며 상기 제 2 신호라인(L2)에 게이트 단자가 연결된 제 4 p형 인한스먼트 MOS 트랜지스터(17)와; 상기 제 2 신호라인(L2)과 상기 제 1 신호라인(L1) 사이에 채널이 연결되며 상기 제 1 신호라인(L1)에 게이트 단자가 연결된 제 5 p형 인한스먼트 MOS 트랜지스터(18)와; 상기 제 1 신호라인(L1)과 상기 제 2 전원단자(2) 사이에 채널이 연결된 상기 제 2 신호라인(L2)에 게이트 단자가 연결된 제 5 n형 인한스먼트 MOS 트랜지스터(19)로 구성되는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.
  5. 제 1 항에 있어서,
    상기 제 2 구동부(160)는, 상기 제 3 신호(PSRAS)의 위상을 반전시켜 출력하는 제 1 인버터(20)와; 상기 제 1 인버터(20)의 출력단자에 게이트 단자가 연결되며, 상기 제 1 전원단자(1)와 상기 내부 전원전압(IVC)이 출력되는 상기 출력단자(3) 사이에 채널이 연결된 제 6 p형 인한스먼트 MOS 트랜지스터(21)로 구성되는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.
  6. 제 1 항에 있어서,
    상기 디코딩부(180)는, 상기 제 5 신호(PRASBD)의 위상을 반전시켜 출력하는 제 2 인버터(22)와; 상기 제 1 및 제 2 인버터들(20, 22)의 각 출력단자에 입력단자들이 연결된 낸드 게이트(23)로 구성되는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.
  7. 제 1 항에 있어서,
    상기 비교부(100)는, 상기 제 2 신호(PRASBDD)에 응답하여 상기 비교신호(S_COMP)가 출력되는 상기 출력단자(N1)를 상기 외부 전원전압(VEXT)으로 프리챠지하며 상기 출력단자(N1)와 상기 노드 3 사이를 상기 외부 전원전압(VEXT)으로 등화하는 프리챠지 및 등화수단(200)을 더 포함하는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.
  8. 제 7 항에 있어서,
    상기 프리챠지 및 등화수단(200)은, 상기 제 2 신호(PRASBDD)의 위상을 반전시켜 출력하는 제 3 인버터(24)와; 상기 제 3 인버터(24)의 출력단자에 게이트 단자가 연결되며, 상기 제 1 전원단자(1)와 상기 출력단자(N1) 사이에 채널이 연결된 제 7 p형 인한스먼트 MOS 트랜지스터(25)와; 상기 제 3 인버터(24)의 출력단자에 게이트 단자가 연결되며, 상기 출력단자(N1)와 상기 노드 3 사이에 채널이 연결된 제 8 p형 인한스먼트 MOS 트랜지스터(26)로 구성되는 것을 특징으로 하는 DRAM 장치의 내부 전원전압 발생회로.
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* Cited by examiner, † Cited by third party
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KR100342872B1 (ko) * 1999-12-30 2002-07-02 박종섭 전압 강하 변환기
KR100695037B1 (ko) * 2005-09-15 2007-03-14 삼성전자주식회사 반도체 메모리 장치의 내부 전원전압 발생회로 및 내부전원전압 발생방법

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