KR100401519B1 - 반도체 메모리 장치의 전압발생회로 - Google Patents

반도체 메모리 장치의 전압발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 전압발생회로에 관한 것으로, 파워-업 신호의 제어를 받는 비트라인 프리차아지 전압 및 셀 플레이트 전압을 발생하는 전압발생회로에 관한 것이다.
이를 위한 본 발명의 반도체 메모리 장치의 전압발생회로는, 안정적인 레퍼런스(reference) 전압을 생성하는 디바이더부, 상기 레퍼런스 전압이 전달되는 제 1노드와 비트라인 프리차아지 전압 및 셀 플레이트 전압을 메모리 장치에 공급해주는 출력노드인 제 2노드의 전위를 비교하는 전류미러회로부, 상기 비교된 전위차에 의해 상기 비트라인 프리차아지 전압 및 셀 플레이트 전압을 보상 및 조정하는 드라이버부를 구비하는 반도체 메모리 장치의 전압발생회로에 있어서, 파워-업 신호 전에는 외부전원전압을 이용하여 상기 비트라인 프리차아지 전압 및 셀 플레이트 전압을 생성하고, 파워-업 신호 후에는 상기 드라이버부를 이용해서 프리차아지 전압 및 셀 플레이트 전압레벨을 레퍼런스 전압레벨로 조절하는 제어부를 포함하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 전압발생회로{VOLTAGE GENERATION CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 전압발생회로에 관한 것으로, 보다 구체적으로는 파워-업 신호의 제어를 받는 비트라인 프리차아지 전압(이하, Vblp) 및 셀 플레이트(이하, Vcp) 전압을 발생하는 전압발생회로에 관한 것이다.
도 1에 도시된 바와같이, 종래의 반도체 메모리 장치의 전압발생회로는 메모리 셀의 비트라인 및 셀 플레이트에 전달되는 레퍼런스(reference) 전압(1/2Vcore)을 생성하는 디바이더부(10)와, 디바이더부(10)로부터의 레퍼런스 전압(1/2Vcore)이 전달되는 제1 노드(Nd1)와 Vblp 및 Vcp 전압의 출력노드인 제2 노드(Nd2)의 전위를 비교하는 전류미러회로부(20)와, 상기 비교된 전위차에 의해 Vblp 전압 및 Vcp 전압을 보상하는 드라이버부(30)를 구비한다.
이때, 드라이버부(30)는 도 2에 도시된 바와같이, 전류미러회로부(20)로부터의 신호(a)(b)를 수신하여 Vcp, Vblp 전압 레벨로의 조율을 수행하는 PMOS 트랜지스터(PM) 및 NMOS 트랜지스터(NM)로 구성된다.
이에대한 동작 원리를 도 3을 참조하여 설명하면 다음과 같다.
전류미러회로부(20)에 의해 제1 노드(Nd1)와 제2 노드(Nd2)의 전압을 비교하여 상기 Vblp 및 Vcp 전압 레벨을 보상한다. 즉, 저항을 이용한 디바이더부(10)에서 생성된 레퍼런스 전압과 Vcp, Vblp 전압을 비교하여 Vblp, Vcp 전압이 래퍼런스 전압보다 높으면 NMOS 트랜지스터(NM)를 턴 온시켜 Vblp, Vcp 전압레벨을 낮추고, 반대로 레퍼런스 전압이 Vcp, Vblp 전압보다 낮으면 PMOS 트랜지스터(PM)를 턴 온시켜 Vcore 전압을 이용하여 Vblp, Vcp 전압을 1/2 Vcore 전압으로 상승시킨다.
그러나, 종래의 반도체 메모리 장치의 전압발생회로는 파워-업(Power up) 신호 전(Region1)에는 Vcore 전압이 외부전압(Vext)과 연결되어 Vblp, Vcp 전압이 생성되므로 드라이브 능력이 충분해서 Vblp, Vcp 전압을 안정적으로 증가시키게 된다.
반면, 파워-업 신호 후(Region2)에는 Vcore 전압이 외부전압(Vext)에 연결되지 않고 상기 드라이버부(30)에 의해 영향을 받으므로 Vblp, Vcp 전압 생성시 Vcore 전압이 감소하게 된다. 즉, Vcore 전압이 Vblp 전압이나 Vcp 전압레벨을 보상해주기 위해 소모되므로 불안정하게 되는 문제점이 있다.
따라서, 상기 문제점을 해결하기 위해 안출된 본 발명의 목적은, 파워-업 신호를 이용하여 Vblp, Vcp 전압의 구동과 상관없는 안정적인 Vcore 전압 레벨을 구현할 수 있는 반도체 메모리 장치의 전압발생회로를 제공하는 것이다.
도 1은 종래의 반도체 메모리 장치의 전압발생회로 블록도.
도 2는 도 1의 드라이버부의 회로도.
도 3은 도 1의 동작 타이밍도.
도 4는 본 발명의 반도체 메모리 장치의 전압발생회로 블록도.
도 5는 도 4의 드라이버부 및 제어부의 회로도.
도 6은 도 5의 동작 타이밍도.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 디바이더부
200 : 전류미러회로부
300 : 드라이버부
500 : 제어부
550 : 전달게이트
상기 목적 달성을 위한 본 발명의 반도체 메모리 장치의 전압발생회로는, 안정적인 레퍼런스(reference) 전압을 생성하는 디바이더부, 상기 레퍼런스 전압이 전달되는 제 1노드와 비트라인 프리차아지 전압 및 셀 플레이트 전압을 메모리 장치에 공급해주는 출력노드인 제 2노드의 전위를 비교하는 전류미러회로부, 상기 비교된 전위차에 의해 상기 비트라인 프리차아지 전압 및 셀 플레이트 전압을 보상 및 조정하는 드라이버부를 구비하는 반도체 메모리 장치의 전압발생회로에 있어서, 파워-업 신호 전에는 외부전원전압을 이용하여 상기 비트라인 프리차아지 전압 및 셀 플레이트 전압을 생성하고, 파워-업 신호 후에는 상기 드라이버부를 이용해서프리차아지 전압 및 셀 플레이트 전압레벨을 레퍼런스 전압레벨로 조절하는 제어부를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 4는 본 발명의 반도체 메모리 장치의 전압발생회로의 회로도이고, 도 5는 도 4의 전압발생회로의 동작 타이밍도이다.
먼저, 도 4에 도시된 바와같이, 본 발명의 반도체 메모리 장치의 전압발생회로는 메모리 셀의 비트라인 및 셀 플레이트에 전달되는 레퍼런스(reference) 전압(1/2Vcore)을 생성하는 디바이더부(100)와, 디바이더부(100)로부터의 레퍼런스 전압(1/2Vcore)이 전달되는 제1 노드(Nd1)와 비트라인 프리차아지 전압(이하, Vblp) 및 셀 플레이트 전압(이하, Vcp)의 출력노드인 제2 노드(Nd2)의 전위를 비교하는 전류미러회로부(200)와, 상기 비교된 전위차에 의해 Vblp 전압 및 Vcp 전압을 보상하는 드라이버부(300) 및, 파워-업 신호(pwr_up) 전에는 외부전원전압(Vext)을 이용하여 상기 Vblp 및 Vcp 전압을 생성하고, 파워-업 신호 후에는 상기 드라이버부(300)를 통해서 상기 레퍼런스 전압레벨을 생성하는 제어부(500)를 구비한다.
여기서, 드라이버부(300)는 도 5에 도시된 바와같은 동일한 구조의 드라이버부로서 전류미러회로부(200)로부터의 신호(a)(b)를 수신하여 제1 노드(Nd1)와 제2 노드(Nd2)의 전위를 비교함으로써 제2 노드(Nd2)의 전위를 상승 또는 하강시키는 풀업용 PMOS 트랜지스터(PM1) 및 풀다운용 NMOS 트랜지스터(NM)로 구성된다.
제어부(500)는 파워-업 신호(pwr_up) 전에 상기 파워-업 신호에 의해 턴 온되어 Vblp 전압 및 Vcp 전압을 상기 외부전원전압(Vext)으로 생성하는 PMOS 트랜지스터(PM2)와, 파워-업 신호 전(pwr_up)에는 전달 게이트(550)를 턴 오프시켜서 드라이버부(300)와의 연결을 끊고, 파워-업 신호(pwr_up) 후에는 전달 게이트(550)를 턴 온시켜서 드라이버부(300)와 연결하여 상기 파워-업 신호 전에는 상기 PMOS 트랜지스터(PM2)의 제어를 받고, 파워-업 신호(pwr_up) 후에는 드라이버부(300)의 제어를 받게하는 전달게이트(550) 및, 전달게이트(550)의 개,폐하는 역할을 수행하는 인버터(IV)를 구비한다. 이에대한 동작을 설명하면 다음과 같다. 파워-업 신호(pwr_up)는 파워(Power)가 턴 온되면 파워가 어느 정도의 레벨까지 상승되어 '로우'레벨에서 '하이'레벨로 천이하고 파워가 턴 오프되면 '하이'레벨에서 '로우'레벨로 천이되는 신호이다. 이러한 파워-업 신호(pwr_up) 전에는 전달게이트(550)가 턴 오프되므로 외부전원전압(Vext)에 의해 상승하는 Vblp, Vcp 전압레벨이 드라이버부(300)의 풀업용 NMOS 트랜지스터(NM)의 영향을 받지 않게되고, 파워-업 신호(pwr_up) 전까지 PMOS 트랜지스터(PM2)에 의해 Vblp, Vcp 전압레벨을 외부전원전압(Vext) 레벨로 생성한다. (Region 1) 이에의해, 파워-업 신호(pwr_up) 후에 Vcore 전압으로 구동하지 않고 Vblp, Vcp 전압레벨을 드라이버부(300)의 NMOS 트랜지스터(NM)를 이용해서 1/2Vcore 전압레벨로 생성할 수 있다.
파워-업 신호(pwr_up) 후에는 전달게이트(550)가 턴 온되므로 레퍼런스 전압(1/2Vcore)과 외부전원전압(Vext)을 따라서 상승한 Vblp, Vcp 전압을 이용하여 전류미러회로부(200)를 통하여 비교하고 드라이버부(300)에서 조절함으로써 Vblp, Vcp 전압레벨을 1/2Vcore 전압레벨로 생성한다.
즉, 도 6에 도시된 바와같이, 파워-업 신호 전(Region1)에서는 Vblp, Vcp 전압레벨이 외부전원전압(Vext), Vcore 전압을 따라서 증가하고 있으며, 파워-업 신호 후(Region2)에서는 외부전원전압(Vext)을 따라가던 Vblp, Vcp 전압이 Vcore 전압을 이용한 드라이빙 없이 1/2Vcore 전압 레벨을 찾아간다. 따라서, Vcore 전압의 손실없이 Vblp, Vcp 전압을 구현하였으며, Vcore 전압도 안정적으로 구현할 수 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명의 반도체 메모리 장치의 전압발생회로에 의하면, 파워-업 신호(pwr_up) 전에는 외부전원전압(Vext)을 이용하여 상기 비트라인 프리차아지 전압(Vblp) 및 셀 플레이트 전압(Vcp)을 생성하고, 파워-업 신호(pwr_up) 후에는 상기 드라이버부(300)를 통해서 레퍼런스 전압레벨(1/2Vcore)을 생성함으로써 안정적인 Vcore 전압을 만들 수 있으며, Vblp, Vcp 전압을 보다 빠른 시간에 생성할 수 있다. 따라서, Vcore 전압을 사용하는 회로들의 신뢰성을 높이고 동작속도에 기여한다.

Claims (3)

  1. 안정적인 레퍼런스(reference) 전압을 생성하는 디바이더부와, 상기 레퍼런스 전압이 전달되는 제 1노드와 비트라인 프리차아지 전압 및 셀 플레이트 전압을 메모리 장치에 공급해주는 출력노드인 제 2노드의 전위를 비교하는 전류미러회로부와, 상기 비교된 전위차에 의해 상기 비트라인 프리차아지 전압 및 셀 플레이트 전압을 보상 및 조정하는 드라이버부를 구비하는 반도체 메모리 장치의 전압발생회로에 있어서,
    파워-업 신호 전에는 외부전원전압을 이용하여 상기 비트라인 프리차아지 전압 및 셀 플레이트 전압을 생성하고, 파워-업 신호 후에는 상기 드라이버부를 이용해서 프리차아지 전압 및 셀 플레이트 전압레벨을 레퍼런스 전압레벨로 조절하는 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압발생회로.
  2. 제 1항에 있어서,
    상기 드라이버부는 상기 제1 노드와 상기 제2 노드의 전위를 비교하여 제2 노드의 전위를 상승 또는 하강시키는 풀업용 PMOS 트랜지스터 및 풀다운용 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압발생회로.
  3. 제 1항에 있어서,
    상기 제어부는 상기 파워-업 신호 전에 상기 파워-업 신호에 의해 턴 온 되어 상기 비트라인 프리차아지 전압 및 상기 셀 플레이트 전압을 상기 외부전원전압으로 생성하는 PMOS 트랜지스터와,
    상기 파워-업 신호 전에는 상기 드라이버부와의 연결을 끊고, 상기 파워-업 후에는 상기 드라이버부와 연결하여 상기 파워-업 신호 전에는 상기 PMOS 트랜지스터의 제어를 받고, 상기 파워-업 신호 후에는 상기 드라이버부의 제어를 받게하는 전달게이트 및,
    상기 전달게이트의 개,폐하는 역할을 수행하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 전압발생회로.
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