KR100776759B1 - 반도체 메모리의 전원장치 및 그 제어방법 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리의 전원장치는 기준전압과 제 1 전원전압을 비교하여 비교신호를 출력하는 비교수단, 상기 비교신호 또는 제어신호에 따라 제 2 전원전압을 드라이빙하여 상기 제 1 전원전압을 생성하는 드라이빙 수단, 및 상기 드라이빙 수단의 드라이빙 능력이 강화되도록 상기 제어신호를 출력하는 제어수단을 포함한다.
파워 업 신호, VBLP, VCP

Description

반도체 메모리의 전원장치 및 그 제어방법{Power Supply of Semiconductor Memory and Control Method of the same}
도 1은 종래의 기술에 따른 반도체 메모리의 전원장치의 구성을 나타낸 회로도,
도 2는 종래의 기술에 따른 반도체 메모리의 전원장치의 입출력 파형도,
도 3은 본 발명에 따른 반도체 메모리의 전원장치의 구성을 나타낸 회로도,
도 4는 본 발명에 따른 반도체 메모리의 전원장치의 입출력 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 비교부 200: 드라이버
300: 제어부
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 전원장치 및 그 제어방법에 관한 것이다.
일반적으로 반도체 메모리는 VDD, VCORE, VBLP, VCP 등 다양한 종류의 전원을 사용하고 있다.
이때 VBLP는 비트라인 프리차지(Bit Line Precharge) 및 데이터 입출력 라인의 레벨을 유지시키는 전압으로서, 파워업 타이밍에 비트 라인과 연결된 커패시터에 전하량을 충전시켜 초기 레벨을 만든다.
상기 VBLP는 예를 들어, VCORE/2에 해당하는 레벨을 가지도록 해야 하므로 이 레벨을 생성하기 위해 VCORE를 이용하여 상기 VBLP를 생성하는 전원장치가 반도체 메모리에 필수적으로 구비되어 있다.
종래의 기술에 따른 반도체 메모리의 전원장치는 도 1에 도시된 바와 같이, 전원단(VCORE)과 접지단(VSS) 사이에 연결된 PMOS 트랜지스터(M1)와 NMOS 트랜지스터(M2)로 이루어져 상기 VBLP 및 VCP 레벨을 드라이빙하는 드라이버, 기준전압(VREF)과 상기 VBLP를 비교하여 그 비교결과를 상기 드라이버에 출력하는 비교부(10)를 포함한다.
이때 기준전압(VREF)은 VCORE/2 레벨을 갖는다.
이와 같이 구성된 종래기술에 따른 반도체 메모리의 전원장치의 동작을 설명하면 다음과 같다.
상기 비교부(10)는 상기 VREF와 상기 드라이버에서 출력된 VBLP를 비교하여 그 비교 결과신호를 G1 및 G2로 출력한다.
이때 비교부(10)는 VBLP가 VREF보다 낮으면, G1 및 G2에 로우를 출력한다.
따라서 드라이버의 PMOS 트랜지스터(M1)는 온 되고 NMOS 트랜지스터(M2)는 오프되므로 VCORE에 의해 VBLP 레벨이 상승하게 된다.
한편, 비교부(10)는 VBLP가 VREF보다 높으면, G1 및 G2에 하이를 출력한다.
따라서 드라이버의 PMOS 트랜지스터(M1)는 오프되고 NMOS 트랜지스터(M2)는 온 되므로 접지단(VSS)에 의해 VBLP 레벨이 강하하게 된다.
이와 같이 비교부(10)와 드라이버의 연계동작에 의해 VBLP 레벨이 일정하게 유지된다.
VBLP 전원은 비트 라인의 레벨이 누설에 의해 소모되는 부분을 채워주는 역할을 한다. 따라서 적은 전류를 가지고 동작하므로 상기 VBLP를 발생시키는 종래의 기술에 따른 전원장치의 반응속도가 느리다.
또한 반도체 메모리 중 예를 들어, 모바일 제품에서 사용되는 반도체 메모리는 패스트 파워 업(Fast Power up) 또는 딥 파워 다운(Deep Power Down) 모드로 진입했다가 정상 모드로 복귀하는 경우가 자주 발생한다. 이 경우 VCORE 레벨도 아직 만들어지지 못한 상태에서 VBLP 레벨을 만드는데 소요되는 시간이 너무 길다.
즉, 도 2에 도시된 바와 같이, 상기 패스트 파워 업이 이루어지거나, 딥 파워 다운 모드에서 정상모드로 복귀시 VCORE가 1us의 기울기로 상승할 때 G1 레벨에 따른 PMOS 트랜지스터(M1)의 반응속도 즉, 구동능력이 NMOS 트랜지스터(M2)의 절반에 해당할 정도로 떨어지므로 VBLP 및 VCP가 정해진 레벨 까지 도달하는데 소요되는 시간이 대략 90us에 이를 정도로 오래 걸리는 문제점이 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 동작상태에 상관없이 신속하게 원하는 전원 레벨을 생성할 수 있도록 한 반도체 메모리의 전원장치 및 그 제어방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 전원장치는 기준전압과 제 1 전원전압을 비교하여 비교신호를 출력하는 비교수단; 상기 비교신호 또는 제어신호에 따라 제 2 전원전압을 드라이빙하여 상기 제 1 전원전압을 생성하는 드라이빙 수단; 및 상기 드라이빙 수단의 드라이빙 능력이 강화되도록 상기 제어신호를 출력하는 제어수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 전원장치 제어방법은 구동능력이 다른 스위칭 소자를 구비한 드라이빙 수단을 이용하여 소정 전원전압을 생성하는 반도체 메모리의 전원장치 제어방법으로서, 소정 구간동안 상기 스위칭 소자 중 하나를 턴온시켜 상기 전원전압을 상승시키는 단계; 및 상기 소정구간 경과 후 상기 스위칭 소자 중 다른 하나를 턴온시켜 전원전압을 목표 레벨까지 강하시키는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 전원장치의 실시예를 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리의 전원장치의 구성을 나타낸 회로도, 도 4는 본 발명에 따른 반도체 메모리의 전원장치의 입출력 파형도이다.
본 발명에 따른 반도체 메모리의 전원장치는 도 3에 도시된 바와 같이, 기준전압(이하, VREF)과 제 1 전원전압(이하, VBLP 또는 VCP)을 비교하여 제 1 및 제 2 비교신호(이하, G11, G12)를 출력하는 비교부(100), 상기 비교신호 또는 제어신호에 따라 제 2 전원전압(이하, VCORE)을 드라이빙하여 상기 VBLP(또는 VCP)를 생성 하는 드라이버(200), 파워 업 신호(이하, PWRUP)를 이용하여 상기 드라이버(200)의 초기 드라이빙 능력이 강화되도록 상기 제어신호를 출력하는 제어부(300)를 포함한다.
상기 드라이버(200)는 게이트에 상기 G11을 입력받고 소오스에 상기 VCORE를 입력받는 제 1 트랜지스터(M11), 드레인이 상기 제 1 트랜지스터(M11)의 드레인과 연결되고 소오스가 접지되며 게이트에 상기 G12를 입력받는 제 2 트랜지스터(M12)를 포함한다. 상기 제 1 트랜지스터(M11)와 제 2 트랜지스터(M12)의 연결노드에 출력단이 형성되어 상기 VBLP 또는 VCP가 출력된다. 이때 VCP는 셀 플레이트 전압으로서 상기 VBLP와 동일한 레벨이며 용도에 따라 명칭만 다르게 한 것이다. 또한 VBLP 및 VCP는 각각 비트 라인과 연결된 커패시터 및 셀 커패시터에 충전된다.
상기 제어부(300)는 PWRUP를 입력받는 인버터(IV21), 및 게이트에 상기 인버터(IV21)의 출력을 입력받고 소오스가 접지되며 드레인이 상기 드라이버(200)의 제 1 및 제 2 트랜지스터(M11, M12)의 게이트에 공통 연결된 트랜지스터(M21)를 포함한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리의 전원장치의 동작을 도 4를 참조하여 설명하면 다음과 같다.
먼저, 제어부(300)는 PWRUP가 인에이블 되지 않아 로우 레벨인 동안 즉, B 구간까지 트랜지스터(M21)가 온 되어 상기 비교부(100)의 출력인 G11 및 G12를 접지레벨로 만든다.
이때 PWRUP는 반도체 메모리 내부에서 사용되는 전원들이 목표 레벨에 도달 하기 전까지 로우로 디스에이블되어 있다가 목표 레벨에 도달하면 하이로 인에이블되는 신호이다.
상기 PWRUP가 로우인 구간동안 드라이버(200)의 제 1 및 제 2 트랜지스터(M11, M12)의 게이트 레벨이 로우 레벨을 유지한다.
따라서 상기 제 1 트랜지스터(M11)가 온 되어 VBLP 및 VCP를 VCORE에 따라 상승시킨다.
이때 도 3의 제 1 트랜지스터(M11)는 상술한 바와 같이, PWRUP가 로우인 구간동안 강제로 게이트 레벨을 접지레벨로 만들므로 도 1에 도시된 종래기술의 트랜지스터(M1)에 비해 구동능력이 크게 향상된다. 또한 제어부(300)에 의해 제 2 트랜지스터(M12)를 오프시켜 VBLP 충전 전하량이 방전되지 않도록 하였다.
도 4에 도시된 바와 같이, 패스트 파워 업(Fast Power up)이 이루어지거나 딥 파워 다운(Deep Power Down) 모드에서 정상 모드로 복귀하여 VCORE가 1us의 기울기로 상승할 때, 제어부(300)에 의해 G11이 접지레벨을 유지하고 있다.
따라서 드라이버(200)의 제 1 트랜지스터(M11)의 구동능력이 최고가 되므로 VBLP 레벨이 VCORE와 연동하여 A와 같이, 급격하게 상승하게 된다.
이때 A 지점은 VBLP 레벨이 목표 레벨에 비해 높은 상태이다.
이어서 PWRUP가 하이가 되면, 제어부(300)의 트랜지스터(M21)가 오프되므로 비교부(100)의 동작에 따라 VBLP 레벨이 제어된다.
상술한 바와 같이, VBLP는 목표 레벨에 비해 높은 상태이므로 비교부(100)에 의해 드라이버(200)의 제 2 트랜지스터(M12)가 턴온되어 VBLP 충전 전하량을 접지 단으로 방전시키고 결국 VBLP는 목표 레벨에 도달하게 된다.
이때 기본 소자 특성상 제 1 트랜지스터(M11)(PMOS)에 비해 구동능력이 두배 정도 뛰어난 제 2 트랜지스터(M12)(NMOS)를 사용하여 VBLP 레벨을 낮추므로 이 과정 또한 신속하게 이루어지고 결국, 목표 레벨에 도달하기 까지 약 12us가 소요된다.
반면, 상술한 도 2에 도시된 종래기술에서 VBLP가 목표 레벨에 도달하기 까지 소요된 시간이 약 90us인 것을 감안하면, 본 발명에서 VBLP를 목표 레벨까지 상승시키는데 소요된 시간이 종래에 비해 훨씬 빨라졌음을 알 수 있다.
다시 말해, 본 발명은 NMOS에 비해 구동능력이 떨어지는 PMOS의 게이트 레벨을 동작초기 일정시간 동안 강제로 로우로 만들어 구동능력을 향상시켜 VBLP 레벨을 신속하게 상승시킨 후, 기본 구동능력이 뛰어나 NMOS를 이용하여 신속하게 레벨을 낮추는 방식으로 목표 레벨 까지 도달하는데 소요되는 시간을 최소화한 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 전원장치 및 그 제어방법은 다음과 같은 효과가 있다.
첫째, 드라이버 구동능력을 향상시켜 특정 동작모드에서 전원전압의 응답속도가 저하되었던 것을 개선할 수 있다.
둘째, 전원전압이 신속하게 안정화되므로 이를 사용한 제품의 안정성 및 성능 또한 향상시킬 수 있다.

Claims (12)

  1. 기준전압과 제 1 전원전압을 비교하여 비교신호를 출력하는 비교수단;
    상기 비교신호 또는 제어신호에 따라 제 2 전원전압을 이용하여 상기 제 1 전원전압을 생성하는 드라이빙 수단; 및
    파워 업 신호가 활성화되기 전까지 상기 드라이빙 수단이 상기 제 1 전원전압을 상승시키는 동작을 수행하도록 상기 제어신호를 출력하는 제어수단을 포함하는 반도체 메모리의 전원장치.
  2. 제 1 항에 있어서,
    상기 기준전압은 셀 데이터 레벨로 사용되는 전압을 이용하여 생성함을 특징으로 하는 반도체 메모리의 전원장치.
  3. 제 1 항에 있어서,
    상기 제 1 전원전압은 비트 라인 프리차지 전압 또는 셀 플레이트 전압인 것을 특징으로 하는 반도체 메모리의 전원장치.
  4. 제 1 항에 있어서,
    상기 제 2 전원전압은 셀 데이터 전압인 것을 특징으로 하는 반도체 메모리의 전원장치.
  5. 제 1 항에 있어서,
    상기 드라이빙 수단은
    게이트에 제 1 비교신호를 입력받고 소오스에 상기 제 2 전원전압을 입력받으며 드레인에 상기 제 1 전원전압 출력단이 연결된 제 1 트랜지스터, 및
    드레인이 상기 제 1 트랜지스터의 드레인과 연결되고 소오스가 접지되며 게이트에 제 1 비교신호를 입력받는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 전원장치.
  6. 제 1 항에 있어서,
    상기 제어수단은
    상기 파워 업 신호를 입력받는 인버터, 및
    게이트에 상기 인버터의 출력을 입력받고 소오스가 접지되며 드레인이 상기 비교수단의 출력단과 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 전원장치.
  7. 서로 다른 타입(Type)의 스위칭 소자를 구비한 드라이빙 수단을 이용하여 소정 전원전압을 생성하는 반도체 메모리의 전원장치 제어방법으로서,
    소정 구간동안 상기 서로 다른 타입의 스위칭 소자 중 하나를 턴온시켜 상기 전원전압을 상승시키는 단계; 및
    상기 소정구간 경과 후 상기 서로 다른 타입의 스위칭 소자 중 다른 하나를 턴온시켜 전원전압을 목표 레벨까지 강하시키는 단계를 포함하는 반도체 메모리의 전원장치 제어방법.
  8. 제 7 항에 있어서,
    상기 소정구간은 파워 업 신호의 디스에이블 구간인 것을 특징으로 하는 반도체 메모리의 전원장치 제어방법.
  9. 제 7 항에 있어서,
    상기 전원전압을 상승시키는 단계는
    상기 서로 다른 타입의 스위칭 소자 중에서 제 1 타입의 스위칭 소자를 온 시켜 상기 전원전압 출력단을 상기 목표 레벨에 비해 높은 레벨의 제 2 전원과 연결시키는 단계임을 특징으로 하는 반도체 메모리의 전원장치 제어방법.
  10. 제 9 항에 있어서,
    상기 제 1 타입의 스위칭 소자는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리의 전원장치 제어방법.
  11. 제 7 항에 있어서,
    상기 전원전압을 목표 레벨까지 강하시키는 단계는
    상기 서로 다른 타입의 스위칭 소자 중에서 제 2 타입의 스위칭 소자를 온 시켜 상기 전원전압 출력단을 접지단과 연결시키는 단계임을 특징으로 하는 반도체 메모리의 전원장치 제어방법.
  12. 제 11 항에 있어서,
    상기 제 2 타입의 스위칭 소자는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리의 전원장치 제어방법.
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