KR20030025323A - 저전력 동작모드용 내부 강압 전원 드라이버 회로 - Google Patents

저전력 동작모드용 내부 강압 전원 드라이버 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 저전력 동작모드용 내부 강압 전원 드라이버 회로에 관한 것으로, 저전력 동작모드에서 전류 소모를 줄이면서 안정적으로 동작할 수 있다. 이를 위한 본 발명의 저전력 동작모드용 내부 강압 전원 드라이버 회로는 제 1 및 제 2 정전압을 발생시키는 정전원 발생부와 내부 강압전압(VDLI)을 전원으로 사용하는 클럭입력버퍼부를 포함하는 반도체 메모리 장치의 전원전압 드라이버 회로에 있어서, 저전력 동작모드를 알리는 동작제어신호를 수신하는 제어부와, 상기 제어부의 출력 신호에 의해 제어되며 상기 저전력 동작모드에서는 동작하지 않고 상기 저전력 동작모드가 아닌 다른 동작모드에서는 상기 제 1 및 제 2 정전압을 수신하여 기준전압과 비교 증폭한 신호(ENB)를 발생하는 전압 비교부와, 상기 제어부의 출력 신호와 상기 전압 비교부의 출력 신호(ENB)에 의해 제어되며 상기 저전력 동작모드가 아닌 다른 동작모드에서는 제 1 외부전원전압(VDD)을 사용하여 상기 내부 강압전압(VDLI)을 발생하고, 상기 저전력 동작모드에서는 제 2 외부전원전압(VDDQ)을 사용하여 상기 내부강압전압(VDLI)을 발생하는 드라이버부를 구비한 것을 특징으로 한다.

Description

저전력 동작모드용 내부 강압 전원 드라이버 회로{LOW POWER OPERATING MODE TYPE INTERNAL VOLTAGE-DOWN POWER DRIVE CIRCUIT}
본 발명은 반도체 메모리 장치의 저전력 동작모드용 내부 강압 전원 드라이버 회로에 관한 것으로, 특히 저전력 동작모드에서 전류 소모를 줄이면서 안정적으로 동작할 수 있는 저전력 동작모드용 내부 강압 전원 드라이버 회로에 관한 것이다.
도 1은 종래 기술에 따른 내부 강압 전원 드라이버 회로도로서, 전압 비교부(1)와 드라이버부(2)로 구성되어 있다. 먼저 도면에서, 상기 전압 비교부(1)의 출력 신호(VDLI)는 메모리 동작을 위한 클럭입력버퍼의 전원으로 인가되는 신호이며, 상기 전압 비교부(1)로 입력되는 입력 신호(VLR)는 정전원 발생부에서 발생되는 신호로 외부 전원전압(VDD)의 변화에도 항상 전압 레벨이 출력 신호(VDLI)의 반(VDLI/2)을 유지한다. 그리고, 상기 전압 비교부(1)로 입력되는 입력 신호(VLNG) 또한 정전기 발생부에서 발생되는 신호로 외부 전원전압(VDD)의 변화에도 항상 NMOS 트랜지스터의 문턱전압(Vtn)값을 유지하는 신호이다.
상기 전압 비교부(1) 및 드라이버부(2)는 도시된 바와 같이, 전류 미러형으로 구성되며 노드(Nd1)와 노드(Nd2)로 전원 전압(VDD)을 일정하게 공급하는 PMOS 트랜지스터(P1)(P2)와, 상기 입력 신호(VLR)와 노드(Nd5)의 신호를 수신하여 이들 신호의 크기에 의해 상기 노드(Nd1)와 상기 노드(Nd2)의 전위를 결정하는 NMOS 트랜지스터(N1)(N2)와, 상기 입력 신호(VLING)에 의해 상기 NMOS 트랜지스터(N1)(N2)를 통해 노드(Nd3)로 전송된 전류를 접지 전압(Vss)으로 방전시키는 NMOS 트랜지스터(N3)와, 상기 노드(Nd1)의 신호에 의해 출력 단자(Nd4)로 전원 전압(VDD)을 전송하는 PMOS 트랜지스터(P3)와, 상기 노드(Nd5)의 신호에 의해 상기 출력 단자(Nd4)의 신호를 노드(Nd5)로 전송하는 PMOS 트랜지스터(P4)와, 상기 노드(Nd5)와 접지 전압(Vss) 사이에 다이오드 구조로 연결된 PMOS 트랜지스터(P5)로 구성된다.
상기 내부 강압 전원 드라이버 회로는 정전압 발생부로부터 입력 신호(VLR)(VLNG)가 수신되면 상기 입력 신호(VLR)와 기준 전압(Nd5)을 비교 출력한 상기 전압 비교부(1)에 의해 상기 드라이버부(2)를 통해 상기 출력 단자(Nd4)로 전원 전압(VDD)을 강압시킨 신호(VDLI)를 출력한다.
도 2는 종래의 반도체 메모리 장치에 있어서, 디프 파워 다운 모드(Deep Power Down Mode: DPD 모드)로 진입하기 위한 타이밍도로서, 프리차지 진입 구간(a)과 DPD 모드 진입 구간(b)을 나타내었다.
도 3은 종래의 DPD 모드를 빠져나오기 위한 타이밍도로서, DPD 모드 탈출 구간(c)과 모드 뱅크의 프리차지 진입 구간(d) 및 자동 리프레시 진입 구간(e)을 나타내었다.
종래의 반도체 메모리 장치는 반도체 메모리 장치가 사용하지 않을 때 전력 소모를 줄이기 위해 DPD 모드를 사용하고 있다. 상기 DPD 모드는 도 2에 도시된 바와 같이, 클럭신호(CKE), 칩 셀렉터신호(/CS), 라스바 신호(/RAS), 카스바 신호(/CAS) 및 라이트 인에이블신호(/WE)의 입력핀의 상태가 각각 로우, 로우, 하이, 하이, 로우 상태가 되어야 진입하게 된다. 이러한 조건을 만족하여 반도체 메모리 장치가 DPD 모드로 진입하게 되면 대기 모드(Standby mode)보다 전력소모가 더 낮은 상태를 유지하게된다. 이후에 DPD 모드를 빠져나오기 위해서는 도 3에서와 같이, 클럭신호(CKE)만 '로우'에서 '하이' 상태로 변화하면 된다.
이러한 DPD 모드를 빠져나올때는 클럭신호(CKE)의 상태를 감시하는 클럭입력버퍼가 DPD 모드에서도 항시 동작하고 있어야만 한다.
도 4는 종래의 내부 강압 전원 드라이버 회로 및 클럭입력버퍼의 블록도를 나타낸 것으로, 전압비교부(1)와 드라이버부(2)로 구성된 내부 강압 전원 드라이버 회로부(10), 정전원 발생부(3), 클럭입력버퍼부(4) 및 데이타 출력드라이버부(5)가 도시되어 있다.
상기 클럭입력버퍼부(4)는 상기 내부 강압 전원 드라이버 회로부(10)에서 발생된 내부전원전압(VDLI)을 전원전압으로 사용하고 있기 때문에 DPD 모드에서도 항시 동작을 하고 있다. 그리고, 상기 내부전원전압(VDLI)을 전원전압으로 사용하고 있는 다른 회로들도 DPD 모드에서 항시 동작하고 있다.
그런데, 상기 구성을 갖는 종래의 내부 강압 전원 드라이버 회로는 내부전원전압(VDLI)을 전원전압으로 사용하는 클럭입력버퍼부(44) 등의 회로 때문에 항상 동작을 하여야 하기때문에, 저전력화를 위한 DPD 모드에서도 전원전압 드라이버 회로가 동작하여 전류소모를 발생하게 되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 저전력 동작모드에서 전류 소모를 줄이면서 안정적으로 동작할 수 있는 저전력 동작모드용 내부 강압 전원 드라이버 회로를 제공하는데 있다.
도 1은 종래 기술에 따른 내부 강압 전원 드라이버 회로도
도 2는 종래의 디프 파워 다운 모드 진입 타이밍도
도 3은 종래의 디프 파워 다운 모드 탈출 타이밍도
도 4는 종래의 내부 강압 전원 드라이버 회로 및 클럭입력버퍼의 블록도
도 5는 본 발명에 의한 내부 강압 전원 드라이버 회로 및 클럭입력버퍼의 블록도
도 6은 본 발명에 의한 내부 강압 전원 드라이버 회로도
* 도면의 주요부분에 대한 부호의 설명 *
11 : 전압 비교부
20 : 내부 강압 전원 드라이버 회로부
22 : 드라이버부33 : 정전원 발생부
44 : 클럭입력버퍼부55 : 데이타 출력 드라이버부
66 : DPD 제어회로부
상기 목적을 달성하기 위한, 본 발명의 저전력 동작모드용 내부 강압 전원 드라이버 회로는 제 1 및 제 2 정전압을 발생시키는 정전원 발생부와 내부 강압전압(VDLI)을 전원으로 사용하는 클럭입력버퍼부를 포함하는 반도체 메모리 장치의 전원전압 드라이버 회로에 있어서, 저전력 동작모드를 알리는 동작제어신호를 수신하는 제어부와, 상기 제어부의 출력 신호에 의해 제어되며 상기 저전력 동작모드에서는 동작하지 않고 상기 저전력 동작모드가 아닌 다른 동작모드에서는 상기 제 1 및 제 2 정전압을 수신하여 기준전압과 비교 증폭한 신호(ENB)를 발생하는 전압 비교부와, 상기 제어부의 출력 신호와 상기 전압 비교부의 출력 신호(ENB)에 의해 제어되며 상기 저전력 동작모드가 아닌 다른 동작모드에서는 제 1 외부전원전압(VDD)을 사용하여 상기 내부 강압전압(VDLI)을 발생하고, 상기 저전력 동작모드에서는 제 2 외부전원전압(VDDQ)을 사용하여 상기 내부강압전압(VDLI)을 발생하는 드라이버부를 구비한 것을 특징으로 한다.
상기 제 2 외부전원전압(VDDQ)은 상기 제 1 외부전원전압(VDD)보다 상대적으로 낮은 전위값을 갖는 것을 특징으로 한다.
상기 제 1 정전압은 상기 제 1 외부전원전압(VDD)의 변화에도 항상 상기 내부강압전압(VDLI)의 반(VDLI/2)을 유지하고, 상기 제 2 정전압은 상기 제 1 외부전원전압(VDD)의 변화에도 항상 NMOS 트랜지스터의 문턱전압(Vtn)값을 유지하는 것을 특징으로 한다.
상기 제어부는 1개의 인버터로 구성된 것을 특징으로 한다.
상기 전압비교부는 상기 제 2 정전압에 의해 동작되며 상기 제 1 정전압과상기 기준전압을 비교하여 증폭된 신호를 출력하는 차동 증폭부와, 상기 내부강압전압(VDLI)을 발생하는 출력 단자와 접지 전압 사이에 직렬로 연결되는 제 1 내지 제 4 MOS 트랜지스터로 구성된 출력부를 구비하며, 상기 제 1 및 제 4 MOS 트랜지스터는 다이오드 구조로 구성되고, 상기 제 2 및 제 3 MOS 트랜지스터는 상기 제어부의 출력 신호에 의해 제어되며, 상기 제 2 및 제 3 MOS 트랜지스터 사이의 노드로부터 상기 기준전압을 출력하는 것을 특징으로 한다.
상기 제 1 및 제 4 MOS 트랜지스터는 PMOS 트랜지스터이고, 상기 제 2 및 제 3 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 드라이버부는 상기 제어부의 출력 신호에 의해 상기 차동 증폭부의 출력 노드로 상기 제 1 외부전원전압(VDD)을 공급하는 제 5 MOS 트랜지스터와, 상기 제어부의 출력 신호에 의해 상기 내부강압전압(VDLI)를 출력하는 출력단자로 상기 제 2 외부전원전압(VDDQ)을 공급하는 제 6 MOS 트랜지스터와, 상기 차동 증폭부의 출력 노드의 신호에 의해 상기 내부강압전압(VDLI)를 출력하는 출력단자로 상기 제 1 외부전원전압(VDD)을 공급하는 제 7 MOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 제 5 내지 제 7 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 5는 본 발명에 의한 내부 강압 전원 드라이버 회로 및 클럭입력버퍼의 블록도로서, 전압 비교부(11)와 드라이버부(22) 및 DPD 제어회로부(66)로 구성된 내부 강압 전원 드라이버 회로부(20), 정전압 발생부(33), 클럭입력버퍼부(44) 및 데이타 출력 드라이버부(55)를 구비한다.
상기 정전압 발생부(33)는 외부 전원전압(VDD)과 접지 전압(VSS)을 전원으로 수신하며 상기 전압 비교부(11)의 입력 신호로 사용되는 정전압(VLR)(VLNG)을 발생한다.
상기 DPD 제어회로부(66)는 DPD 모드시 '하이'를 갖는 DPD 신호를 수신하여 반전된 신호를 출력한다.
상기 전압 비교부(11)는 외부 전원전압(VDD)과 접지 전압(VSS)을 전원으로 수신하며, 상기 DPD 제어회로부(66)의 출력 신호가 '하이'일때(DPD 모드가 아닐때)는 수신된 상기 정전압(VLR)(VLNG)과 기준전압을 비교 증폭한 신호(ENB)를 발생하고, 상기 DPD 제어회로부(66)의 출력 신호가 '로우'일때(DPD 모드 일때)는 상기 외부 전원전압(VDD)에서 접지 전압(Vss)으로의 전류 경로가 끊겨서 동작하지 않는다.
상기 드라이버부(22)는 상기 DPD 제어회로부(66)의 출력 신호가 '하이'일때(DPD 모드가 아닐때)는 상기 전압 비교부(11)의 출력 신호(ENB)에 의해 외부전원전압(VDD)을 사용하여 출력 단자(Nd15)로 제 1 내부강압전압(VDLI)을 발생하고, 상기 DPD 제어회로부(66)의 출력 신호가 '로우'일때(DPD 모드 일때)는 외부전원전압(VDDQ)을 사용하여 상기 출력 단자(Nd15)로 제 2 내부강압전압(VDLI)을 발생한다. 여기서, 상기 외부전원전압(VDDQ)은 상기 외부전원전압(VDD)보다 상대적으로 낮은 전위값을 갖는 전압으로, 상기 외부전원전압(VDDQ)에 의해 발생된 상기 제 2 내부강압전압(VDLI)이 상기 외부전원전압(VDD)에 의해 발생된 상기 제 1 내부강압전압(VDLI)보다 낮은 전위값을 가진다.
외부 클럭(CKE)을 수신으로하는 상기 클럭입력버퍼부(44)는 DPD 모드가 아닐 때는 상기 드라이버부(22)로부터 수신된 상기 제 1 내부강압전압(VDLI)을 전원으로 사용하고, DPD 모드시에는 상기 드라이버부(22)로부터 수신된 상기 제 2 내부강압전압(VDLI)을 전원으로 사용한다.
도 6은 본 발명에 의한 내부 강압 전원 드라이버 회로도로서, 전압 비교부(11), 드라이버부(22) 및 DPD 제어회로부(66)를 구비하고 있다. 상기 도면에서, 상기 전압 비교부(11)의 출력 신호(VDLI)는 메모리 동작을 위한 클럭입력버퍼의 전원으로 인가되는 신호이며, 상기 전압 비교부(11)로 입력되는 입력 신호(VLR)는 정전원 발생부에서 발생되는 신호로 외부 전원전압(VDD)의 변화에도 항상 전압 레벨이 출력 신호(VDLI)의 반(VDLI/2)을 유지한다. 그리고, 상기 전압 비교부(11)로 입력되는 입력 신호(VLNG) 또한 정전기 발생부에서 발생되는 신호로 외부 전원전압(VDD)의 변화에도 항상 NMOS 트랜지스터의 문턱전압(Vtn)값을 유지하는 신호이다.
상기 전압 비교부(11), 드라이버부(22) 및 DPD 제어회로부(66)는 도시된 바와 같이, 전류 미러형으로 구성되며 노드(Nd11)와 노드(Nd12)로 외부 전원전압(VDD)을 일정하게 공급하는 PMOS 트랜지스터(P11)(P12)와, 상기 입력 신호(VLR)와 노드(Nd17)의 신호를 수신하여 이들 신호의 크기에 의해 상기노드(Nd11)와 상기 노드(Nd12)의 전류를 노드(Nd13)로 전송하는 NMOS 트랜지스터(N11)(N12)와, 상기 노드(Nd13)와 접지 전압(Vss) 사이에 직렬로 연결되며 노드(Nd14)의 신호와 상기 입력 신호(VLING)가 모두 '하이'일 때 상기 NMOS 트랜지스터(N11)(N12)를 통해 노드(Nd13)로 전송된 전류를 접지 전압(Vss)으로 방전시키는 NMOS 트랜지스터(N13)(N14)로 구성된다. 그리고, DPD 모드시 '하이'를 갖는 DPD 신호를 수신하여 반전된 신호를 상기 노드(Nd14)로 출력하는 인버터(INV1)와, 상기 노드(Nd14)의 신호가 '로우'일때 외부 전원전압(VDD)을 상기 노드(Nd11)로 전송하는 PMOS 트랜지스터(P15)와, 상기 노드(Nd11)의 신호가 '로우'일때 출력 단자(Nd15)로 외부 전원전압(VDD)을 전송하는 PMOS 트랜지스터(P17)와, 상기 노드(Md14)의 신호가 '로우'일때 외부 전원전압(VDDQ)을 상기 출력 단자(Nd15)로 전송하는 PMOS 트랜지스터(P16)와, 상기 출력 단자(Nd15)와 노드(Nd16) 사이에 다이오드 구조로 연결된 PMOS 트랜지스터(P13)와, 상기 노드(Nd16)와 상기 노드(Nd17) 사이에 연결되며 상기 노드(Nd14)에 의해 제어되는 NMOS 트랜지스터(N15)와, 상기 노드(Nd17)와 접지 전압(Vss) 사이에 직렬로 연결되며, 상기 노드(Nd14)에 의해 제어되는 NMOS 트랜지스터(N16)와 다이오드 구조로 연결된 PMOS 트랜지스터(P14)로 구성된다.
상기 인버터(INV1)로 구성된 DPD 제어회로부(66)는 DPD 신호를 수신하여 반전된 신호를 상기 노드(Nd14)로 출력한다. 즉, DPD 신호가 '하이'인 DPD 모드시에는 상기 노드(Nd14)는 '로우' 상태를 갖고, DPD 모드가 아닐 때는 상기 노드(Nd14)는 '하이' 상태를 갖는다.
먼저, DPD 모드에서 상기 노드(Nd14)의 신호가 '로우'를 가지므로, 상기 전압비교부(11)의 NMOS 트랜지스터(N13)(N15)(N16)는 턴-오프되고 상기 드라이버부(22)의 PMOS 트랜지스터(P15)가 턴-온되어 출력 단자(Nd15)로 외부 전원전압(VDD)을 공급하는 PMOS 트랜지스터(P17)를 턴-오프시키게 된다. 따라서, 상기 전압비교부(11)는 외부 전원전압(Vdd)에서 접지 전압(Vss)으로의 전류 경로를 차단시킴으로써 DPD 모드에서는 동작을 하지 않게 된다.
또한, DPD 모드에서 상기 드라이버부(22)의 PMOS 트랜지스터(P16)가 턴-온되어 외부 전원전압(VDDQ)을 출력 단자(Nd15)쪽으로 공급하게된다. 그러므로, 상기 전원전압 드라이버 회로부(20)에서 발생된 내부 강압 전압(VDLI)을 전원 전압으로 사용하는 클럭입력버퍼부(44)가 DPD 모드에서도 동작하게되어 DPD 모드에서 빠져나오는 것을 감지할 수 있다.
저전력 반도체 메모리 장치에서는 상기 외부 전원전압(VDDQ)의 전위가 외부 전원전압(VDD)의 전위보다 상대적으로 낮은 전위값을 가지므로, 내부강압된 전압(VDLI)과 근사한 전위값으로 상기 클럭입력버퍼부(44)를 구동시킬 수 있다.
반면에, DPD 모드가 아닌 다른 동작 모드에서는 상기 노드(Nd14)의 신호가 '하이'를 가지므로, 상기 NMOS 트랜지스터(N13)(N15)(N16)가 턴-온되어 상기 전압비교부(11)가 동작하여 상기 드라이버부(22)의 PMOS 트랜지스터(P17)를 구동시킴으로써 출력 단자(Nd15)로 외부 전원전압(VDD)을 공급하게 된다. 이때, DPD 모드에서 상기 드라이버부(22)의 PMOS 트랜지스터(P15)(16)는 턴-오프된다. 따라서, 상기 전원전압 드라이버 회로부(20)는 DPD 모드가 아닌 다른 동작 모드에서는 정상적으로 동작하여 내부 강압전압(VDLI)을 발생하게 된다.
이상에서 설명한 바와 같이, 본 발명의 저전력 동작모드용 내부 강압 전원 드라이버 회로에 의하면, 저전력 동작모드인 DPD 모드에서는 전압비교부(11)의 동작을 제어하고 드라이버부(22)에 의해 외부 전원전압(VDDQ)을 내부 강압전압(VDLI)으로 발생시키고, DPD 모드가 아닌 다른 동작 모드에서는 정상적으로 동작하도록 함으로써, 저전력화를 실현할 수 있고 또한 저전력 동작 모드에서 안정적인 동작을 할 수 있는 잇점이 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (13)

  1. 제 1 및 제 2 정전압을 발생시키는 정전원 발생부와 내부 강압전압(VDLI)을 전원으로 사용하는 클럭입력버퍼부를 포함하는 반도체 메모리 장치의 내부 강압 전원 드라이버 회로에 있어서,
    저전력 동작모드를 알리는 동작제어신호를 수신하는 제어부와,
    상기 제어부의 출력 신호에 의해 제어되며 상기 저전력 동작모드에서는 동작하지 않고 상기 저전력 동작모드가 아닌 다른 동작모드에서는 상기 제 1 및 제 2 정전압을 수신하여 기준전압과 비교 증폭한 신호(ENB)를 발생하는 전압 비교부와,
    상기 제어부의 출력 신호와 상기 전압 비교부의 출력 신호(ENB)에 의해 제어되며 상기 저전력 동작모드가 아닌 다른 동작모드에서는 제 1 외부전원전압(VDD)을 사용하여 상기 내부 강압전압(VDLI)을 발생하고, 상기 저전력 동작모드에서는 제 2 외부전원전압(VDDQ)을 사용하여 상기 내부강압전압(VDLI)을 발생하는 드라이버부를 구비한 것을 특징으로 하는 내부 강압 전원 드라이버 회로.
  2. 제 1 항에 있어서,
    상기 제 2 외부전원전압(VDDQ)은 상기 제 1 외부전원전압(VDD)보다 상대적으로 낮은 전위값을 갖는 것을 특징으로 하는 내부 강압 전원 드라이버 회로.
  3. 제 1 항에 있어서,
    상기 제 1 정전압은 상기 제 1 외부전원전압(VDD)의 변화에도 항상 상기 내부강압전압(VDLI)의 반(VDLI/2)을 유지하고,
    상기 제 2 정전압은 상기 제 1 외부전원전압(VDD)의 변화에도 항상 NMOS 트랜지스터의 문턱전압(Vtn)값을 유지하는 것을 특징으로 하는 내부 강압 전원 드라이버 회로.
  4. 제 1 항에 있어서,
    상기 제어부는 1개의 인버터로 구성된 것을 특징으로 하는 내부 강압 전원 드라이버 회로.
  5. 제 4 항에 있어서, 상기 전압비교부는.
    상기 제 2 정전압에 의해 동작되며 상기 제 1 정전압과 상기 기준전압을 비교하여 증폭된 신호를 출력하는 차동 증폭부와,
    상기 내부강압전압(VDLI)을 발생하는 출력 단자와 접지 전압 사이에 직렬로 연결되는 제 1 내지 제 4 MOS 트랜지스터로 구성된 출력부를 구비하며,
    상기 제 1 및 제 4 MOS 트랜지스터는 다이오드 구조로 구성되고, 상기 제 2 및 제 3 MOS 트랜지스터는 상기 제어부의 출력 신호에 의해 제어되며, 상기 제 2 및 제 3 MOS 트랜지스터 사이의 노드로부터 상기 기준전압을 출력하는 것을 특징으로 하는 내부 강압 전원 드라이버 회로.
  6. 제 5 항에 있어서,
    상기 제 1 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 내부 강압 전원 드라이버 회로.
  7. 제 5 항에 있어서,
    상기 제 2 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 내부 강압 전원 드라이버 회로.
  8. 제 5 항에 있어서,
    상기 제 3 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 내부 강압 전원 드라이버 회로.
  9. 제 5 항에 있어서,
    상기 제 4 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 내부 강압 전원 드라이버 회로.
  10. 제 5 항에 있어서, 상기 드라이버부는.
    상기 제어부의 출력 신호에 의해 상기 차동 증폭부의 출력 노드로 상기 제 1 외부전원전압(VDD)을 공급하는 제 5 MOS 트랜지스터와,
    상기 제어부의 출력 신호에 의해 상기 내부강압전압(VDLI)를 출력하는 출력단자로 상기 제 2 외부전원전압(VDDQ)을 공급하는 제 6 MOS 트랜지스터와,
    상기 차동 증폭부의 출력 노드의 신호에 의해 상기 내부강압전압(VDLI)를 출력하는 출력단자로 상기 제 1 외부전원전압(VDD)을 공급하는 제 7 MOS 트랜지스터로 구성된 것을 특징으로 하는 내부 강압 전원 드라이버 회로.
  11. 제 10 항에 있어서,
    상기 제 5 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 내부 강압 전원 드라이버 회로.
  12. 제 10 항에 있어서,
    상기 제 6 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 내부 강압 전원 드라이버 회로.
  13. 제 10 항에 있어서,
    상기 제 7 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 내부 강압 전원 드라이버 회로.
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