KR100788980B1 - 휴대형 장치 및 공유 메모리의 저전력 모드 제어 방법 - Google Patents

휴대형 장치 및 공유 메모리의 저전력 모드 제어 방법 Download PDF

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Abstract

휴대형 장치 및 공유 메모리의 저전력 모드 제어 방법이 개시된다. 본 발명의 실시예에 따른 메모리 장치는 제1 프로세서로부터 입력된 신호들을 해석하여 저전력 모드로의 진입 여부를 판단하여 상응하는 제1 DPD 진입 신호를 생성하여 출력하는 제1 판단부, 제2 프로세서로부터 입력된 신호들을 해석하여 저전력 모드로의 진입 여부를 판단하여 상응하는 제2 DPD 진입 신호를 생성하여 출력하는 제2 판단부, 및 제1 DPD 진입 신호 및 제2 DPD 진입 신호가 입력된 경우에만 저전력 모드로 동작하도록 제어하는 DPD 판별부를 포함할 수 있다. 본 발명에 따르면, 복수의 프로세서가 하나의 메모리를 공유하는 경우에도 메모리의 저전력 모드에서 동작되도록 함으로써 전력 소모를 최소화할 수 있다.
저전력 모드, Deep power down mode, 소비 전류, 메모리

Description

휴대형 장치 및 공유 메모리의 저전력 모드 제어 방법{Portable device and Method for controlling deep power down mode of shared memory}
도 1은 저전력 모드(Deep Power Down Mode)로 동작시키기 위한 종래의 회로를 나타낸 도면.
도 2는 공유 메모리와 프로세서간에 송수신되는 커맨드 테이블(command table)을 나타낸 도면.
도 3은 저전력 모드 진입(entry) 주기를 나타낸 타이밍도.
도 4는 저전력 모드 퇴장(exit) 주기를 나타낸 타이밍도.
도 5는 본 발명의 바람직한 일 실시예에 따른 DPD 모드 제어기의 구성을 나타낸 도면.
본 발명은 공유 메모리에 관한 것으로, 보다 상세하게는 휴대형 장치 및 공유 메모리의 저전력 모드 제어 방법에 관한 것이다.
일반적으로 휴대형 장치는 각각 미리 설정된 기능을 수행하기 위한 복수의 프로세서(processor)를 구비한다. 각각의 프로세서는 오퍼레이션(operation)을 위한 데이터, 처리하기 위한 데이터, 처리한 데이터 등을 저장하기 위한 메모리와 결합된다.
일반적으로 메모리는 동작 상태(예를 들어, 액티브 모드(Active Mode)) 또는 대기 상태(예를 들어, 스탠바이 모드(Standby Mode) 또는 저전력 모드(Deep power down))에서 동작된다. 메모리는 대기 상태인 경우 저전력 모드(Deep Power Down Mode)로 동작함으로써 전력 소모를 최소화할 수 있다.
그러나, 메모리를 저전력 모드로 동작하도록 하기 위한 종래의 저전력 모드 제어 방법은 단일 포트(single port) 메모리에 적합하도록 제시된 방법으로서, 복수의 프로세서가 하나의 메모리를 공유하는 공유 메모리 시스템에는 적합하지 않은 문제점이 있었다.
따라서 본 발명은 상술한 문제점을 해결하기 위한 것으로, 복수의 프로세서가 하나의 메모리를 공유하는 경우에도 메모리의 저전력 모드에서 동작되도록 함으로써 전력 소모를 최소화할 수 있는 휴대형 장치 및 공유 메모리의 저전력 모드 제어 방법을 제공하는 것이다.
본 발명의 다른 목적은 메모리에 의한 전력 소모를 최소화함으로써 휴대형 단말기의 구동 가능 시간을 최대화할 수 있는 휴대형 장치 및 공유 메모리의 저전 력 모드 제어 방법을 제공하는 것이다.
그 외의 다른 본 발명의 목적들은 이하에 서술되는 바람직한 실시예를 통하여 보다 명확해질 것이다.
상술한 목적을 달성하기 위하여 본 발명의 일 측면에 따르면, 저전력(Deep Power Down) 모드로 동작되고 복수의 프로세서에 의해 공유되는 메모리 장치 및/또는 상기 메모리 장치를 포함하는 휴대형 단말기가 제공된다.
본 발명의 바람직한 일 실시예에 따른 메모리 장치는, 제1 프로세서로부터 입력된 신호들을 해석하여 저전력(Deep Power Down) 모드로의 진입(entry) 여부를 판단하여 상응하는 제1 DPD 진입 신호를 생성하여 출력하는 제1 판단부; 제2 프로세서로부터 입력된 신호들을 해석하여 저전력 모드로의 진입 여부를 판단하여 상응하는 제2 DPD 진입 신호를 생성하여 출력하는 제2 판단부; 및 상기 제1 판단부 및 상기 제2 판단부로부터 상기 제1 DPD 진입 신호 및 상기 제2 DPD 진입 신호가 입력된 경우에만 저전력 모드로 동작하도록 제어하는 DPD 판별부를 포함할 수 있다. 여기서, 상기 신호는 클럭 인에이블 신호(CKE), 칩 선택 신호(CS), 기입 인에이블 신호(WE), 행 어드레스 스트로브 신호(RAS) 및 열 어드레스 스트로브 신호(CAS)를 포함할 수 있다.
상기 메모리 장치에서, 상기 제1 판단부 또는 상기 제2 판단부는 상응하는 프로세서로부터 입력된 신호들을 해석하여 저전력 모드로부터의 퇴장(exit) 여부를 판단하여 상응하는 DPD 퇴장 신호를 더 생성하여 출력하고, 상기 DPD 판별부는 상기 제1 판단부, 상기 제2 판단부 중 하나 이상으로부터 상기 DPD 퇴장 신호가 입력되면 액티브(Active) 모드 또는 스탠바이(Standby) 모드로 동작하도록 제어할 수 있다.
상기 제1 판단부 및 상기 제2 판단부 각각은, 상응하는 프로세서로부터 입력된 상기 칩 선택 신호(CS), 상기 기입 인에이블 신호(WE), 상기 행 어드레스 스트로브 신호(RAS) 및 상기 열 어드레스 스트로브 신호(CAS)를 해석하여 버스트 터미네이트(Burst Terminate) 커맨드인지 여부를 판단하고, 상응하는 결과값을 출력하는 커맨드 디코더; 상응하는 프로세서로부터 입력된 상기 클럭 인에이블 신호(CKE)의 반전 여부 정보를 생성하여 출력하는 CKE값 기억부; 및 상기 결과값이 상기 버스트 터미네이트 커맨드임을 나타내고, 상기 반전 여부 정보가 상기 클럭 인에이블 신호가 제1 값에서 제2 값으로 반전된 경우 DPD 진입 신호를 생성하여 출력하는 커맨드 판별부를 포함할 수 있다.
상기 커맨드 판별부는 상기 반전 여부 정보가 상기 클럭 인에이블 신호가 제2 값에서 제1 값으로 반전된 경우 DPD 퇴장 신호를 생성하여 출력할 수 있다.
본 발명의 바람직한 다른 실시예에 따른 휴대형 단말기는, 제1 프로세서; 제2 프로세서; 및 상기 제1 프로세서와 상기 제2 프로세서에 각각 결합된 메모리 장치를 포함할 수 있다. 여기서, 상기 메모리 장치는, 상기 제1 프로세서로부터 입력된 신호들을 해석하여 저전력(Deep Power Down) 모드로의 진입(entry) 여부를 판단하여 상응하는 제1 DPD 진입 신호를 생성하여 출력하는 제1 판단부; 상기 제2 프로 세서로부터 입력된 신호들을 해석하여 저전력 모드로의 진입 여부를 판단하여 상응하는 제2 DPD 진입 신호를 생성하여 출력하는 제2 판단부; 및 상기 제1 판단부 및 상기 제2 판단부로부터 상기 제1 DPD 진입 신호 및 상기 제2 DPD 진입 신호가 입력된 경우에만 저전력 모드로 동작하도록 제어하는 DPD 판별부를 포함할 수 있다.
여기서, 상기 신호는 클럭 인에이블 신호(CKE), 칩 선택 신호(CS), 기입 인에이블 신호(WE), 행 어드레스 스트로브 신호(RAS) 및 열 어드레스 스트로브 신호(CAS)를 포함할 수 있다.
상기 제1 판단부 또는 상기 제2 판단부는 상응하는 프로세서로부터 입력된 신호들을 해석하여 저전력 모드로부터의 퇴장(exit) 여부를 판단하여 상응하는 DPD 퇴장 신호를 더 생성하여 출력하고, 상기 DPD 판별부는 상기 제1 판단부, 상기 제2 판단부 중 하나 이상으로부터 상기 DPD 퇴장 신호가 입력되면 액티브(Active) 모드 또는 스탠바이(Standby) 모드로 동작하도록 제어할 수 있다.
상기 제1 판단부 및 상기 제2 판단부 각각은, 상응하는 프로세서로부터 입력된 상기 칩 선택 신호(CS), 상기 기입 인에이블 신호(WE), 상기 행 어드레스 스트로브 신호(RAS) 및 상기 열 어드레스 스트로브 신호(CAS)를 해석하여 버스트 터미네이트(Burst Terminate) 커맨드인지 여부를 판단하고, 상응하는 결과값을 출력하는 커맨드 디코더; 상응하는 프로세서로부터 입력된 상기 클럭 인에이블 신호(CKE)의 반전 여부 정보를 생성하여 출력하는 CKE값 기억부; 및 상기 결과값이 상기 버스트 터미네이트 커맨드임을 나타내고, 상기 반전 여부 정보가 상기 클럭 인에이블 신호가 제1 값에서 제2 값으로 반전된 경우 DPD 진입 신호를 생성하여 출력하는 커 맨드 판별부를 포함할 수 있다.
상기 커맨드 판별부는 상기 반전 여부 정보가 상기 클럭 인에이블 신호가 제2 값에서 제1 값으로 반전된 경우 DPD 퇴장 신호를 생성하여 출력할 수 있다.
상술한 목적을 달성하기 위하여 본 발명의 다른 측면에 따르면, 메모리 장치의 저전력(Deep Power Down) 모드 제어 방법 및/또는 그 방법을 수행하기 위한 프로그램이 기록된 기록매체가 제공된다.
바람직한 일 실시예에 따른 메모리 장치의 저전력(Deep Power Down) 모드 제어 방법은, 제1 판단부가 제1 프로세서로부터 입력된 신호들을 해석하여 저전력 모드로의 진입(entry) 여부를 판단하여 상응하는 제1 DPD 진입 신호를 생성하여 출력하는 단계; 제2 판단부가 제2 프로세서로부터 입력된 신호들을 해석하여 저전력 모드로의 진입 여부를 판단하여 상응하는 제2 DPD 진입 신호를 생성하여 출력하는 단계; 및 DPD 판별부가 상기 제1 DPD 진입 신호 및 상기 제2 DPD 진입 신호가 입력된 경우에만 저전력 모드로 동작하도록 제어하는 단계를 포함할 수 있다. 여기서, 상기 신호는 클럭 인에이블 신호(CKE), 칩 선택 신호(CS), 기입 인에이블 신호(WE), 행 어드레스 스트로브 신호(RAS) 및 열 어드레스 스트로브 신호(CAS)를 포함할 수 있다.
상기 메모리 장치의 저전력(Deep Power Down) 모드 제어 방법은, 상기 제1 판단부 또는 상기 제2 판단부가 상응하는 프로세서로부터 입력된 신호들을 해석하 여 저전력 모드로부터의 퇴장(exit) 여부를 판단하여 상응하는 DPD 퇴장 신호를 생성하여 출력하는 단계; 및 상기 제1 판단부, 상기 제2 판단부 중 하나 이상으로부터 상기 DPD 퇴장 신호가 입력되면 상기 DPD 판별부는 액티브(Active) 모드 또는 스탠바이(Standby) 모드로 동작하도록 제어하는 단계를 더 포함할 수 있다.
상기 제1 판단부 및 상기 제2 판단부 각각은, 상응하는 프로세서로부터 입력된 상기 칩 선택 신호(CS), 상기 기입 인에이블 신호(WE), 상기 행 어드레스 스트로브 신호(RAS) 및 상기 열 어드레스 스트로브 신호(CAS)를 해석하여 버스트 터미네이트(Burst Terminate) 커맨드인지 여부를 판단하고, 상응하는 프로세서로부터 입력된 상기 클럭 인에이블 신호(CKE)의 반전 여부를 판단하여, 상기 버스트 터미네이트 커맨드이고, 상기 클럭 인에이블 신호가 제1 값에서 제2 값으로 반전된 경우 DPD 진입 신호를 생성하여 출력할 수 있다.
상기 제1 판단부 및 상기 제2 판단부 각각은, 상기 클럭 인에이블 신호가 제2 값에서 제1 값으로 반전된 경우 상기 DPD 퇴장 신호를 생성하여 출력할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 통합 코덱 방법 및 장치의 바람직한 실시예를 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성 요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 또한, 본 명세서에서 본 발명의 설명을 위해 이용되는 서수(예를 들어, 제1, 제2 등)는 동일 또는 유사한 개체를 구분하기 위한 것일뿐, 이에 의해 본 발명이 제한되지 않음은 당연하다.
도 1은 저전력 모드(Deep Power Down Mode)로 동작시키기 위한 종래의 회로를 나타낸 도면이고, 도 2는 공유 메모리와 프로세서간에 송수신되는 커맨드 테이블(command table)을 나타낸 도면이며, 도 3은 저전력 모드 진입(entry) 주기를 나타낸 타이밍도이고, 도 4는 저전력 모드 퇴장(exit) 주기를 나타낸 타이밍도이다.
일반적으로, 메모리는 적은 전원을 소모하면서 높은 셀 용량과 빠른 속도를 가지도록 설계된다. 따라서, DRAM(Dynamic Random Access Memories)은 SRAM(Static Random Access Memories) 보다 작은 셀 사이즈를 가지고도 주어진 칩 사이즈에 대해 더 많은 메모리 용량을 제공하기 때문에, 공간의 한계를 가지는 휴대형 장치에 많이 이용된다.
그러나, DRAM은 일정한 리프레쉬(refresh)를 필요로 하고, SRAM에 비해 더 많은 전류가 소비된다. 이러한 문제점으로 인해 휴대형 장치 내에서의 사용을 위한 DRAM의 작은 사이즈라는 이점이 상쇄될 수 있다. 이는, 휴대형 장치의 증가된 복잡성과 기능들로 인해 메모리의 소모 전력 역시 증가되어 큰 용량의 배터리가 요구되거나 잦은 재충전이 요구될 수 있기 때문이다.
이러한 문제점을 해결하기 위해, 다양한 회로들이 DRAM 전원 소비를 감소시키기 위해 설계되어 왔다. 예를 들면, DRAM이 액티브 모드(active mode)에서 동작하지 않을 때, DRAM은 DRAM 데이터의 리프레쉬 또는 홀드를 위해 적은 전류 또는 최소의 전류가 제공되는 스탠바이(standby) 또는 파워 다운(power down) 모드에 전환된다.
Jang에 의한 미국특허 6,058,063호('063 특허)는 스탠바이 또는 파워 다운 모드 동안 메모리들을 동작시키기 위하여 도 1에 도시된 회로를 개시하고 있다.
외부 클럭 인에이블 신호(CKE)는, 신호 파워 다운 모드(signal power-down mode)와 입력 버퍼들(input buffers)과 같은 특정 회로의 전원 차단을 위해 사용된다. CKE로부터 유도된 파워 다운 신호(power down signal, PBPUB)는 신호 파워 다운을 위해 로우(low)에서 하이(high)로 전환된다. PBPUB는 트랜지스터(31)를 스위칭 오프 하여 Vcc를 단절시키고, 트랜지스터(32)를 턴 온하여 출력을 접지로 끌어내린다.
최근, DRAM에서 저전력(이하, 'DPD'라 칭함) 동작 모드로의 진입(entry) 또는 DPD 동작 모드로부터의 퇴장(exit)을 제어하는 DPD(Deep Power Down) 신호의 사용을 표준화하기 위해서 JEDEC(Joint Electron Device Engineering Council) 표준 스펙(specification)이 마련되었다. 해당 제안은 DRAM이 사용되지 않을 때 DRAM을 파워 다운하기 위한 DPD 신호를 사용하기 위해서 마련되었다.
JEDEC 표준 스펙에 제시된 DPD 모드로의 진입 및 퇴장을 시그널링하기 위한 프로토콜이 도 2 내지 도 4에 도시되어 있다.
도 2 및 도 3은 DPD 모드로의 진입을 위한 프로토콜을 나타낸다.
도 2 및 도 3에 도시된 바와 같이, DPD 모드로의 진입은 클럭 인에이블 신호(CKE)가 하이(High)에서 로우(Low)로 변경되고, 칩 선택 신호(CS) 및 기입 인에이블 신호(WE)가 로우로 되며, 로우에서 하이로 변하는 클럭(CLOCK) 신호에 의해 트리거 되는 행(row) 및 열(column) 어드레스 스트로브 신호들(/RAS 및 /CAS)이 하 이에 머무를 때 시그널링 된다.
또한, 도 2에 도시된 바와 같이, 클럭 인에이블 신호(CKE)가 하이(High)로 유지되나, 칩 선택 신호(CS) 및 기입 인에이블 신호(WE)가 로우로 되며, 로우에서 하이로 변하는 클럭(CLOCK) 신호에 의해 트리거 되는 행(row) 및 열(column) 어드레스 스트로브 신호들(/RAS 및 /CAS)이 하이에 머무르는 경우에는 버스트 터미네이트(Burst Terminate) 동작이 수행된다.
도 4는 DPD 퇴장(DPD exit)을 시그널링하기 위한 타이밍도이다.
도 4에 도시된 바와 같이, DPD 모드로부터의 퇴장은 로우에서 하이로 변하는 클럭(CLOCK) 신호에 의해 트리거 되는 클럭 인에이블 신호(CKE)가 하이가 전환될 때 시그널링 된다. 즉, 클럭 인에이블 신호(CKE) 이외의 신호들은 DPD 모드로부터의 퇴장에 영향을 주지 않는다.
도 2 내지 도 4에 도시된 프로토콜은 단지 DPD 모드로의 진입(entry)과 퇴장(exit)을 시그널링하기 위한 목적으로 사용되거나 적용될 수 있는 프로토콜을 예시한 것으로, 변형될 수도 있다. 예를 들어, 기입 인에이블 신호(WE) 및 열 어드레스 스트로브 신호(CAS) 등의 신호들이 도시된 것과 반전된 신호 레벨을 가지도록 할 수도 있을 것이다.
DPD 모드는 DRAM이 액티브 상태에 있지 않을 때 DRAM의 전력 소모를 감소시키기 위해 이용될 수 있다. 셀 커패시터 플래이트 전압(cell capacitor plate voltage), 내부 어레이 전원 전압(internal array power voltage), 내부 주변 전원 전압(internal peripheral power voltage), 기준 전원 전압(reference power voltage) 등과 같은 전압들을 DRAM의 내부 회로들로 제공하기 위해, DPD 모드로 진입하면 다양한 내부 전원 전압 발생기들(internal power voltage generators)이 턴 오프 된다. 그리고, DPD 퇴장 모드신호(DPD exit mode signal)를 받아들이기 위해 유지되어질 보조 입력 버퍼(auxiliary input buffer)를 제외한 DRAM의 거의 모든 입력버퍼들이 턴 오프된다.
그러나, 상술한 종래 기술은 하나의 프로세서에만 독립적으로 결합되는 단일 포트 메모리에 적합한 DPD 제어 방법에 불과하다.
그러나, 최근에는 각 프로세서들이 독립적으로 하나 이상의 메모리를 구비하는 경우 휴대형 장치의 크기(size)가 증가하고, 제조 단가가 상승하는 등의 이유로 최근에는 하나의 메모리를 복수의 프로세서가 공유하도록 설계되고 있다.
예를 들어, 이동 통신 단말기의 경우 종래의 통신 기능 외에 카메라 기능 등의 부가 기능이 증가함에 따라, 이동 통신 단말기는 통신 기능과 어플리케이션 프로세서들의 동작을 제어하기 위한 메인 프로세서, 메인 프로세서의 제어에 의해 미리 지정된 부가 기능을 수행하는 하나 이상의 어플리케이션 프로세서 및 복수의 메모리를 포함하여 구성된다.
이 경우, 하나 이상의 메모리가 복수의 프로세서에 의해 공유될 수 있으며, 이를 위해 메모리는 결합된 프로세서의 수량에 상응하는 포트들을 구비할 수 있다.
따라서, 공유 메모리에 결합된 복수의 프로세서 중 어느 하나의 프로세서가 현재 공유 메모리를 이용하지 않는다는 이유로 공유 메모리가 DPD 모드로 동작하도록 제어할 수는 없다. 그러나, 임의의 프로세서가 현재 공유 메모리를 이용할 가능 성이 있다는 이유만으로 공유 메모리를 항상 액티브 모드로 동작시키는 것은 심각한 전력 낭비의 원인이 된다. 따라서, 점점 소형화되는 휴대형 단말기가 장시간 동작할 수 있도록 하기 위해서는 불필요한 전력 낭비를 억제하여야 할 것이며, 따라서 공유 메모리에 의해 낭비되는 전력을 최소화하기 위한 방안이 요구된다.
도 5는 본 발명의 바람직한 일 실시예에 따른 DPD 모드 제어기의 구성을 나타낸 도면이다.
도시된 DPD 모드 제어기(510)는 복수의 프로세서에 의해 공유되는 공유 메모리 내에 포함되고, 복수의 프로세서에 각각 결합되도록 하는 공유 메모리의 각 포트에 각각 연결되어 상응하는 프로세서로부터 입력되는 신호를 이용하여 DPD 모드로의 진입/퇴장 여부를 결정한다. 본 발명에 따른 DPD 모드 제어기(510)가 복수의 프로세서에 결합되는 방법 및 구성은 종래의 듀얼 포트 메모리의 공유 방법 및 구조와 유사하므로 이에 대한 설명은 생략한다.
도 5를 참조하면, DPD 모드 제어기(510)는 제1 커맨드 디코더(520a), 제2 커맨드 디코더(520b), 제1 CKE값 기억부(525a), 제2 CKE값 기억부(525b), 제1 커맨드 판별부(530a), 제2 커맨드 판별부(530b), DPD 판별부(535)를 포함한다.
도시된 바와 같이, 커맨드 디코더(520a, b), CKE값 기억부(525a, b), 커맨드 판별부(530a, b)는 결합된 각 프로세서로부터 각 신호를 입력받고 해석하여 결과값을 출력하기 위해 각 포트별로 구비된다. 도 5는 공유 메모리에 결합된 프로세서가 2개인 경우를 가정하여 도시한 것이나, 결합된 프로세서가 n(2이상의 자연수)개일 수도 있으며, 이 경우 해당 구성 요소들은 n개의 쌍으로 형성될 것이다.
제1 커맨드 디코더(520a)는 상응하도록 결합된 프로세서(이하, '제1 프로세서'라 칭함)로부터 클럭(Clock), 기입 인에이블 신호(WE), 행(row) 및 열(column) 어드레스 스트로브 신호들(/RAS 및 /CAS)을 입력받고, 이들의 조합에 의해 버스트 터미네이트(Burst Terminate) 커맨드인지 여부를 판단한다.
제1 커맨드 디코더(520a)는 칩 선택 신호(CS) 및 기입 인에이블 신호(WE)가 로우로 되며, 로우에서 하이로 변하는 클럭(CLOCK) 신호에 의해 트리거 되는 행(row) 및 열(column) 어드레스 스트로브 신호들(/RAS 및 /CAS)이 하이인 경우 버스터 터미네이션 커맨드인 것으로 판단할 수 있다.
제1 커맨드 디코더(520a)는 제1 프로세서로부터 입력된 신호들에 의해 버스터 터미네이트 커맨드인 것으로 판단하면, 상응하는 출력값(이하, 'BT 값'이라 칭함)을 제1 커맨드 판별부(530a)로 출력한다.
제1 CKE값 기억부(525a)는 제1 프로세서로부터 입력되는 클럭 인에이블 신호(CKE)를 기록하고, 직전의 CKE값(CKE-1, 도 2 참조)과 현재의 CKE값(CKE, 도 2 참조)을 비교하여 CKE값이 하이(High)에서 로우(Low)로 변화된 경우 변화 정보를 제1 커맨드 판별부(530a)로 출력한다. 예를 들어, 제1 CKE값 기억부(525)는 CKE에 대한 정보(즉, 하이인지 또는 로우인지의 상태 정보)만을 기억하도록 구현될 수도 있다. 이 경우, 제1 CKE값 기억부(525)는 직전의 CKE값과 현재의 CKE값을 기억하도록 할 수 있다. 만일, 제1 CKE값 기억부(525)가 CKE에 대한 정보만을 기억할 뿐 제1 커맨드 판별부(530a)로 변화 정보를 출력하지 않는 경우 제1 커맨드 판별부(530a)는 제1 CKE값 기억부(525a)에 기억된 정보를 이용하여 CKE값의 변동 여부를 판단할 수 있을 것이다.
제1 커맨드 판별부(530)는 제1 커맨드 디코더(520a)로부터 입력되는 BT값과 제1 CKE값 기억부(525a)로부터의 제1 제공 정보(즉, 제1 CKE값 기억부(525a)로부터 입력되는 변화 정보 또는 제1 CKE값 기억부(525a)에 기억된 정보, 이하 동일함)를 이용하여 제1 프로세서에 상응하여 DPD 모드로 진입하여야 할지 여부를 판단한다.
만일, 제1 CKE값 기억부(525a)로부터의 제1 제공 정보에 의해 CKE값의 상태 변화가 없다면 제1 커맨드 판별부(530)는 제1 프로세서에 상응하여 DPD 모드로 진입할 것을 결정하지 않는다. 이는 버스트 터미네이트 커맨드이기 때문이다. 그러나, 제1 CKE값 기억부(525a)로부터의 제1 제공 정보에 의해 CKE값의 상태 변화(즉, 하이에서 로우로의 변경)가 있다면 제1 커맨드 판별부(530)는 제1 프로세서에 상응하여 DPD 모드로 진입할 것을 결정하고, 제1 DPD 진입 신호를 DPD 판별부(535)로 출력한다. 제1 커맨드 판별부(530)는 예를 들어 래치(latch) 회로로 구현될 수 있다.
제1 커맨드 판별부(530)는 제1 프로세서에 상응하여 DPD 모드로 진입할 것을 결정한 이후, 제1 CKE값 기억부(525a)로부터 CKE값의 새로운 상태 변화(즉, 로우에서 하이로의 변경)에 대한 정보가 제공되면 DPD 모드로부터 퇴장할 것을 결정하고, 제1 DPD 퇴장 신호를 DPD 판별부(535)로 출력한다. 이 경우, 제1 커맨드 디코더(520a)에 의해 해석된 커맨드 정보는 무시될 수 있다.
도시된 제2 커맨드 디코더(520b), 제2 CKE값 기억부(525b) 및 제2 커맨드 판 별부(530b)의 기능은 상술한 제1 커맨드 디코더(520a), 제1 CKE값 기억부(525a) 및 제1 커맨드 판별부(530a)과 상이한 프로세서로부터 입력된 신호들을 해석한다는 차이점만 있을 뿐, 이외의 사항은 각각 일치하므로 이에 대한 설명은 생략한다. 다만, 이해의 편의를 위해 출력하는 신호는 제2 BT값, 제2 제공 정보, 제2 DPD 진입 신호 및 제2 DPD 퇴장 신호로 칭하기로 한다.
DPD 판별부(535)는 제1 커맨드 판별부(530a)로부터 제1 DPD 진입 신호가 입력되고, 또한 제2 커맨드 판별부(530b)로부터 제2 DPD 진입 신호가 입력되면 메모리 전체가 DPD 모드로 동작하여야 함을 인식하고, DPD 진입 결정 신호를 DC 제너레이터(generator)(540)로 입력한다. DC 제너레이터(540)는 복수일 수 있으며, DPD 진입 결정 신호가 입력되면 동작이 정지되도록 미리 설정된 DC 제너레이터는 소비 전류의 감소를 위해 동작을 정지한다. 스탠바이 모드의 경우 전력소모가 예를 들어 100㎂라 할 때, DPD 모드로 동작하도록 제어함으로써 메모리 내부의 회로동작(Refresh)을 중지시켜 전력소모를 1㎂ 이하로 줄일 수 있어 불필요한 전력소모를 방지할 수 있고, 결과적으로 배터리의 수명 연장이 가능해진다.
그러나, DPD 판별부(535)는 제1 커맨드 판별부(530a)로부터 제1 DPD 퇴장 신호가 입력되거나 제2 커맨드 판별부(530b)로부터 제2 DPD 퇴장 신호가 입력되면 메모리가 DPD 모드에서 퇴장함을 인식하고, DPD 퇴장 결정 신호를 DC 제너레이터(generator)(540)로 입력한다. DC 제너레이터(540)는 복수일 수 있으며, DPD 진입 결정 신호에 의해 정지된 DC 제너레이터도 DPD 퇴장 결정 신호가 입력되면 동작을 재개한다.
이제까지 본 발명에 따른 메모리의 저전력 모드 제어 방법을 설명함에 있어, 결합된 각각의 프로세서로부터 입력된 신호 해석에 의해 CKE값이 하이(High)에서 로우(Low)로 변경되고, 칩 선택 신호(CS) 및 기입 인에이블 신호(WE)가 로우로 되며, 로우에서 하이로 변하는 클럭(CLOCK) 신호에 의해 트리거 되는 행(row) 및 열(column) 어드레스 스트로브 신호들(/RAS 및 /CAS)이 하이인 경우 DPD 모드로 진입하는 경우를 중심으로 설명하였다. 또한, CKE값이 로우에서 하이로 변경되면 DPD 모드로부터 퇴장하는 경우를 중심으로 설명하였다.
그러나, 이는 단지 DPD 모드로의 진입(entry)과 퇴장(exit)을 시그널링하기 위한 목적으로 사용되거나 적용될 수 있는 프로토콜을 예시한 것으로, 변형될 수도 있음은 자명하다. 예를 들어, 기입 인에이블 신호(WE) 및 열 어드레스 스트로브 신호(CAS) 등의 신호들이 도시된 것과 반전된 신호 레벨을 가지도록 할 수도 있을 것이다
상술한 바와 같이, 본 발명에 따른 휴대형 장치 및 공유 메모리의 저전력 모드 제어 방법은 복수의 프로세서가 하나의 메모리를 공유하는 경우에도 메모리의 저전력 모드에서 동작되도록 함으로써 전력 소모를 최소화할 수 있는 효과가 있다.
또한 본 발명은 메모리에 의한 전력 소모를 최소화함으로써 휴대형 단말기의 구동 가능 시간을 최대화할 수 있는 효과도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 메모리 장치에 있어서,
    제1 프로세서로부터 입력된 신호들을 해석하여 저전력(Deep Power Down) 모드로의 진입(entry) 여부를 판단하여 상응하는 제1 DPD 진입 신호를 생성하여 출력하는 제1 판단부;
    제2 프로세서로부터 입력된 신호들을 해석하여 저전력 모드로의 진입 여부를 판단하여 상응하는 제2 DPD 진입 신호를 생성하여 출력하는 제2 판단부; 및
    상기 제1 판단부 및 상기 제2 판단부로부터 상기 제1 DPD 진입 신호 및 상기 제2 DPD 진입 신호가 입력된 경우에만 저전력 모드로 동작하도록 제어하는 DPD 판별부를 포함하되,
    상기 제1 프로세서로부터 입력되는 신호들 및 상기 제2 프로세서로부터 입력되는 신호들에는 클럭 인에이블 신호(CKE), 칩 선택 신호(CS), 기입 인에이블 신호(WE), 행 어드레스 스트로브 신호(RAS) 및 열 어드레스 스트로브 신호(CAS)가 각각 포함되는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 판단부 또는 상기 제2 판단부는 상응하는 프로세서로부터 입력된 신호들을 해석하여 저전력 모드로부터의 퇴장(exit) 여부를 판단하여 상응하는 DPD 퇴장 신호를 더 생성하여 출력하고,
    상기 DPD 판별부는 상기 제1 판단부, 상기 제2 판단부 중 하나 이상으로부터 상기 DPD 퇴장 신호가 입력되면 액티브(Active) 모드 또는 스탠바이(Standby) 모드로 동작하도록 제어하는 것을 특징으로 하는 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 판단부 및 상기 제2 판단부 각각은,
    상응하는 프로세서로부터 입력된 상기 칩 선택 신호(CS), 상기 기입 인에이블 신호(WE), 상기 행 어드레스 스트로브 신호(RAS) 및 상기 열 어드레스 스트로브 신호(CAS)를 해석하여 버스트 터미네이트(Burst Terminate) 커맨드인지 여부를 판단하고, 상응하는 결과값을 출력하는 커맨드 디코더;
    상응하는 프로세서로부터 입력된 상기 클럭 인에이블 신호(CKE)의 반전 여부 정보를 생성하여 출력하는 CKE값 기억부; 및
    상기 결과값이 상기 버스트 터미네이트 커맨드임을 나타내고, 상기 반전 여부 정보가 상기 클럭 인에이블 신호가 제1 값에서 제2 값으로 반전된 경우 DPD 진입 신호를 생성하여 출력하는 커맨드 판별부를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서,
    상기 커맨드 판별부는 상기 반전 여부 정보가 상기 클럭 인에이블 신호가 제2 값에서 제1 값으로 반전된 경우 DPD 퇴장 신호를 생성하여 출력하는 것을 특징으로 하는 메모리 장치.
  5. 휴대형 단말기에 있어서,
    제1 프로세서; 제2 프로세서; 및 상기 제1 프로세서와 상기 제2 프로세서에 각각 결합된 메모리 장치를 포함하되
    상기 메모리 장치는,
    상기 제1 프로세서로부터 입력된 신호들을 해석하여 저전력(Deep Power Down) 모드로의 진입(entry) 여부를 판단하여 상응하는 제1 DPD 진입 신호를 생성하여 출력하는 제1 판단부;
    상기 제2 프로세서로부터 입력된 신호들을 해석하여 저전력 모드로의 진입 여부를 판단하여 상응하는 제2 DPD 진입 신호를 생성하여 출력하는 제2 판단부; 및
    상기 제1 판단부 및 상기 제2 판단부로부터 상기 제1 DPD 진입 신호 및 상기 제2 DPD 진입 신호가 입력된 경우에만 저전력 모드로 동작하도록 제어하는 DPD 판별부를 포함하는 것을 특징으로 하는 휴대형 단말기.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 DPD 판별부는 상기 제1 판단부, 상기 제2 판단부 중 하나 이상으로부터 상기 DPD 퇴장 신호가 입력되면 액티브(Active) 모드 또는 스탠바이(Standby) 모드로 동작하도록 제어하는 것을 특징으로 하는 휴대형 단말기.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제5항 또는 제6항에 있어서,
    상기 제1 프로세서로부터 입력되는 신호들 및 상기 제2 프로세서로부터 입력되는 신호들에는 클럭 인에이블 신호(CKE), 칩 선택 신호(CS), 기입 인에이블 신호(WE), 행 어드레스 스트로브 신호(RAS) 및 열 어드레스 스트로브 신호(CAS)가 각각 포함되고,
    상기 제1 판단부 및 상기 제2 판단부 각각은,
    상응하는 프로세서로부터 입력된 상기 칩 선택 신호(CS), 상기 기입 인에이블 신호(WE), 상기 행 어드레스 스트로브 신호(RAS) 및 상기 열 어드레스 스트로브 신호(CAS)를 해석하여 버스트 터미네이트(Burst Terminate) 커맨드인지 여부를 판단하고, 상응하는 결과값을 출력하는 커맨드 디코더;
    상응하는 프로세서로부터 입력된 상기 클럭 인에이블 신호(CKE)의 반전 여부 정보를 생성하여 출력하는 CKE값 기억부; 및
    상기 결과값이 상기 버스트 터미네이트 커맨드임을 나타내고, 상기 반전 여부 정보가 상기 클럭 인에이블 신호가 제1 값에서 제2 값으로 반전된 경우 DPD 진입 신호를 생성하여 출력하는 커맨드 판별부를 포함하는 것을 특징으로 하는 휴대형 단말기.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 커맨드 판별부는 상기 반전 여부 정보가 상기 클럭 인에이블 신호가 제2 값에서 제1 값으로 반전된 경우 DPD 퇴장 신호를 생성하여 출력하는 것을 특징으로 하는 휴대형 단말기.
  9. 메모리 장치의 저전력(Deep Power Down) 모드 제어 방법에 있어서,
    제1 판단부가 제1 프로세서로부터 입력된 신호들을 해석하여 저전력 모드로의 진입(entry) 여부를 판단하여 상응하는 제1 DPD 진입 신호를 생성하여 출력하는 단계;
    제2 판단부가 제2 프로세서로부터 입력된 신호들을 해석하여 저전력 모드로의 진입 여부를 판단하여 상응하는 제2 DPD 진입 신호를 생성하여 출력하는 단계; 및
    DPD 판별부가 상기 제1 DPD 진입 신호 및 상기 제2 DPD 진입 신호가 입력된 경우에만 저전력 모드로 동작하도록 제어하는 단계를 포함하되,
    상기 제1 프로세서로부터 입력되는 신호들 및 상기 제2 프로세서로부터 입력되는 신호들에는 클럭 인에이블 신호(CKE), 칩 선택 신호(CS), 기입 인에이블 신호(WE), 행 어드레스 스트로브 신호(RAS) 및 열 어드레스 스트로브 신호(CAS)가 각각 포함되는 것을 특징으로 하는 메모리 장치의 저전력 모드 제어 방법.
  10. 제9항에 있어서,
    상기 제1 판단부 또는 상기 제2 판단부가 상응하는 프로세서로부터 입력된 신호들을 해석하여 저전력 모드로부터의 퇴장(exit) 여부를 판단하여 상응하는 DPD 퇴장 신호를 생성하여 출력하는 단계; 및
    상기 제1 판단부, 상기 제2 판단부 중 하나 이상으로부터 상기 DPD 퇴장 신호가 입력되면 상기 DPD 판별부는 액티브(Active) 모드 또는 스탠바이(Standby) 모드로 동작하도록 제어하는 단계를 더 포함하는 메모리 장치의 저전력 모드 제어 방법.
  11. 제9항에 있어서,
    상기 제1 판단부 및 상기 제2 판단부 각각은,
    상응하는 프로세서로부터 입력된 상기 칩 선택 신호(CS), 상기 기입 인에이블 신호(WE), 상기 행 어드레스 스트로브 신호(RAS) 및 상기 열 어드레스 스트로브 신호(CAS)를 해석하여 버스트 터미네이트(Burst Terminate) 커맨드인지 여부를 판 단하고, 상응하는 프로세서로부터 입력된 상기 클럭 인에이블 신호(CKE)의 반전 여부를 판단하여,
    상기 버스트 터미네이트 커맨드이고, 상기 클럭 인에이블 신호가 제1 값에서 제2 값으로 반전된 경우 DPD 진입 신호를 생성하여 출력하는 것을 특징으로 하는 메모리 장치의 저전력 모드 제어 방법.
  12. 제10항에 있어서,
    상기 제1 판단부 및 상기 제2 판단부 각각은, 상기 클럭 인에이블 신호가 제2 값에서 제1 값으로 반전된 경우 상기 DPD 퇴장 신호를 생성하여 출력하는 것을 특징으로 하는 메모리 장치의 저전력 모드 제어 방법.
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