KR100232896B1 - 저전력형 반도체 메모리 소자 - Google Patents

저전력형 반도체 메모리 소자 Download PDF

Info

Publication number
KR100232896B1
KR100232896B1 KR1019960080249A KR19960080249A KR100232896B1 KR 100232896 B1 KR100232896 B1 KR 100232896B1 KR 1019960080249 A KR1019960080249 A KR 1019960080249A KR 19960080249 A KR19960080249 A KR 19960080249A KR 100232896 B1 KR100232896 B1 KR 100232896B1
Authority
KR
South Korea
Prior art keywords
bus
signal
input
buffer
input buffer
Prior art date
Application number
KR1019960080249A
Other languages
English (en)
Other versions
KR19980060882A (ko
Inventor
최재명
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960080249A priority Critical patent/KR100232896B1/ko
Priority to TW086117480A priority patent/TW357349B/zh
Priority to US08/979,227 priority patent/US5903508A/en
Priority to JP36430797A priority patent/JP3312586B2/ja
Publication of KR19980060882A publication Critical patent/KR19980060882A/ko
Application granted granted Critical
Publication of KR100232896B1 publication Critical patent/KR100232896B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits

Abstract

본 발명은 버스를 통해 마스터에서 슬레이브로 데이타가 전송될때 언제버스에 입력 데이터가 실려가는 것을 알리는 플래그 신호의 발생을 버스 데이터보다 먼저 발생시켜 버스 데이터가 버스입력버퍼에 도착전에 버스입력버퍼를 동작시키고 버스입력이 끝나면 버스입력버퍼가 바로 대기모드로 들어갈 수 있도록 함으로써, 신호 증가의 억제와 전력소모를 줄인 저전력형 반도체 메모리 소자에 관한 것이다.

Description

저전력형 반도체 메모리 소자
본 발명은 램버스(Rambus)나 동기 링크(Synchronous Link)같이 패킷 프로 토콜(Packet protocol)을 사용하는 방식으코 동작하는 모든 소자에 적용가능하다.
제1도는 마스터(Master)부(10)와 슬레이브(slave)부(20_0∼20_i)가 연결된 일반적인 고속소자의 구성도를 도시한 것이다. 제2도는 제1도에 의해 마스터부(10)와 슬레이브부(20_0∼20_i)간에 사용되는 신호들의 타이밍을 보여주는 것으로 종래의 경우 버스(BUS)를 통해 마스터부(10)에서 슬레이브부(20_0∼20_i)로 데이타가 전송될 때 언제버스(BUS)에 입력 데이타가 실려가는지를 알려주기 위해 플래그(flag)라는 신호(c)를 버스에 입력을 보낼 때 동시에 보내주게 된다. 이 경우 플래그(flag)를 슬레이브부(20_0∼20_i)가 버퍼링하여 출력을 보낼때는 이미 버스(BUS)의 첫 데이타 역시 슬레이브부(20_0∼20_i)에서 받아지게됨으로 플래그 신호(c)를 이용하여 슬레이브부(20_0∼20_i)의 입력 버퍼를 제어할 수 없다. 그래서 “Stby” 라는 신호를 이용하여 이 신호로서 슬레이브부(20_0∼20_i)에 대기 모드 동작여부를 일러주게 된다.
이 경우 Stby 신호(d)는 플래그 신호(c)보다 먼저 디스에이블(disable)되어 버스의 입력을 가능하게 해야하며, 버스의 입력이 모두 끝난 뒤에 인에이블(enable)되어 슬레이브부(20_0∼20_i)를 대기 모드로 들어가게 한다. 따라서 종래의 경우 플래그신호(c)와 Stby 신호(d) 사이의 시간적 마진(margin)이 필요하게 되고, 대기 모드를 제어하기 위해 플래그 신호(c) 외에 Stby라는 신호(d)가 하나 더 필요하게됨으로써, 제어신호가 늘어나게 된다. 또한 마스터부(10)가 언제슬레이브부(20_0∼20_i)에 Stby 신호(d)를 보내야 하는지를 항상 알고 있어야하는 문제가 생기고, 때문에 슬레이브부 (20_0∼20_i)는 항상 언제Stby 신호(d)가 들어오는지를 알기위하여 Stby신호용 입력 버퍼(또는 “대기모드 감지용 입력버퍼”라 함)를 계속 동작상태로 두어야 했다. 따라서 슬레이브부(20_0∼20_i)가 대기 모드로 들어가 있어도 Stby 신호창 입력 버퍼는 계속 동작하게되어 계속 전력 소모가 있게된다.
제3도는 이러한 종래의 방법에 의한 버스 입력 버퍼와 대기모드 감지용 입력 버퍼(Stby 버퍼)의 블럭 다이아그램을 도시한 것으도, 클럭신호(Clock)와 대기모드 신호(Stby)를 입력하여 슬레이브부(20_0∼20_i)의 버스입력버퍼(30)로 대기모드 동작 여부를 알리는 대기모드 감지용 입력버퍼(31)와, 동작모드시 입력된 버스신호(BUS[0:j])를 버퍼링하여 출력하는 버스입력버퍼(30)로 구성된다. 제4도는 버스입력 버퍼의 일 회로도를 도시한 것으로, 버스신호(BUS[0:j])와 기준전압(Vref)을 입력하여 차동증폭하기 위한 차동증폭기로 구성되어지며, 상기 대기모드 감지용 입력버퍼(31)의 출력신호(STBi)에 의해 동작이 제어된다.
따라서 본 발명에서는 버스를 통해 마스터에서 슬레이브로 데이타가 전송될 때 언제버스에 입력 데이타가 실려가는 것을 알리는 플래그 신호의 발생을 버스 데이타보다 먼저 발생시켜 버스 데이타가 버스입력버퍼에 도착전에 버스입력버퍼를 동작시키고 버스입력이 끝나면 버스입력버퍼가 바로 대기모드로 들어갈 수 있도록 함으로써, 신호 증가의 억제와 전력소모를 줄인 저전력형 반도체 메모리 소자를 제공하는데에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 저전력형 반도체 메모리 소자에서는 시스템의 클럭에 동기시키도록 하기 위해 클럭 신호를 입력하는 제1 입력 수단과, 마스터에서 슬레이브로 연결된 버스를 통해 입력되는 버스 데이타 신호를 입력하는 제2 입력 수단과, 상기 버스에 데이타가 언제실리는 지를 알리는 신호로써, 상기 버스데이타 신호가 입력되기 전에 인가되고 버스 입력이 끝나기 이전에 디스에이블되는 플래그 신호를 입력하는 제3 입력 수단과, 상기 버스 데이타 신호를 입력하여 이를 버퍼링한 다음 출력하는 버스입력버퍼수단과, 상기 클럭 신호 및 플래그 신호를 입력하여 상기 버스데이타신호가 버스입력 버퍼수단에 도착되기 이전에 상기 버스입력버퍼수단을 미리 인에이블시키는 제어신호를 발생시키고, 상기 버스데이타신호의 입력이 끝나면 상기 버스입력버퍼수단이 바로 대기모드로 들어가도록 제어하는 버퍼동작제어수단을 구비한다.
상기 목적을 달성하기 위하여, 본 발명의 다른 저전력형 반도체 메모리 소자에서는 시스템의 클럭에 동기시키도록 하기 위해 클럭 신호를 입력하는 제1 입력 수단과, 마스터에서 슬레이브로 연결된 버스를 통해 입력되는 버스 데이타 신호를 입력하는 제2 입력 수단과, 상기 버스에 데이타가 언제실리는 지를 알리는 신호로써, 상기 버스데이타 신호가 입력되기 전에 인가되고 버스 입력이 끝나기 이전에 디스에이블되는 플래그 신호를 입력하는 제3 입력 수단과, 상기 버스 데이타 신호를 입력하여 이를 버퍼링한 다음 출력하는 버스입력버퍼 수단과, 상기 플래그 신호를 입력하여 상기 버스데이타신호가 버스입력버퍼수단에 도착되기 이전에 버스입력버퍼수단을 미리 인에이블시키기 위한 제어신호를 발생시키고, 상기 버스데이타신호의 입력이 끝난 다음에는 상기 버스입력버퍼수단을 바로 대기모드로 들어가도록 제어하는 버퍼동작제어수단과, 상기 버퍼동작제어수단의 출력신호에 의해 상기 버스 신호의 입력 횟수를 카운터하여 상기 버스입력버퍼수단의 동작을 제어하는 버스신호 카운터 수단을 구비한다.
제1도는 마스터와 슬레이브가 연결된 일반적인 고속소자의 구성도.
제2도는 종래기술에 의한 대기모드 진입 및 탈출 동작타이밍도.
제3도는 종래기술에 의한 대기모드 진입 및 탈출 동작타이밍도.
제4도는 제3도에 도시된 버퍼입력버퍼의 회로도.
제5도는 본 발명의 제1실시예에 의한 대기모드 진입 및 탈출 동작타이밍도.
제6도는 제1실시예에 의한 대기모드 진입 및 탈출 동작을 위한 입력버퍼의 블럭도.
제7도는 제6도에 도시된 버스입력버퍼의 회로도.
제8도는 제6도에 도시된 플래그 버퍼의 회로도.
제9도는 본 발명의 제2실시예에 의한 대기모드 진입및 탈출 동작타이밍도.
제10도는 제2실시예에 의한 대기모드 진입 및 탈출 동작을 위한 입력버퍼의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
10 : 마스터부 20_0∼20_i : 슬레이브부
21 : 데이터 입력 버퍼 22 : 데이터 출력 버퍼
23 : 제어신호용 입력버퍼 30 : 버스 입력 버퍼
31 : 대기모드 감지용 입력버퍼 40 : 플래그 버퍼
50∼52 : 2진 카운터 60 : 버스신호 카운터부
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의실시예를 상세히 설명하면 다음과 같다.
제5도는 본 발명의 제1실시예에 의한 대기모드 진입 및 탈출 동작타이밍도를 나타낸 것이며, 제6도는 본 발명의 제1실시예에 의한 대기모드 진입 및 탈출 동작을 위한 입력버퍼의 블럭도를 도시한 것이다.
본 발명의 제1실시예에 의한 동작을 살펴보면, 플래그(flag) 신호는 버스(BUS) 입력이 들어오기 이전에 미리 인가되고, 버스 입력이 끝나기 이전에 미리 디스에이블된다. 따라서 버스 입력이 끝나면 자동적으로 대기 모드로 들어가게되어 버스의 입력 버퍼는 동작하지 않게되어 전력소모를 줄일 수가 있다. 그리고 플래그(flag)가 인가되면 슬레이브부(20_0∼20_i)는 다시 정상 모드로 오게되어 새로이 버스 입력을 받게된다.
제6도를 보면 플래그 버퍼(40)의 출력 STBi가 버스 입력 버퍼(30)에 인가되어 버스의 입력을 제어하도록 되어있다. 따라서 플래그 신호(flag)가 미리 인가되어 있으므로 버스 신호가 입력되기 이전에 STBi 신호에 의해 버스 입력 버퍼는 동작준비가 되어 있어서 버스에 입력이 인가되면 즉시 받아들이게 된다
제7도는 제6도에서 도시된 버스 입력 버퍼(30)의 회로도로서, 상기 플래그 버퍼(40)의 출력신호(STBi)에 의해 제어되어 상기 버스신호(BUS[0:j])와 기준전압(Vref)을 차동증폭하기 위한 버퍼회로이다.
제8도는 제6도에 도시된 플래그 버퍼(40)의 회로도로써, 시스템의 클럭에 동기시키도록 클럭 신호(Clock)를 받아서 이 클럭의 상승, 하강 양방향에서 모두 플래그 버퍼(40)가 동작할 수 있도록 클럭 신호가 바로 인가되는 버퍼단과 클럭 신호가 인버터를 거친뒤 그 출력이 인가되는 버퍼단으로 크게 두 부분으로 구성되며, 각각의 버퍼단은 그에 해당되는 블럭에 의해 래치되도록 래치단을 가지며, 각 래치단 출력이 함께 합쳐서 최종적으로 flag 버퍼의 출력으로 STBi 신호를 발생시키게된다.
상기 구성에 의하여 본 발명의 제1실시예를 간략하게 설명하면, 마스터와 슬레이브 사이를 연결시키는 버스 및 제어 신호들이 있고 이 신호들을 동기시키기 위한 클럭 신호가 있을때, 상기 슬레이브에는 어스 신호를 받아들이는 입력 버퍼와 제어신호들용 입력버퍼 및 클럭신호용 입력버퍼가 각각 있으며, 제어신호들 중의 하나는 버스 신호가 인가되는 것을 알리기위해 버스 신호가 인가되기 이전에 미리 인가되며, 이 미리 인가되는 제어신호는 클럭신호에 동기되어 입력 버퍼 출력을 발생시켜서 클럭신호에 동기되는 버스 신호 입력 버퍼의 제어신호로 사용되어 버스 신호의 입력을 제어하며, 위의 제어신호가 버스 신호의 마지막 입력전에 클럭에 동기되어 비동작 상태로 인가되면 버스 신호의 마지막 입력이 인가된뒤 더이상 다른 버스 신호 입력이 없을때 모든 버스 신호의 입력 버퍼를 동작하지 못하도록 하고, 위의 제어신호가 버스 신호의 첫번째 입력전에 클럭에 동기되어 동작상태로되면 버스 신호의 입력버퍼를 동작가능하도록하여 클럭에 동기되어 버스신호가 인가되면 이를 받아들여 동작하도록하는 방식으로 클럭에 동기되는 버스신호 입력버퍼를 제어하게 된다.
제9도는 본 발명의 제2실시예에 의한 대기모드 진입 및 탈출 동작타이밍도이다. 제10도는 제2실시예에 의한 대기모드 진입 및 탈출 동작을 위한 입력버퍼의 블럭도로서, 시스템의 클럭에 동기시키도록 하기 위해 입력되는 클럭신호와, 마스터에서 슬레이브로 연결된 버스를 통해 입력되는 버스 데이타 신호와, 상기 버스에 데이타가 언제실리는 지를 알리는 신호로서, 상기 클럭신호에 동기되어 상기 버스데이타신호가 입력되기 전에 매 한번씩 발생되는 펄스를 갖는 플래그 신호와, 상기 버스 데이타 신호를 입력하여 이를 버퍼링한 다음 출력하는 버스입력버퍼(30)와, 상기 플래그 신호를 입력하여 상기 버스데이타신호가 버스입력버퍼(30)에 도착되기 이전에 버스입력버퍼를 미리 인에이블시키기 위한 제어신호를 발생시키고, 상기 버스데이타신호의 입력이 끝난 다음에는 상기 버스입력버퍼(30)를 바로 대기모드로 들어가도록 제어하는 플래그 버퍼(40)와, 상기 플래그 버퍼(40)의 출력신호에 의해 상기 버스 신호의 입력 횟수를 카운터하여 상기 버스입력버퍼수단의 동작을 제어하는 버스 신호 카운터부(60)를 구비한다.
이 경우는 플래그 신호가 버스 신호앞에 한 번만 동작 상태를 갖고 나머지 구간은 모두 비동작 상태를 갖게되고 플래그 신호가 동작 상태가 되어 출력 STBi가 발생된뒤 2진 카운터의 출력과 연결되어 버스 신호의 입력 버퍼 동작을 제어하게 되는 구조이다.
도면을 참조하면, 마스터가 있고 슬레이브가 있어서 둘 사이를 연결시키는 버스 및 제어 신호들이 있고 신호들을 동기시키기 위한 클럭이 있을때 슬레이브에 버스 신호를 받아들이는 입력버퍼와 제어신호들용 입력버퍼 및 클럭용 입력버퍼가 각각 있으며, 제어신호들 중의 하나는 버스 신호가 인가되는 것을 알리기 위해 버스 신호가 인가되기 이전에 미리 인가되며, 이 미리 인가되는 제어신호는 클럭에 동기되어 입력버퍼 출력을 발생시켜서 클럭에 동기되는 버스신호 입력버퍼의 제어신호로 사용되어 버스신호의 입력 데이타군에 앞서서 클럭에 동기된 동작상태를 매 한번만 갖으며 이때의 동작 상태가 제어신호의 입력버퍼 출력으로 발생되어 버스신호의 입력버퍼를 동작 가능하도록 하며, 버스 신호의 입력이 인가되면 입력 신호의 입력되는 횟수를 점검하여 어느 특정 횟수가 되면 이때 제어신호의 출력이 동작상태일 때는 영향을 주기 못하나, 제어신호의 출력이 비동작 상태일때 자동적으로 버스 신호들의 입력버퍼를 동작하지 못하도록하여 버스 신호 입력버퍼에서의 전력 소모를 제거시켰다.
이상에서 설명한 바와 같이, 본 발명에 의한 저전력형 반도체 메모리 소자에서는 버스를 통해 마스터에서 슬레이브로 데이타가 전송될때 언제버스에 입력 데이타가 실려가는 것을 알리는 플래그 신호의 발생을 버스 데이타보다 먼저 발생시켜 버스 데이타가 버스입력버퍼에 도착전에 버스입력버퍼를 동작시키고 버스입력이 끝나면 버스입력버퍼가 따로 대기모드로 들어갈 수 있도록 함으로써, 신호 증가의 억제와 전력소모를 줄이는 효과가 있다.
아울러 본 발명의 바람직한실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 비동작시 입력버퍼에서 소비되는 전류를 차단시킨 저전력형 반도체 메모리 소자에 관한 것이다.

Claims (9)

  1. 반도체 메모리 소자에 있어서, 시스템의 클럭에 동기시키도록 하기 위해 클럭 신호를 입력하는 제1 입력수단과, 마스터에서 슬레이브로 연결된 버스를 통해 입력되는 버스 데이타 신호를 입력하는 제2 입력 수단과, 상기 버스에 데이타가 언제실리는 지를 알리는 신호로써, 상기 버스데이타 신호가 입력되기 전에 인가되고 버스 입력이 끝나기 이전에 디스에이블되는 플래그 신호를 입력하는 제3 입력 수단과, 상기 버스 데이타 신호를 입력하여 이를 버퍼링한 다음 출력하는 버스입력버퍼 수단과, 상기 클럭 신호 및 플래그 신호를 입력하여 상기 버스데이타신호가 버스입력버퍼수단에 도착되기 이전에 상기 버스입력버퍼수단을 미리 인에이블시키는 제어신호를 발생시키고, 상기 버스데이타신호의 입력이 끝나면 상기 버스입력버퍼수단이 바로 대기모드로 들어가도록 제어하는 버퍼동작제어수단을 구비하는 것을 특징으로 하는 저전력형 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 버퍼동작제어수단은 상기 클럭신호가 로우에서 하이로 갈때 동작하는 입력버퍼와 상기 클럭신호가 하이에서 로우로 갈때 동작하는 입력버퍼를 각각 구비하는 것을 특징으로 하는 저전력형 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 버스입력버퍼수단의 제어신호는 상기 버스데이타신호의 입력보다 정수배의 반 클럭수만큼 앞서서 인가되고, 상기 버스데이타신호의 마지막 입력보다 정수배의 반 클럭수만큼 앞서서 비동작 상태로 인가되는 것을 특징으로 하는 저전력형 반도체 메모리 소자.
  4. 반도체 메모리 소자에 있어서, 시스템의 클럭에 동기시키도록 하기 위해 클럭 신호를 입력하는 제1 입력 수단과, 마스터에서 슬레이브로 연결된 버스를 통해 입력되는 버스 데이타 신호를 입력하는 제2 입력 수단과, 상기 버스에 데이타가 언제실리는 지를 알리는 신호로써, 상기 버스테이타 신호가 입력되기 전에 인가되고 버스 입력이 끝나기 이전에 디스에이블되는 플래그 신호를 입력하는 제3 입력 수단과, 상기 버스 데이타 신호를 입력하여 이를 버퍼링한 다음 출력하는 버스입력버퍼수단과, 상기 플래그 신호를 입력하여 상기 버스데이타신호가 버스입력버퍼수단에 도착되기 이전에 버스입력버퍼수단을 미리 인에이블시키기 위한 제어신호를 발생시키고, 상기 버스데이타신호의 입력이 끝난 다음에는 상기 버스입력버퍼수단을 바로 대기모드로 들어가도록 제어하는 버퍼동작제어수단과, 상기 버퍼동작제어수단의 출력신호에 의해 상기 버스 신호의 입력 횟수를 카운터하여 상기 버스입력버퍼수단의 동작을 제어하는 버스신호 카운터 수단을 구비하는 것을 특징으로 하는 저전력형 반도체 메모리 소자.
  5. 제4항에 있어서, 상기 버퍼입력버퍼수단의 동작을 제어하는 제어신호는 상기 버스신호 입력보다 정수배의 반 클럭 수만큼 앞서서 인가되는 것을 특징으로 하는 저전력형 반도체 메모리 소자.
  6. 제4항에 있어서, 상기 버퍼동작페어수단은 클럭 신호가 로우에서 하이로 갈때 동작하는 입력 버퍼와 블럭 신호가 하이에서 로우로 갈때 동작하는 입력버퍼를 각각 구비하며, 이들 두 입력버퍼의 출력이 결합되어 최종의 출력을 발생시키는 구조로 이루어진 것을 특징으로 하는 저전력형 반도체 메모리 소자.
  7. 제4항에 있어서, 상기 버스 데이타 신호는 연속되는 2의 배수개의 입력신호로 이루어진 것을 특징으로 하는 저전력형 반도체 메모리 소자.
  8. 제4항에 있어서, 상기 버스신호 카운터 수단은 적어도 1개 이상의 2진 카운터로 구성된 것을 특징으로 하는 저전력형 반도체 메모리 소자.
  9. 제8항에 있어서, 상기 2진 카운터는 클럭의 상승, 하강에 대해 매 변화시 동작하는 것을 특징으로 하는 저전력형 반도체 메모리 소자.
KR1019960080249A 1996-12-13 1996-12-31 저전력형 반도체 메모리 소자 KR100232896B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960080249A KR100232896B1 (ko) 1996-12-31 1996-12-31 저전력형 반도체 메모리 소자
TW086117480A TW357349B (en) 1996-12-31 1997-11-22 Input buffer of memory device for reducing current consumption in standby mode
US08/979,227 US5903508A (en) 1996-12-13 1997-11-26 Input buffer of memory device for reducing current consumption in standby mode
JP36430797A JP3312586B2 (ja) 1996-12-31 1997-12-19 待機状態での電流消耗を減少させたメモリ素子の入力バッファ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960080249A KR100232896B1 (ko) 1996-12-31 1996-12-31 저전력형 반도체 메모리 소자

Publications (2)

Publication Number Publication Date
KR19980060882A KR19980060882A (ko) 1998-10-07
KR100232896B1 true KR100232896B1 (ko) 1999-12-01

Family

ID=19493501

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960080249A KR100232896B1 (ko) 1996-12-13 1996-12-31 저전력형 반도체 메모리 소자

Country Status (4)

Country Link
US (1) US5903508A (ko)
JP (1) JP3312586B2 (ko)
KR (1) KR100232896B1 (ko)
TW (1) TW357349B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100287186B1 (ko) * 1999-03-29 2001-04-16 윤종용 반도체 메모리 장치의 상보형 차동 입력 버퍼
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
JP2001093275A (ja) 1999-09-20 2001-04-06 Mitsubishi Electric Corp 半導体集積回路装置
US6496915B1 (en) * 1999-12-31 2002-12-17 Ilife Solutions, Inc. Apparatus and method for reducing power consumption in an electronic data storage system
US6807613B1 (en) * 2000-08-21 2004-10-19 Mircon Technology, Inc. Synchronized write data on a high speed memory bus
JP3958546B2 (ja) * 2001-10-01 2007-08-15 フリースケール セミコンダクター インコーポレイテッド バッファ制御システムおよびバッファ制御可能なメモリー
US7155630B2 (en) * 2002-06-25 2006-12-26 Micron Technology, Inc. Method and unit for selectively enabling an input buffer based on an indication of a clock transition
DE10244516B4 (de) * 2002-09-25 2006-11-16 Infineon Technologies Ag Integrierte Schaltung mit einer Eingangsschaltung
KR100788980B1 (ko) * 2006-02-03 2007-12-27 엠텍비젼 주식회사 휴대형 장치 및 공유 메모리의 저전력 모드 제어 방법
US8031533B2 (en) * 2008-02-14 2011-10-04 Hynix Semiconductor Inc. Input circuit of semiconductor memory apparatus and controlling method thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5542067A (en) * 1992-04-23 1996-07-30 International Business Machines Corporation Virtual multi-port RAM employing multiple accesses during single machine cycle
JP3490131B2 (ja) * 1994-01-21 2004-01-26 株式会社ルネサステクノロジ データ転送制御方法、データプロセッサ及びデータ処理システム

Also Published As

Publication number Publication date
KR19980060882A (ko) 1998-10-07
JPH10228774A (ja) 1998-08-25
JP3312586B2 (ja) 2002-08-12
US5903508A (en) 1999-05-11
TW357349B (en) 1999-05-01

Similar Documents

Publication Publication Date Title
US6346828B1 (en) Method and apparatus for pulsed clock tri-state control
KR100232896B1 (ko) 저전력형 반도체 메모리 소자
US5793227A (en) Synchronizing logic avoiding metastability
KR19980060850A (ko) 반도체 메모리 소자의 전력소모 방지 장치
KR100230120B1 (ko) 동기식 반도체 메모리
JP3524577B2 (ja) 動的クロック切り換え回路
KR100605606B1 (ko) 반도체 메모리 장치의 동기식 셀프 리프레쉬 제어 방법 및제어 회로
US6747485B1 (en) Sense amplifier type input receiver with improved clk to Q
KR100244466B1 (ko) 클럭 위상 비교기
KR19980070804A (ko) 동기형 신호 입력 회로를 갖는 반도체 메모리
US6008671A (en) Clock signal monitoring apparatus
EP1573476B1 (en) Current mode signalling in electronic data processing circuit
KR100289396B1 (ko) 클럭발생회로
JPH10207836A (ja) データ維持回路
KR100214052B1 (ko) 직렬 접속 데이타 링크 처리장치
JP3989099B2 (ja) 位相調整回路
TW371344B (en) Circuit for generating internal column address suitable for burst mode
JPH07320483A (ja) 半導体記憶装置
JP2874444B2 (ja) 回線監視回路
KR930007014B1 (ko) 동기 및 비동기 혼용방식의 메모리 액세스에서 대기상태 처리회로
KR200319358Y1 (ko) 클럭신호발생장치
JPH0677785A (ja) 位相調整回路
KR100519533B1 (ko) 독출 신호 발생기
JPH11144468A (ja) アドレス遷移検出回路
JPS63198875A (ja) 特定デ−タ検出回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee