JP3524577B2 - 動的クロック切り換え回路 - Google Patents
動的クロック切り換え回路Info
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- JP3524577B2 JP3524577B2 JP09876994A JP9876994A JP3524577B2 JP 3524577 B2 JP3524577 B2 JP 3524577B2 JP 09876994 A JP09876994 A JP 09876994A JP 9876994 A JP9876994 A JP 9876994A JP 3524577 B2 JP3524577 B2 JP 3524577B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、一般的にはクロック切
り換え回路に関し、より特定的にはクロックを動的に切
り換える回路及び方法に関する。
り換え回路に関し、より特定的にはクロックを動的に切
り換える回路及び方法に関する。
【０００２】
【従来の技術】構内コンピュータ通信回路網とのインタ
フェースには現在種々の型の回路が使用されている。使
用されている構内通信回路網の型に依存して、使用され
ている回路網とのインタフェースを適切に行う周辺装置
が選択される。現在の２つの主要な型の回路網は、トー
クンリングとイーサネットである。これらの周辺装置は
極めて複雑な回路を使用している。この回路をターン
“オン”させる（即ち電源を投入する）時に、ある初期
化及び自己検査を遂行するのが一般的である。この初期
化及び自己検査の両者もしくは何れか一方の間、回路は
必要なクロック信号を得るために内部クロックを使用す
る。しかしながら、始動後の１もしくはそれ以上の時点
に、回路はそれ自体を外部クロックと同期させなければ
ならない。回路網の型に依存して、通常の動作の一部と
して外部クロックとの同期も要求される。コンピュータ
回路網は一般に、回路網に接続されている種々の周辺装
置の間の通信を同期させるためにクロックを使用する。
現在、トークンリング回路網においては、回路網が動作
している限り回路網にクロック信号が供給される。一
方、イーサネット回路網では、データが回路網を通して
伝送される時だけクロック信号が供給される。従って、
周辺装置は一般に“キャリア検知”と称される制御信号
を使用して、クロック信号のような情報が回路網から使
用可能であるか否かを決定する。イーサネット回路網の
場合には、キャリア検知信号及び回路網クロック信号は
データパケットの開始と共に、もしくはそれにやや先行
して開始させることができ、またデータパケットの終わ
りと共に、もしくはそれのやや後に終了させることがで
きる。
フェースには現在種々の型の回路が使用されている。使
用されている構内通信回路網の型に依存して、使用され
ている回路網とのインタフェースを適切に行う周辺装置
が選択される。現在の２つの主要な型の回路網は、トー
クンリングとイーサネットである。これらの周辺装置は
極めて複雑な回路を使用している。この回路をターン
“オン”させる（即ち電源を投入する）時に、ある初期
化及び自己検査を遂行するのが一般的である。この初期
化及び自己検査の両者もしくは何れか一方の間、回路は
必要なクロック信号を得るために内部クロックを使用す
る。しかしながら、始動後の１もしくはそれ以上の時点
に、回路はそれ自体を外部クロックと同期させなければ
ならない。回路網の型に依存して、通常の動作の一部と
して外部クロックとの同期も要求される。コンピュータ
回路網は一般に、回路網に接続されている種々の周辺装
置の間の通信を同期させるためにクロックを使用する。
現在、トークンリング回路網においては、回路網が動作
している限り回路網にクロック信号が供給される。一
方、イーサネット回路網では、データが回路網を通して
伝送される時だけクロック信号が供給される。従って、
周辺装置は一般に“キャリア検知”と称される制御信号
を使用して、クロック信号のような情報が回路網から使
用可能であるか否かを決定する。イーサネット回路網の
場合には、キャリア検知信号及び回路網クロック信号は
データパケットの開始と共に、もしくはそれにやや先行
して開始させることができ、またデータパケットの終わ
りと共に、もしくはそれのやや後に終了させることがで
きる。
【０００３】以上のように、周辺装置の回路に、内部ク
ロックと外部クロックとの間を動的に切り換えることを
可能ならしめるクロック制御回路に対する要望が存在し
ている。しかしながら従来技術のこれらの、及び他の欠
陥は本発明によって解消され、クロックを動的に切り換
える改良された回路及び方法が提供される。
ロックと外部クロックとの間を動的に切り換えることを
可能ならしめるクロック制御回路に対する要望が存在し
ている。しかしながら従来技術のこれらの、及び他の欠
陥は本発明によって解消され、クロックを動的に切り換
える改良された回路及び方法が提供される。
【０００４】
【発明の概要】本発明の好ましい実施例においては、ク
ロックを動的に切り換える回路及び方法が提供される。
好ましい動的クロック切り換え回路は、第１のローカル
クロック回路と、上記第１のローカルクロック回路に接
続されている第１の同期回路と、上記第１の同期回路及
び上記第１のローカルクロック回路に接続されている第
１の遅延回路と、上記第１の遅延回路及び上記第１のロ
ーカルクロック回路に接続されている第２の遅延回路
と、上記第１及び第２の遅延回路及び上記同期回路に接
続されている第１の論理回路と、第２のローカルクロッ
ク回路と、上記第２のローカルクロック回路に接続され
ている第２の同期回路と、上記第２の同期回路及び上記
第２のローカルクロック回路に接続されている第３の遅
延回路と、上記第３の遅延回路及び上記第２のローカル
クロック回路に接続されている第４の遅延回路と、上記
第２のローカルクロック回路及び上記第４の遅延回路の
一部に接続されている第２の論理回路と、上記第３及び
第４の遅延回路及び上記第２の論理回路に接続されてい
る第３の論理回路と、上記第１及び第３の論理回路に接
続されているマルチプレクサとを使用する。
ロックを動的に切り換える回路及び方法が提供される。
好ましい動的クロック切り換え回路は、第１のローカル
クロック回路と、上記第１のローカルクロック回路に接
続されている第１の同期回路と、上記第１の同期回路及
び上記第１のローカルクロック回路に接続されている第
１の遅延回路と、上記第１の遅延回路及び上記第１のロ
ーカルクロック回路に接続されている第２の遅延回路
と、上記第１及び第２の遅延回路及び上記同期回路に接
続されている第１の論理回路と、第２のローカルクロッ
ク回路と、上記第２のローカルクロック回路に接続され
ている第２の同期回路と、上記第２の同期回路及び上記
第２のローカルクロック回路に接続されている第３の遅
延回路と、上記第３の遅延回路及び上記第２のローカル
クロック回路に接続されている第４の遅延回路と、上記
第２のローカルクロック回路及び上記第４の遅延回路の
一部に接続されている第２の論理回路と、上記第３及び
第４の遅延回路及び上記第２の論理回路に接続されてい
る第３の論理回路と、上記第１及び第３の論理回路に接
続されているマルチプレクサとを使用する。
【０００５】第１のクロック信号と第２のクロック信号
との間を切り換える本発明の方法は、第１のクロック信
号から第２のクロック信号へ（もしくはその逆に）切り
換える必要性を表す制御信号の変化を検出する段階と、
この検出に応答して少なくとも１つのローカル制御信号
を生成する段階と、第１のローカル制御信号に応答して
使用中の第１のクロック信号の選択を取り消す段階と、
第２の制御信号に応答して第２のクロック信号を使用す
るために選択する段階と、第２のクロック信号と制御信
号の変化の検出とに基づいて所定の遅延の後に使用され
ていない方の（第２の）クロック信号へ切り換える段階
とを具備する。本発明の特色は、動的クロック切り換え
回路及び方法を提供することである。本発明の特色は、
如何なる型のキャリア検知システムをも受けいれる動的
クロック切り換え回路を提供することである。本発明の
特色は、コンピュータ構内通信回路網とインタフェース
する装置に使用する動的クロック切り換え回路を提供す
ることである。以下に添付図面を参照して実施例を説明
するが、この説明から本発明のこれらの、及び他の特色
及び長所が明白になるであろう。尚、添付図面において
は、同一の部品に対しては同一の参照番号を付してあ
る。
との間を切り換える本発明の方法は、第１のクロック信
号から第２のクロック信号へ（もしくはその逆に）切り
換える必要性を表す制御信号の変化を検出する段階と、
この検出に応答して少なくとも１つのローカル制御信号
を生成する段階と、第１のローカル制御信号に応答して
使用中の第１のクロック信号の選択を取り消す段階と、
第２の制御信号に応答して第２のクロック信号を使用す
るために選択する段階と、第２のクロック信号と制御信
号の変化の検出とに基づいて所定の遅延の後に使用され
ていない方の（第２の）クロック信号へ切り換える段階
とを具備する。本発明の特色は、動的クロック切り換え
回路及び方法を提供することである。本発明の特色は、
如何なる型のキャリア検知システムをも受けいれる動的
クロック切り換え回路を提供することである。本発明の
特色は、コンピュータ構内通信回路網とインタフェース
する装置に使用する動的クロック切り換え回路を提供す
ることである。以下に添付図面を参照して実施例を説明
するが、この説明から本発明のこれらの、及び他の特色
及び長所が明白になるであろう。尚、添付図面において
は、同一の部品に対しては同一の参照番号を付してあ
る。
【０００６】
【実施例】図１に、本発明の動的クロック切り換え回路
１０の簡易ブロック線図を示す。詳述すれば、本発明の
動的クロック切り換え回路１０は、３つの主要成分から
なる。これらの３つの主要成分は、外部クロック回路ブ
ロック１２と、内部クロック回路ブロック１４と、マル
チプレクサ１６（破線によって囲ってある）とである。
外部クロック回路ブロック１２には、線２０を通して外
部クロック信号１９が供給される。外部クロック信号１
９は、線２０ｂを通してマルチプレクサ１６にも供給さ
れている。更に、内部クロック信号２１が、線２２を通
して内部クロック回路ブロック１４への入力として供給
され、またマルチプレクサ１６にも供給される。内部ク
ロック信号２１は、連続的に動作する、そして典型的に
は水晶駆動クロックである内部クロック（図示してな
い）によって生成される。外部クロック信号１９は、典
型的には回路網クロックである外部クロック（図示して
ない）によって生成される。回路１０は、両クロックが
ほぼ同一の周波数で動作する第１の（内部）もしくは第
２の（外部）クロック信号の間を非同期で移行すること
ができる。
１０の簡易ブロック線図を示す。詳述すれば、本発明の
動的クロック切り換え回路１０は、３つの主要成分から
なる。これらの３つの主要成分は、外部クロック回路ブ
ロック１２と、内部クロック回路ブロック１４と、マル
チプレクサ１６（破線によって囲ってある）とである。
外部クロック回路ブロック１２には、線２０を通して外
部クロック信号１９が供給される。外部クロック信号１
９は、線２０ｂを通してマルチプレクサ１６にも供給さ
れている。更に、内部クロック信号２１が、線２２を通
して内部クロック回路ブロック１４への入力として供給
され、またマルチプレクサ１６にも供給される。内部ク
ロック信号２１は、連続的に動作する、そして典型的に
は水晶駆動クロックである内部クロック（図示してな
い）によって生成される。外部クロック信号１９は、典
型的には回路網クロックである外部クロック（図示して
ない）によって生成される。回路１０は、両クロックが
ほぼ同一の周波数で動作する第１の（内部）もしくは第
２の（外部）クロック信号の間を非同期で移行すること
ができる。
【０００７】キャリア検知信号２３は、線２４を通して
外部クロック回路ブロック１２へ直接供給され、またイ
ンバータ２６によって反転された後に、内部クロック回
路ブロック１４への入力として供給される。キャリア検
知信号２３は、２つのクロック信号の間を移ることが要
望もしくは要求された時点を決定するために使用され
る。内部クロック回路ブロック１４の出力は線３０ａ上
の制御信号であり、この制御信号はマルチプレクサ１６
に供給されて内部クロック信号２１を出力クロック信号
５０として使用すべきであることを指示する。また線３
０ａ上の信号は、線３０ｂを通して外部クロック回路ブ
ロック１２へのフィードバックとしても供給される。同
様に、外部クロック回路ブロック１２の出力は線３２上
の制御信号であり、動的クロック切り換え回路１０によ
って支援される外部回路のクロック信号５０として外部
クロック信号１９を使用すべきことを指示する。図１か
ら明白なように、マルチプレクサ１６は、外部クロック
信号１９もしくは内部クロック信号２１の何れかに適切
に接続される２つのパス（もしくは、通過）ゲート４０
及び４２を含むことができ、そのパスゲートの“オン”
もしくは“オフ”は線３０ａもしくは線３２上の何れか
の適切な制御信号（上述したように、これらの制御信号
はそれぞれのクロック回路ブロックによって生成された
ものである）によって制御される。どちらのパスゲート
を作動させるかに依存して、外部クロック信号１９もし
くは内部クロック信号２１の何れかが抵抗性ラッチ４４
への入力信号として供給される。
外部クロック回路ブロック１２へ直接供給され、またイ
ンバータ２６によって反転された後に、内部クロック回
路ブロック１４への入力として供給される。キャリア検
知信号２３は、２つのクロック信号の間を移ることが要
望もしくは要求された時点を決定するために使用され
る。内部クロック回路ブロック１４の出力は線３０ａ上
の制御信号であり、この制御信号はマルチプレクサ１６
に供給されて内部クロック信号２１を出力クロック信号
５０として使用すべきであることを指示する。また線３
０ａ上の信号は、線３０ｂを通して外部クロック回路ブ
ロック１２へのフィードバックとしても供給される。同
様に、外部クロック回路ブロック１２の出力は線３２上
の制御信号であり、動的クロック切り換え回路１０によ
って支援される外部回路のクロック信号５０として外部
クロック信号１９を使用すべきことを指示する。図１か
ら明白なように、マルチプレクサ１６は、外部クロック
信号１９もしくは内部クロック信号２１の何れかに適切
に接続される２つのパス（もしくは、通過）ゲート４０
及び４２を含むことができ、そのパスゲートの“オン”
もしくは“オフ”は線３０ａもしくは線３２上の何れか
の適切な制御信号（上述したように、これらの制御信号
はそれぞれのクロック回路ブロックによって生成された
ものである）によって制御される。どちらのパスゲート
を作動させるかに依存して、外部クロック信号１９もし
くは内部クロック信号２１の何れかが抵抗性ラッチ４４
への入力信号として供給される。
【０００８】図示した抵抗性ラッチ４４は、直列接続さ
れたインバータからなり、一方のインバータ４８はその
記憶した信号を入力信号によって打ち負かすことができ
る“抵抗性”インバータである。抵抗性インバータ４８
はその信号を普通のインバータ４６へフィードバックす
る。抵抗性インバータ４８は、普通のインバータ４６よ
りも低いフィードバックを有しているので、その内部信
号を異なる入力信号によって無効にすることができる。
このラッチ４４からの出力が、動的クロック切り換え回
路１０が支援する他の外部回路によって使用されるクロ
ック信号５０である。本発明の範囲内で、マルチプレク
サ１６として他の異なる回路を使用することも可能であ
る。図１の回路の動作は以下のようである。キャリア検
知“活動状態”信号２３が線２４上で検出されると、こ
れは（動的クロック切り換え回路１０の外部の回路が使
用するクロック信号として）内部クロック信号２１から
外部クロック信号１９へ移行させるべきであることを指
示している。好ましくは入力もしくは使用されていない
方のクロック信号の２サイクル分の所定の遅延が適切な
クロック回路ブロック１２もしくは１４において測定さ
れるまで一方のクロック（“使用中”もしくは“使用さ
れている方の”クロック）から他方のクロック（“使用
されていない方の”クロック）へ切り替わるのを防ぐた
めに、また切り替わる前に使用されている方のクロック
信号が“低”へ移るようにするために、遅延ブロックも
しくは遅延ラッチからなる内部遅延線が使用されてい
る。これは、クロック信号が“高”位相位置ではなく
“低”位相もしくはスレーブクロック位置において切り
換えられるように、また２つのクロックブロック１２、
１４の２つの同期ブロック間の同期の差を受け入れるら
れるようにしているのである。低位置において切り換え
ることによって、重なり合ったクロック信号（これは外
部回路を損傷させる恐れがある）に起因するクロックパ
ルスの“短絡”は存在し得ない。
れたインバータからなり、一方のインバータ４８はその
記憶した信号を入力信号によって打ち負かすことができ
る“抵抗性”インバータである。抵抗性インバータ４８
はその信号を普通のインバータ４６へフィードバックす
る。抵抗性インバータ４８は、普通のインバータ４６よ
りも低いフィードバックを有しているので、その内部信
号を異なる入力信号によって無効にすることができる。
このラッチ４４からの出力が、動的クロック切り換え回
路１０が支援する他の外部回路によって使用されるクロ
ック信号５０である。本発明の範囲内で、マルチプレク
サ１６として他の異なる回路を使用することも可能であ
る。図１の回路の動作は以下のようである。キャリア検
知“活動状態”信号２３が線２４上で検出されると、こ
れは（動的クロック切り換え回路１０の外部の回路が使
用するクロック信号として）内部クロック信号２１から
外部クロック信号１９へ移行させるべきであることを指
示している。好ましくは入力もしくは使用されていない
方のクロック信号の２サイクル分の所定の遅延が適切な
クロック回路ブロック１２もしくは１４において測定さ
れるまで一方のクロック（“使用中”もしくは“使用さ
れている方の”クロック）から他方のクロック（“使用
されていない方の”クロック）へ切り替わるのを防ぐた
めに、また切り替わる前に使用されている方のクロック
信号が“低”へ移るようにするために、遅延ブロックも
しくは遅延ラッチからなる内部遅延線が使用されてい
る。これは、クロック信号が“高”位相位置ではなく
“低”位相もしくはスレーブクロック位置において切り
換えられるように、また２つのクロックブロック１２、
１４の２つの同期ブロック間の同期の差を受け入れるら
れるようにしているのである。低位置において切り換え
ることによって、重なり合ったクロック信号（これは外
部回路を損傷させる恐れがある）に起因するクロックパ
ルスの“短絡”は存在し得ない。
【０００９】キャリア検知“活動状態”信号２３を外部
クロック回路ブロック１２が検出すると、そして適切な
所定の遅延の後に、この検出自体が制御信号を線３２上
に発生させ、パスゲート４０に外部クロック信号１９を
ラッチ４４へ、従って外部回路へ通過させる。キャリア
検知信号２３が存在しない場合には、内部クロック回路
ブロック１４が線３０ａ上に制御信号を供給し、外部回
路が内部クロック信号２１を使用できるように関連パス
ゲート４２を付勢する。キャリア検知“活動状態”信号
２３が低へ移ると、外部クロック信号１９は適切な所定
の遅延の後に内部クロック信号２１に換わる。内部クロ
ック回路ブロック１４は、線３０ｂを通して外部クロッ
ク回路ブロック１２へフィードバックをも供給する。こ
のフィードバック線３０ｂは無効信号として役立ち、ま
た外部クロック信号が存在しない場合に外部クロックブ
ロック遅延線の遅延ブロック内のデータをクリアし、外
部クロック信号が再び開始される時に生じ得る誤りのク
ロック位相がシフトして出力されるのを防ぐ。またもし
２つのクロックブロック１２、１４の論理が、他のクロ
ックが到来中であると見做す程急激にキャリア検知信号
２３が変化すれば、遅延が存在しているために、出力ク
ロック信号５０が発生しない可能性がある。これは、長
期間クロックが印加されないとラッチアップを生じる恐
れのあるＣＭＯＳにとっては望ましいものではない。従
って、本発明の回路はこれを検出し、１クロックサイク
ルおきに１つの基準で、内部クロック信号２１を出力ク
ロック信号５０として供給させる。即ち、このような可
能性のある厄介な場合においてさえ、減少したクロック
が供給されるのである。
クロック回路ブロック１２が検出すると、そして適切な
所定の遅延の後に、この検出自体が制御信号を線３２上
に発生させ、パスゲート４０に外部クロック信号１９を
ラッチ４４へ、従って外部回路へ通過させる。キャリア
検知信号２３が存在しない場合には、内部クロック回路
ブロック１４が線３０ａ上に制御信号を供給し、外部回
路が内部クロック信号２１を使用できるように関連パス
ゲート４２を付勢する。キャリア検知“活動状態”信号
２３が低へ移ると、外部クロック信号１９は適切な所定
の遅延の後に内部クロック信号２１に換わる。内部クロ
ック回路ブロック１４は、線３０ｂを通して外部クロッ
ク回路ブロック１２へフィードバックをも供給する。こ
のフィードバック線３０ｂは無効信号として役立ち、ま
た外部クロック信号が存在しない場合に外部クロックブ
ロック遅延線の遅延ブロック内のデータをクリアし、外
部クロック信号が再び開始される時に生じ得る誤りのク
ロック位相がシフトして出力されるのを防ぐ。またもし
２つのクロックブロック１２、１４の論理が、他のクロ
ックが到来中であると見做す程急激にキャリア検知信号
２３が変化すれば、遅延が存在しているために、出力ク
ロック信号５０が発生しない可能性がある。これは、長
期間クロックが印加されないとラッチアップを生じる恐
れのあるＣＭＯＳにとっては望ましいものではない。従
って、本発明の回路はこれを検出し、１クロックサイク
ルおきに１つの基準で、内部クロック信号２１を出力ク
ロック信号５０として供給させる。即ち、このような可
能性のある厄介な場合においてさえ、減少したクロック
が供給されるのである。
【００１０】図２に、図１の外部クロック回路ブロック
１２の主要素（破線で囲んである）と、それらを実現す
るための特定回路を簡易ブロック線図で示す。詳述すれ
ば、キャリア検知信号２３は、線２４を通して同期回路
即ちブロック１００に供給される。また外部クロック信
号１９は、線２０を通してローカルクロック発生器回路
即ちブロック１０２にも供給される。線３０ａ上の内部
クロック回路ブロック１４からの制御信号即ちフィード
バック信号も、適切な信号をフィードバック論理回路即
ちブロック１０４に供給する。ローカルクロック発生器
回路１０２は、外部クロック信号１９を、それに同期
し、重なり合わない２位相のローカルクロック信号に変
換する。ローカルクロック発生器回路１０２は、内部遅
延線からなる種々の遅延ブロック即ち遅延ラッチ１０
６、１９８、１１０へこれらのローカルクロック信号を
供給する。ブロック１０２に図示されているこの機能を
実現するための現在では好ましい回路は、ＮＡＮＤゲー
ト及びインバータからなる２つの交差接続された段と、
第２の段の入力用の１つのインバータとから構成されて
いる。明らかに、本発明の範囲内において他の回路も使
用することができる。
１２の主要素（破線で囲んである）と、それらを実現す
るための特定回路を簡易ブロック線図で示す。詳述すれ
ば、キャリア検知信号２３は、線２４を通して同期回路
即ちブロック１００に供給される。また外部クロック信
号１９は、線２０を通してローカルクロック発生器回路
即ちブロック１０２にも供給される。線３０ａ上の内部
クロック回路ブロック１４からの制御信号即ちフィード
バック信号も、適切な信号をフィードバック論理回路即
ちブロック１０４に供給する。ローカルクロック発生器
回路１０２は、外部クロック信号１９を、それに同期
し、重なり合わない２位相のローカルクロック信号に変
換する。ローカルクロック発生器回路１０２は、内部遅
延線からなる種々の遅延ブロック即ち遅延ラッチ１０
６、１９８、１１０へこれらのローカルクロック信号を
供給する。ブロック１０２に図示されているこの機能を
実現するための現在では好ましい回路は、ＮＡＮＤゲー
ト及びインバータからなる２つの交差接続された段と、
第２の段の入力用の１つのインバータとから構成されて
いる。明らかに、本発明の範囲内において他の回路も使
用することができる。
【００１１】キャリア検知信号２３は同期ブロック１０
０に供給される。同期ブロック１００におけるキャリア
検知信号２３の検出は、ローカルクロック発生器回路１
０２が生成するローカルクロック信号の１つの位相と同
期して行われる。図２に示す同期ブロック１００は２つ
の段からなり、各段は１つの入力パスゲートと、２つの
直列接続されたインバータ（１つのインバータはゲート
されている）と、１つの出力インバータとを有してい
る。明らかに、本発明の範囲内において他の回路も使用
することができる。同期ブロック１００の出力は遅延線
に供給される。遅延線は所定量の遅延を有し、幾つかの
直列に接続された個々の遅延ブロック即ち遅延ラッチ１
０６、１０８、１１０からなる。各遅延ブロック１０６
ａ、１０８ａ、１０６ｂ、１０８ｂ、１１０（各遅延ブ
ロックは破線で囲んである）は、典型的には１つのパス
ゲートと、“抵抗性”ラッチを形成するように直列に接
続された２つのインバータとからなり、典型的には最終
段として１つのインバータを有している。しかしなが
ら、遅延ブロック１１０においては、１つのインバータ
をその初段として使用している。これらの各遅延ラッチ
即ち遅延ブロック１０６、１０８、１１０への入力信号
は、ローカルクロック発生器回路１０２からその“パ
ス”信号を受信している入力パスゲートによって適切に
制御される。これにより、遅延ラッチ全体はローカルク
ロック発生器回路１０２によって無条件に制御されるよ
うになる。
０に供給される。同期ブロック１００におけるキャリア
検知信号２３の検出は、ローカルクロック発生器回路１
０２が生成するローカルクロック信号の１つの位相と同
期して行われる。図２に示す同期ブロック１００は２つ
の段からなり、各段は１つの入力パスゲートと、２つの
直列接続されたインバータ（１つのインバータはゲート
されている）と、１つの出力インバータとを有してい
る。明らかに、本発明の範囲内において他の回路も使用
することができる。同期ブロック１００の出力は遅延線
に供給される。遅延線は所定量の遅延を有し、幾つかの
直列に接続された個々の遅延ブロック即ち遅延ラッチ１
０６、１０８、１１０からなる。各遅延ブロック１０６
ａ、１０８ａ、１０６ｂ、１０８ｂ、１１０（各遅延ブ
ロックは破線で囲んである）は、典型的には１つのパス
ゲートと、“抵抗性”ラッチを形成するように直列に接
続された２つのインバータとからなり、典型的には最終
段として１つのインバータを有している。しかしなが
ら、遅延ブロック１１０においては、１つのインバータ
をその初段として使用している。これらの各遅延ラッチ
即ち遅延ブロック１０６、１０８、１１０への入力信号
は、ローカルクロック発生器回路１０２からその“パ
ス”信号を受信している入力パスゲートによって適切に
制御される。これにより、遅延ラッチ全体はローカルク
ロック発生器回路１０２によって無条件に制御されるよ
うになる。
【００１２】任意選択ではあるが、図２に示すように第
１の遅延ラッチ即ち遅延ブロック１０６ａを通過した出
力信号１３０を取り出して論理ブロック１２０へ供給す
ることができる（１３０はこの信号を表すと共に、この
信号を伝送する線をも表している）。この第１の遅延ブ
ロック１０６ａの出力は、“外部クロック使用”の検知
を他の外部論理回路が使用できるように（即ち、この出
力はキャリア検知信号が正に移行する場合には正に移行
する）し、またもしこのような論理回路が存在しない場
合には（もしくは、この信号を外部において使用しない
場合には）線１３０を省くことができる。２つの遅延ラ
ッチ即ち遅延ブロック１０８ａ、１０８ｂが、接地もし
くは“ヌル”信号である付加的な信号をも有しているこ
とに注目されたい。この信号は第２の並列入力パスゲー
トによって制御され、これらの第２の入力パスゲート自
体はブロック１０４を通して内部クロック回路ブロック
１４からのフィードバック制御信号によって制御され
る。このようにすると、内部クロック信号２１が出力ク
ロック信号５０として使用され且つ外部クロック信号が
存在しない場合、制御信号が線３０ｂ上に発生してこれ
らの第２のパスゲートを“不能”にするので、ラッチ１
０８ａ、１０８ｂはヌル即ち０にされる。これは、遅延
線の遅延ラッチに残された“１”（キャリア検知活動状
態信号が低に移る前に外部クロック信号が停止したこと
によって）が、外部クロック信号１９が再び始動した時
に不都合にシフトして出力される問題を排除する。
１の遅延ラッチ即ち遅延ブロック１０６ａを通過した出
力信号１３０を取り出して論理ブロック１２０へ供給す
ることができる（１３０はこの信号を表すと共に、この
信号を伝送する線をも表している）。この第１の遅延ブ
ロック１０６ａの出力は、“外部クロック使用”の検知
を他の外部論理回路が使用できるように（即ち、この出
力はキャリア検知信号が正に移行する場合には正に移行
する）し、またもしこのような論理回路が存在しない場
合には（もしくは、この信号を外部において使用しない
場合には）線１３０を省くことができる。２つの遅延ラ
ッチ即ち遅延ブロック１０８ａ、１０８ｂが、接地もし
くは“ヌル”信号である付加的な信号をも有しているこ
とに注目されたい。この信号は第２の並列入力パスゲー
トによって制御され、これらの第２の入力パスゲート自
体はブロック１０４を通して内部クロック回路ブロック
１４からのフィードバック制御信号によって制御され
る。このようにすると、内部クロック信号２１が出力ク
ロック信号５０として使用され且つ外部クロック信号が
存在しない場合、制御信号が線３０ｂ上に発生してこれ
らの第２のパスゲートを“不能”にするので、ラッチ１
０８ａ、１０８ｂはヌル即ち０にされる。これは、遅延
線の遅延ラッチに残された“１”（キャリア検知活動状
態信号が低に移る前に外部クロック信号が停止したこと
によって）が、外部クロック信号１９が再び始動した時
に不都合にシフトして出力される問題を排除する。
【００１３】第１のラッチ即ち遅延ブロック１０６ａに
続いて、４段の付加的に直列接続された遅延ブロック即
ちラッチ１０８ａ、１０６ｂ、１０８ｂ、１１０が存在
し、これらは出力信号１３２が論理回路１２０に供給さ
れる前に、所定の遅延を、好ましくは４ローカルクロッ
ク位相（即ち、２クロックサイクル）分の遅延を与える
ようになっている（１３２はこの信号を表すと共に、こ
の信号を伝送する線をも表している）。本発明の範囲内
において、他の所定の遅延及び他の回路の両者もしくは
何れか一方を使用しても差し支えない。論理回路１２０
に供給される付加的な出力信号１３４は、内部クロック
回路１４からの制御信号から論理ブロック１０４によっ
て導出されたものである（この場合も、１３４はこの信
号を表すと共に、この信号を伝送する線をも表す）。論
理ブロック１２０へ印加されるこれらの信号に依存し
て、適切な“外部クロック使用”制御信号が生成もしく
は導出され、線３２へ供給されて外部回路のための出力
信号として外部クロック信号１９が出力される。今度
は、内部クロック回路ブロック１４の簡易ブロック線図
である図３を参照する。詳述すれば、内部クロック信号
２１は線２２を通してローカルクロック発生器回路即ち
ブロック２０２へ供給される。ブロック２０２は、図２
のブロック１０２と同一の回路を含み、同一の機能を遂
行する。更に、図２と同じように、線２４ｃ上のキャリ
ア検知信号（ブロック１４ではキャリア検知信号を反転
した信号）は同期回路即ちブロック２００によって、ロ
ーカルクロック発生器回路２０２からのローカルクロッ
ク位相と同期させられている。同期ブロック２００は図
２のブロック１００と同一の回路を含み、同一の機能を
遂行する。
続いて、４段の付加的に直列接続された遅延ブロック即
ちラッチ１０８ａ、１０６ｂ、１０８ｂ、１１０が存在
し、これらは出力信号１３２が論理回路１２０に供給さ
れる前に、所定の遅延を、好ましくは４ローカルクロッ
ク位相（即ち、２クロックサイクル）分の遅延を与える
ようになっている（１３２はこの信号を表すと共に、こ
の信号を伝送する線をも表している）。本発明の範囲内
において、他の所定の遅延及び他の回路の両者もしくは
何れか一方を使用しても差し支えない。論理回路１２０
に供給される付加的な出力信号１３４は、内部クロック
回路１４からの制御信号から論理ブロック１０４によっ
て導出されたものである（この場合も、１３４はこの信
号を表すと共に、この信号を伝送する線をも表す）。論
理ブロック１２０へ印加されるこれらの信号に依存し
て、適切な“外部クロック使用”制御信号が生成もしく
は導出され、線３２へ供給されて外部回路のための出力
信号として外部クロック信号１９が出力される。今度
は、内部クロック回路ブロック１４の簡易ブロック線図
である図３を参照する。詳述すれば、内部クロック信号
２１は線２２を通してローカルクロック発生器回路即ち
ブロック２０２へ供給される。ブロック２０２は、図２
のブロック１０２と同一の回路を含み、同一の機能を遂
行する。更に、図２と同じように、線２４ｃ上のキャリ
ア検知信号（ブロック１４ではキャリア検知信号を反転
した信号）は同期回路即ちブロック２００によって、ロ
ーカルクロック発生器回路２０２からのローカルクロッ
ク位相と同期させられている。同期ブロック２００は図
２のブロック１００と同一の回路を含み、同一の機能を
遂行する。
【００１４】同期ブロック２００の出力信号は第１の出
力信号として線２３６を通して論理ブロック２２０へ直
接供給される（２３６はこの信号を伝送する線を表すと
共に、この信号を表す）。この論理ブロック２２０は、
出力クロック信号５０として内部クロック信号２１の使
用を要求するための制御信号を線３０ａ上に供給するか
否かを決定する。また、同期ブロック２００の出力は内
部遅延線にも供給される。この遅延線は所定量の遅延を
有し、ローカルクロック発生器回路２０２からの位相に
よって適切に制御される一連の遅延即ちラッチブロック
２０６ａ−ｅ、及び２１０からなっている。直列に接続
された４つの遅延ブロック２０６ａ−ｄが論理ブロック
２２０に第２の出力２３８を供給すること、及びこの出
力信号２３８は線３０ａ上に“内部クロック使用”制御
信号を生成するか否かを決定するために２ローカルクロ
ックサイクル分の所定の遅延の後に（同期出力信号が高
に移ってから測定して）供給されることは図３から明白
である（この場合も、２３８はこの信号を表すと共に、
この信号を伝送する線をも表す）。本発明の範囲内にお
いて、異なる遅延量、及びそれに対応する異なる数の遅
延ブロックを使用することができる。
力信号として線２３６を通して論理ブロック２２０へ直
接供給される（２３６はこの信号を伝送する線を表すと
共に、この信号を表す）。この論理ブロック２２０は、
出力クロック信号５０として内部クロック信号２１の使
用を要求するための制御信号を線３０ａ上に供給するか
否かを決定する。また、同期ブロック２００の出力は内
部遅延線にも供給される。この遅延線は所定量の遅延を
有し、ローカルクロック発生器回路２０２からの位相に
よって適切に制御される一連の遅延即ちラッチブロック
２０６ａ−ｅ、及び２１０からなっている。直列に接続
された４つの遅延ブロック２０６ａ−ｄが論理ブロック
２２０に第２の出力２３８を供給すること、及びこの出
力信号２３８は線３０ａ上に“内部クロック使用”制御
信号を生成するか否かを決定するために２ローカルクロ
ックサイクル分の所定の遅延の後に（同期出力信号が高
に移ってから測定して）供給されることは図３から明白
である（この場合も、２３８はこの信号を表すと共に、
この信号を伝送する線をも表す）。本発明の範囲内にお
いて、異なる遅延量、及びそれに対応する異なる数の遅
延ブロックを使用することができる。
【００１５】これら４つのブロックに続く付加的な２つ
の遅延ブロック２０６ｅ、２１０は１ローカルクロック
サイクルの後に第３の出力信号２４０を論理ブロック２
２０へ供給して論理ブロック２２０を可能化し、線３０
ａ上に“内部クロック使用”制御信号を生成する必要性
を適切に決定する（この場合も、２４０はこの信号を表
すと共に、この信号を伝送する線をも表す）。図３から
分かるように、論理ブロック２２０はこれら３つの出力
信号２３６、２３８、２４０を評価して“内部クロック
使用”制御信号を生成するか否かを決定する。詳述すれ
ば、論理ブロック２２０は線２３６上の同期回路２００
からの出力信号を使用してキャリア検知信号２３が存在
するか否かを決定する。もしキャリア検知信号２３が活
動状態であれば、同期回路２００の出力は低に移り（説
明の都合上、第３の出力２４０は無視する）、論理ブロ
ック２２０は線３０ａ上のその制御信号を低に移して、
内部クロック信号２１が“低”に移った後に外部クロッ
ク信号５０としての内部クロック信号２１を取り除かせ
る。つまり一般的に言えば、もしキャリア検知信号２３
が活動状態になれば“内部クロック使用”制御信号と共
に同期回路２００の出力は低に移り、内部クロック信号
２１が低に移った後は最早それを出力クロック信号５０
として使用しなくなるのである。
の遅延ブロック２０６ｅ、２１０は１ローカルクロック
サイクルの後に第３の出力信号２４０を論理ブロック２
２０へ供給して論理ブロック２２０を可能化し、線３０
ａ上に“内部クロック使用”制御信号を生成する必要性
を適切に決定する（この場合も、２４０はこの信号を表
すと共に、この信号を伝送する線をも表す）。図３から
分かるように、論理ブロック２２０はこれら３つの出力
信号２３６、２３８、２４０を評価して“内部クロック
使用”制御信号を生成するか否かを決定する。詳述すれ
ば、論理ブロック２２０は線２３６上の同期回路２００
からの出力信号を使用してキャリア検知信号２３が存在
するか否かを決定する。もしキャリア検知信号２３が活
動状態であれば、同期回路２００の出力は低に移り（説
明の都合上、第３の出力２４０は無視する）、論理ブロ
ック２２０は線３０ａ上のその制御信号を低に移して、
内部クロック信号２１が“低”に移った後に外部クロッ
ク信号５０としての内部クロック信号２１を取り除かせ
る。つまり一般的に言えば、もしキャリア検知信号２３
が活動状態になれば“内部クロック使用”制御信号と共
に同期回路２００の出力は低に移り、内部クロック信号
２１が低に移った後は最早それを出力クロック信号５０
として使用しなくなるのである。
【００１６】キャリア検知信号２３が非活動状態に移れ
ば、同期回路２００の出力は高に移り、４ローカルクロ
ックサイクル分の遅延（もしくは、他の所定量の遅延）
の後に第２の出力２３８が供給されて“内部クロック使
用”制御信号が生成され、内部クロック信号２１を使用
せしめる。しかしながら、急速に変化するキャリア検知
信号２３に起因してクロック信号５０が失われることが
ないように、付加的な論理及び回路を付加しなければな
らない。この付加的な回路が、付加的な２つの遅延ブロ
ック２０６ｅ及び２１０、及びブロック２０６ｄと２０
６ｅとの間に挿入されている１つのインバータなのであ
る。この付加的な論理は、内部クロック信号２１が先に
少なくとも１サイクル（２ローカルクロック位相分の遅
延）の間使用された（または、“高”に移った）か、も
しくは同期回路２００の出力信号が無視されていること
を決定する。この付加的な論理は、図３においては第３
の出力信号２４０を使用することによって実現されてい
る。２位相分遅延線からの第３の出力信号２４０は、同
期回路２００がターンオフし、また４遅延線出力２３８
が先に（１クロックサイクル早めに）内部クロックが使
用されていないと指示している場合に、“内部クロック
使用”制御信号を生成させて内部クロック信号２１を１
位相の間ターン“オン”させるのに役立つ。第３の出力
２４０のセンスは、２つの遅延ラッチ１０６ｅ、２１０
の前に挿入されているインバータによって、第１及び第
２の出力２３６及び２３８のセンスとは反対である。
ば、同期回路２００の出力は高に移り、４ローカルクロ
ックサイクル分の遅延（もしくは、他の所定量の遅延）
の後に第２の出力２３８が供給されて“内部クロック使
用”制御信号が生成され、内部クロック信号２１を使用
せしめる。しかしながら、急速に変化するキャリア検知
信号２３に起因してクロック信号５０が失われることが
ないように、付加的な論理及び回路を付加しなければな
らない。この付加的な回路が、付加的な２つの遅延ブロ
ック２０６ｅ及び２１０、及びブロック２０６ｄと２０
６ｅとの間に挿入されている１つのインバータなのであ
る。この付加的な論理は、内部クロック信号２１が先に
少なくとも１サイクル（２ローカルクロック位相分の遅
延）の間使用された（または、“高”に移った）か、も
しくは同期回路２００の出力信号が無視されていること
を決定する。この付加的な論理は、図３においては第３
の出力信号２４０を使用することによって実現されてい
る。２位相分遅延線からの第３の出力信号２４０は、同
期回路２００がターンオフし、また４遅延線出力２３８
が先に（１クロックサイクル早めに）内部クロックが使
用されていないと指示している場合に、“内部クロック
使用”制御信号を生成させて内部クロック信号２１を１
位相の間ターン“オン”させるのに役立つ。第３の出力
２４０のセンスは、２つの遅延ラッチ１０６ｅ、２１０
の前に挿入されているインバータによって、第１及び第
２の出力２３６及び２３８のセンスとは反対である。
【００１７】再び、本発明の範囲内において、遅延線及
び遅延ブロックの両者もしくは何れかに対して異なる回
路もしくは異なる回路の組合わせを使用することがで
き、また所定の遅延に対しても異なる遅延を使用するこ
とができる。図４は、本発明の回路内各部における種々
の信号の簡易タイミング図である。詳述すれば図４に
は、キャリア検知信号２３、内部クロックブロック１４
の同期回路２００の出力信号６０、内部クロックブロッ
ク１４からの“内部クロック使用”制御信号７０、外部
クロックブロック１２の同期回路１００の出力信号６
２、外部クロックブロック１２からの“外部クロック使
用”制御信号７２、及び最終出力クロック信号５０が示
されている。図４において、キャリア検知信号２３が
“活動状態”もしくは“高”へ移ると、この変化は２つ
のクロックブロック１２及び１４内の同期回路１００、
２００によって検出される。通常は、両同期回路１０
０、２００はこの変化を検出し、それぞれの関連ローカ
ルクロック信号にそれを同期させる（ローカルクロック
信号は内部もしくは外部クロック信号に同期してい
る）。２つのクロックは非同期であるから、図４に示す
ように通常は同期回路１００、２００は異なる時点に出
力信号６０、６２を供給する。これらの信号は１クロッ
クサイクルもしくは１周期まで異なることがあり得る。
最悪の場合の１クロックサイクルの差は、２つの（内部
及び外部）クロックが殆ど同期し、入力キャリア検知信
号２３が同期回路サンプル時が丁度終わった時に変化す
るような場合にもたらされる。これらの状況の下では、
２つの同期回路１００、２００はキャリア検知信号２３
の変化をそれぞれに決定するので、それらの出力６０、
６２は１サイクルだけ異なるのである。これは信号６２
上の括弧８０ａ（図４の左側部分）、及び信号６０上の
括弧８０ｂ（図４の右側部分）によって示されている。
び遅延ブロックの両者もしくは何れかに対して異なる回
路もしくは異なる回路の組合わせを使用することがで
き、また所定の遅延に対しても異なる遅延を使用するこ
とができる。図４は、本発明の回路内各部における種々
の信号の簡易タイミング図である。詳述すれば図４に
は、キャリア検知信号２３、内部クロックブロック１４
の同期回路２００の出力信号６０、内部クロックブロッ
ク１４からの“内部クロック使用”制御信号７０、外部
クロックブロック１２の同期回路１００の出力信号６
２、外部クロックブロック１２からの“外部クロック使
用”制御信号７２、及び最終出力クロック信号５０が示
されている。図４において、キャリア検知信号２３が
“活動状態”もしくは“高”へ移ると、この変化は２つ
のクロックブロック１２及び１４内の同期回路１００、
２００によって検出される。通常は、両同期回路１０
０、２００はこの変化を検出し、それぞれの関連ローカ
ルクロック信号にそれを同期させる（ローカルクロック
信号は内部もしくは外部クロック信号に同期してい
る）。２つのクロックは非同期であるから、図４に示す
ように通常は同期回路１００、２００は異なる時点に出
力信号６０、６２を供給する。これらの信号は１クロッ
クサイクルもしくは１周期まで異なることがあり得る。
最悪の場合の１クロックサイクルの差は、２つの（内部
及び外部）クロックが殆ど同期し、入力キャリア検知信
号２３が同期回路サンプル時が丁度終わった時に変化す
るような場合にもたらされる。これらの状況の下では、
２つの同期回路１００、２００はキャリア検知信号２３
の変化をそれぞれに決定するので、それらの出力６０、
６２は１サイクルだけ異なるのである。これは信号６２
上の括弧８０ａ（図４の左側部分）、及び信号６０上の
括弧８０ｂ（図４の右側部分）によって示されている。
【００１８】キャリア検知信号２３が“高”へ移ると
（図４の左側部分）、内部クロックブロック１４の同期
回路２００の出力６０は直ちに“内部クロック使用”制
御信号７０を低へ移らせて、内部クロック信号２１に
（それが低に移った後に）出力クロック信号５０から撤
退させる。外部クロックブロック１２の同期回路１００
の出力６２は、好ましくはローカル外部クロック信号１
９の２クロックサイクル分（即ち、４位相分）のような
所定の遅延の後に、“外部クロック使用”制御信号７２
を“高”もしくは“活動状態”へ移させ、これにより外
部クロック信号１９を出力クロック信号５０にさせる。
他のシステム論理が“外部クロック使用”制御信号７２
を使用できるように、従って任意選択的ではあるが、４
位相分の遅延の前に１つの付加的なローカル外部クロッ
ク遅延位相を付加することができる。図４から明白なよ
うに、キャリア検知信号２３が低へ移る（図４の右側部
分）と、逆の効果が発生する。即ち、同期回路１００、
２００はそれらの“出力”を供給する。外部クロックは
それが低に移った後に撤退し、好ましくはローカル内部
クロックの２サイクル分の所定の遅延の後に（括弧８２
ｂ）、内部クロック信号２１が出力クロック信号５０に
なる。
（図４の左側部分）、内部クロックブロック１４の同期
回路２００の出力６０は直ちに“内部クロック使用”制
御信号７０を低へ移らせて、内部クロック信号２１に
（それが低に移った後に）出力クロック信号５０から撤
退させる。外部クロックブロック１２の同期回路１００
の出力６２は、好ましくはローカル外部クロック信号１
９の２クロックサイクル分（即ち、４位相分）のような
所定の遅延の後に、“外部クロック使用”制御信号７２
を“高”もしくは“活動状態”へ移させ、これにより外
部クロック信号１９を出力クロック信号５０にさせる。
他のシステム論理が“外部クロック使用”制御信号７２
を使用できるように、従って任意選択的ではあるが、４
位相分の遅延の前に１つの付加的なローカル外部クロッ
ク遅延位相を付加することができる。図４から明白なよ
うに、キャリア検知信号２３が低へ移る（図４の右側部
分）と、逆の効果が発生する。即ち、同期回路１００、
２００はそれらの“出力”を供給する。外部クロックは
それが低に移った後に撤退し、好ましくはローカル内部
クロックの２サイクル分の所定の遅延の後に（括弧８２
ｂ）、内部クロック信号２１が出力クロック信号５０に
なる。
【００１９】図４に示すように、これら両方の場合に、
到来もしくは使用されていない方のクロック信号が出力
クロック信号５０になる前に、出力クロック信号５０が
“低”に移り、３位相までの間“低”に留まる。これは
前に説明した理由から、切り換え時に０もしくは“低”
にすることを保証する。少なくとも３位相分の遅延によ
り、内部及び外部クロックの間の周波数誤差に５０％ま
での余裕が得られる。本発明の回路１０は、コンピュー
タ回路網と共に使用される如何なる異なる型のキャリア
検知回路／システムとも動作するように設計されてお
り、従ってキャリア検知“活動状態”もしくは“高”信
号２３と共に、もしくはそれの前に始動させ、キャリア
検知信号２３の“高”から“低”への移り目と共に、も
しくはそれの後に停止させることができる。以上の説明
から、本発明は、第１のクロック信号に基づいて第１の
ローカルクロック信号を生成する第１のローカルクロッ
ク回路と、第１のクロック回路に接続され、第１の制御
信号の検出を第１のローカルクロック信号に同期させ、
第１の出力信号を生成する第１の同期回路と、第１の同
期回路と第１のクロック回路とに接続され、第１の制御
信号の消失を検出してから第１のローカルクロック信号
の２サイクル分の後に第２の出力信号を供給する第１の
遅延回路と、第１の遅延回路と第１のクロック回路とに
接続され、第１のクロック信号が先に使用されていない
ことを検出した後に第３の出力信号を供給する第２の遅
延回路と、第１及び第２の遅延回路と第１の同期回路に
接続され、第１、第２及び第３の出力信号の所定の組合
わせに応答して第２の制御信号を生成する第１の論理回
路と、第２のクロック信号に基づいて第２のローカルク
ロック信号を生成する第２のローカルクロック信号を生
成する第２のローカルクロック回路と、第２のローカル
クロック回路に接続され、第１の制御信号の反転の検出
を第２のローカルクロック信号に同期させ、第４の出力
信号を生成する第２の同期回路と、第２の同期回路と第
２のクロック回路とに接続され、第２の同期回路による
検出から第２のローカルクロック信号の２サイクル分の
後に第５の出力信号を供給する第３の遅延回路と、第２
のクロック回路と第３の遅延回路の一部とに接続され、
第２の制御信号に応答して第６の出力信号を生成する第
２の論理回路と、第３の遅延回路と第２の論理回路とに
接続され、第４、台５及び第６の出力信号の所定の組合
わせに応答して第３の制御信号を生成する第３の論理回
路とを有し、第１のクロック信号と第２のクロック信号
との間を切り換える回路が提供されることが理解された
であろう。第１及び第３の論理回路に接続されているマ
ルチプレクサは、第２もしくは第３の制御信号に応答し
て第１のクロック信号もしくは第２のクロック信号を選
択する。任意選択的にではあるが、第４の遅延回路を第
２の同期回路と第３の遅延回路との間と、第２のクロッ
ク回路とに接続して、第２の同期回路による検出から第
２のクロック信号の１位相分の後に第３の出力信号を第
３の論理回路へ供給することができる。
到来もしくは使用されていない方のクロック信号が出力
クロック信号５０になる前に、出力クロック信号５０が
“低”に移り、３位相までの間“低”に留まる。これは
前に説明した理由から、切り換え時に０もしくは“低”
にすることを保証する。少なくとも３位相分の遅延によ
り、内部及び外部クロックの間の周波数誤差に５０％ま
での余裕が得られる。本発明の回路１０は、コンピュー
タ回路網と共に使用される如何なる異なる型のキャリア
検知回路／システムとも動作するように設計されてお
り、従ってキャリア検知“活動状態”もしくは“高”信
号２３と共に、もしくはそれの前に始動させ、キャリア
検知信号２３の“高”から“低”への移り目と共に、も
しくはそれの後に停止させることができる。以上の説明
から、本発明は、第１のクロック信号に基づいて第１の
ローカルクロック信号を生成する第１のローカルクロッ
ク回路と、第１のクロック回路に接続され、第１の制御
信号の検出を第１のローカルクロック信号に同期させ、
第１の出力信号を生成する第１の同期回路と、第１の同
期回路と第１のクロック回路とに接続され、第１の制御
信号の消失を検出してから第１のローカルクロック信号
の２サイクル分の後に第２の出力信号を供給する第１の
遅延回路と、第１の遅延回路と第１のクロック回路とに
接続され、第１のクロック信号が先に使用されていない
ことを検出した後に第３の出力信号を供給する第２の遅
延回路と、第１及び第２の遅延回路と第１の同期回路に
接続され、第１、第２及び第３の出力信号の所定の組合
わせに応答して第２の制御信号を生成する第１の論理回
路と、第２のクロック信号に基づいて第２のローカルク
ロック信号を生成する第２のローカルクロック信号を生
成する第２のローカルクロック回路と、第２のローカル
クロック回路に接続され、第１の制御信号の反転の検出
を第２のローカルクロック信号に同期させ、第４の出力
信号を生成する第２の同期回路と、第２の同期回路と第
２のクロック回路とに接続され、第２の同期回路による
検出から第２のローカルクロック信号の２サイクル分の
後に第５の出力信号を供給する第３の遅延回路と、第２
のクロック回路と第３の遅延回路の一部とに接続され、
第２の制御信号に応答して第６の出力信号を生成する第
２の論理回路と、第３の遅延回路と第２の論理回路とに
接続され、第４、台５及び第６の出力信号の所定の組合
わせに応答して第３の制御信号を生成する第３の論理回
路とを有し、第１のクロック信号と第２のクロック信号
との間を切り換える回路が提供されることが理解された
であろう。第１及び第３の論理回路に接続されているマ
ルチプレクサは、第２もしくは第３の制御信号に応答し
て第１のクロック信号もしくは第２のクロック信号を選
択する。任意選択的にではあるが、第４の遅延回路を第
２の同期回路と第３の遅延回路との間と、第２のクロッ
ク回路とに接続して、第２の同期回路による検出から第
２のクロック信号の１位相分の後に第３の出力信号を第
３の論理回路へ供給することができる。
【００２０】図５に、第１のクロック信号と第２のクロ
ック信号との間を動的に切り換えるための本発明の方法
の諸段階の簡易流れ図を示す。詳述すれば、本発明の方
法は先ず、第１のクロック信号から第２のクロック信号
への切り換えの必要性を表す信号の変化を検出する（段
階３０２）。信号のこの変化を検出すると、少なくとも
１つのローカル制御信号が生成される（段階３０４）。
第１のローカル制御信号に基づいて、使用されている方
のクロック信号の選択が取り消される（段階３０６）。
第２のローカル制御信号に応答して他の使用されていな
い方のクロックが選択され（段階３０８）、所定の遅延
の後に、使用されている方のクロック信号から使用され
ていない方のクロック信号へ切り換えられ（段階３１
０）、この所定の遅延は使用されていない方のクロック
信号に基づき、また信号の変化の検出時から測定され
る。以上の説明から、本発明が、第１のクロック信号か
ら第２のクロック信号へ（もしくはその逆に）切り換え
る必要性を表す信号の変化を検出する段階と、この検出
に応答して少なくとも１つのローカル制御信号を生成す
る段階と、第１のローカル制御信号に応答して使用中の
第１のクロック信号の選択を取り消す段階と、第２の制
御信号に応答して第２の（使用されていない方の）クロ
ック信号を使用するために選択する段階と、第２のクロ
ック信号と制御信号の変化の検出とに基づいて所定の遅
延の後に使用されていない方の（第２の）クロック信号
へ切り換える段階とによって、第１のクロック信号と第
２のクロック信号との間を切り換える方法を提供するこ
とが理解されたであろう。
ック信号との間を動的に切り換えるための本発明の方法
の諸段階の簡易流れ図を示す。詳述すれば、本発明の方
法は先ず、第１のクロック信号から第２のクロック信号
への切り換えの必要性を表す信号の変化を検出する（段
階３０２）。信号のこの変化を検出すると、少なくとも
１つのローカル制御信号が生成される（段階３０４）。
第１のローカル制御信号に基づいて、使用されている方
のクロック信号の選択が取り消される（段階３０６）。
第２のローカル制御信号に応答して他の使用されていな
い方のクロックが選択され（段階３０８）、所定の遅延
の後に、使用されている方のクロック信号から使用され
ていない方のクロック信号へ切り換えられ（段階３１
０）、この所定の遅延は使用されていない方のクロック
信号に基づき、また信号の変化の検出時から測定され
る。以上の説明から、本発明が、第１のクロック信号か
ら第２のクロック信号へ（もしくはその逆に）切り換え
る必要性を表す信号の変化を検出する段階と、この検出
に応答して少なくとも１つのローカル制御信号を生成す
る段階と、第１のローカル制御信号に応答して使用中の
第１のクロック信号の選択を取り消す段階と、第２の制
御信号に応答して第２の（使用されていない方の）クロ
ック信号を使用するために選択する段階と、第２のクロ
ック信号と制御信号の変化の検出とに基づいて所定の遅
延の後に使用されていない方の（第２の）クロック信号
へ切り換える段階とによって、第１のクロック信号と第
２のクロック信号との間を切り換える方法を提供するこ
とが理解されたであろう。
【００２１】以上の記載に関連して、以下の各項を開示
する。 １． ２つのクロック信号の間を切り換えるための回路
であって、 第１及び第２のローカルクロック回路と、
上記第１及び第２のローカルクロック回路に接続され、
第１の制御信号に応答して第１及び第４の出力をそれぞ
れ生成する第１及び第２の同期回路と、上記第１及び第
２の同期回路と、上記第１及び第２のローカルクロック
回路とに接続され、第２及び第３の出力と、第５の出力
とをそれぞれ生成する第１及び第２の遅延線と、上記第
１の遅延線と、上記第１の同期回路とに接続され、第２
の制御信号を生成する第１の論理回路と、上記第２の同
期回路と、上記第２の遅延線の一部とに接続され、第６
の出力を生成する第２の論理回路と、上記第２の同期回
路と、上記第２の遅延線とに接続され、第３の制御信号
を生成する第３の論理回路とを具備することを特徴とす
る回路。
する。 １． ２つのクロック信号の間を切り換えるための回路
であって、 第１及び第２のローカルクロック回路と、
上記第１及び第２のローカルクロック回路に接続され、
第１の制御信号に応答して第１及び第４の出力をそれぞ
れ生成する第１及び第２の同期回路と、上記第１及び第
２の同期回路と、上記第１及び第２のローカルクロック
回路とに接続され、第２及び第３の出力と、第５の出力
とをそれぞれ生成する第１及び第２の遅延線と、上記第
１の遅延線と、上記第１の同期回路とに接続され、第２
の制御信号を生成する第１の論理回路と、上記第２の同
期回路と、上記第２の遅延線の一部とに接続され、第６
の出力を生成する第２の論理回路と、上記第２の同期回
路と、上記第２の遅延線とに接続され、第３の制御信号
を生成する第３の論理回路とを具備することを特徴とす
る回路。
【００２２】２． 上記第１及び第３の論理回路に接続
され、上記第２及び第３の制御信号に応答して上記２つ
のクロック信号の間を切り換えるマルチプレクサをも備
えている上記１．項に記載の回路。 ３． 上記第１のローカルクロック回路は、上記第１の
クロック信号に基づいて第１のローカルクロック信号を
生成する上記１．項に記載の回路。 ４． 上記第１の同期回路は、上記第１の制御信号の検
出を上記第１のローカルクロック信号に同期させ、第１
の出力信号を生成する上記３．項に記載の回路。 ５． 上記第１の遅延線は、上記第１の同期回路と、上
記第１のローカルクロック回路とに接続され、上記第１
の制御信号の検出から第１の所定の遅延の後に第２の出
力信号を供給する第１の遅延回路を備えている上記４．
項に記載の回路。
され、上記第２及び第３の制御信号に応答して上記２つ
のクロック信号の間を切り換えるマルチプレクサをも備
えている上記１．項に記載の回路。 ３． 上記第１のローカルクロック回路は、上記第１の
クロック信号に基づいて第１のローカルクロック信号を
生成する上記１．項に記載の回路。 ４． 上記第１の同期回路は、上記第１の制御信号の検
出を上記第１のローカルクロック信号に同期させ、第１
の出力信号を生成する上記３．項に記載の回路。 ５． 上記第１の遅延線は、上記第１の同期回路と、上
記第１のローカルクロック回路とに接続され、上記第１
の制御信号の検出から第１の所定の遅延の後に第２の出
力信号を供給する第１の遅延回路を備えている上記４．
項に記載の回路。
【００２３】６． 上記第１の遅延回路は、上記第１の
遅延回路と、上記第１のローカルクロック回路とに接続
され、上記第１のクロック信号が先に使用されていない
ことを検出した後に第３の出力信号を供給する第２の遅
延回路をも備えている上記５．項に記載の回路。 ７． 上記第１の論理回路は、上記第１及び第２の遅延
回路と、上記第１の同期回路とに接続され、上記第１、
第２及び第３の出力信号の所定の組合わせに応答して第
２の制御信号を生成する上記６．項に記載の回路。 ８． 上記第２のローカルクロック回路は、上記第２の
クロック信号に基づいて第２のローカルクロック信号を
生成する上記７．項に記載の回路。 ９． 上記第２の同期回路は、上記第１の制御信号の反
転の検出を上記第２のローカルクロック信号に同期さ
せ、第４の出力信号を生成する 上記８．項に記載の回路。
遅延回路と、上記第１のローカルクロック回路とに接続
され、上記第１のクロック信号が先に使用されていない
ことを検出した後に第３の出力信号を供給する第２の遅
延回路をも備えている上記５．項に記載の回路。 ７． 上記第１の論理回路は、上記第１及び第２の遅延
回路と、上記第１の同期回路とに接続され、上記第１、
第２及び第３の出力信号の所定の組合わせに応答して第
２の制御信号を生成する上記６．項に記載の回路。 ８． 上記第２のローカルクロック回路は、上記第２の
クロック信号に基づいて第２のローカルクロック信号を
生成する上記７．項に記載の回路。 ９． 上記第２の同期回路は、上記第１の制御信号の反
転の検出を上記第２のローカルクロック信号に同期さ
せ、第４の出力信号を生成する 上記８．項に記載の回路。
【００２４】１０． 上記第２の遅延線は、上記第２の
同期回路と、上記第２のローカルクロック回路とに接続
され、上記第１の制御信号の上記反転の検出から第２の
所定の遅延の後に第４の出力信号を供給する第３の遅延
回路を備えている上記９．項に記載の回路。 １１． 上記第２の論理回路は、上記第２のローカルク
ロック回路と、上記第３の遅延回路の一部とに接続さ
れ、上記第２の制御信号に応答して上記第６の出力信号
を生成する上記１０．項に記載の回路。 １２． 上記第３の論理回路は、上記第３の遅延回路
と、上記第２の論理回路とに接続され、上記第４、第５
及び第６の出力信号の所定の組合わせに応答して第３の
制御信号を生成する上記１１．項に記載の回路。 １３． 上記第１及び第３の論理回路に接続され、上記
第２もしくは第３の制御信号に応答して上記第１もしく
は第２のクロック信号を選択するマルチプレクサをも備
えている上記１２．項に記載の回路。
同期回路と、上記第２のローカルクロック回路とに接続
され、上記第１の制御信号の上記反転の検出から第２の
所定の遅延の後に第４の出力信号を供給する第３の遅延
回路を備えている上記９．項に記載の回路。 １１． 上記第２の論理回路は、上記第２のローカルク
ロック回路と、上記第３の遅延回路の一部とに接続さ
れ、上記第２の制御信号に応答して上記第６の出力信号
を生成する上記１０．項に記載の回路。 １２． 上記第３の論理回路は、上記第３の遅延回路
と、上記第２の論理回路とに接続され、上記第４、第５
及び第６の出力信号の所定の組合わせに応答して第３の
制御信号を生成する上記１１．項に記載の回路。 １３． 上記第１及び第３の論理回路に接続され、上記
第２もしくは第３の制御信号に応答して上記第１もしく
は第２のクロック信号を選択するマルチプレクサをも備
えている上記１２．項に記載の回路。
【００２５】１４． 上記第２の同期回路と上記第３の
遅延回路との間に接続され、上記第４の出力信号を生成
する第４の遅延回路をも備えている上記１２．項に記載
の回路。 １５． 上記第４の遅延回路は、上記第２のローカルク
ロック信号の１位相分の遅延を有している上記１４．項
に記載の回路。 １６． 上記第２の制御信号は、上記第２の遅延線の上
記部分をクリアする上記１．項に記載の回路。 １７． 第１のローカルクロック回路２０２と、上記第
１のクロック回路２０２に接続されている第１の同期回
路２００と、上記第１の同期回路２００と上記第１のク
ロック回路２０２とに接続されている第１の遅延回路２
０６ａ−ｄと、上記第１の遅延回路２０６ａ−ｄと上記
第１のクロック回路２０２に接続されている第２の遅延
回路２０６ｅ、２１０と、上記第１の遅延回路２０６ａ
−ｄと上記第２の遅延回路２０６ｅ、２１０と上記第１
の同期回路２００とに接続されている第１の論理回路２
２０と、第２のローカルクロック回路１０２と、上記第
２のローカルクロック回路１０２に接続されている第２
の同期回路と、上記第２の同期回路と上記第２のクロッ
ク回路とに接続されている第３の遅延回路と、上記第２
のクロック回路と上記第３の遅延回路の一部とに接続さ
れている第２の論理回路と、上記第３の遅延回路と上記
第２のクロック回路とに接続されている第３の論理回路
と、上記第１の論理回路２２０と上記第３の論理回路と
に接続されているマルチプレクサ１６とを有し、第１の
クロック信号と第２のクロック信号との間を切り換える
回路が提供される。本発明の方法は、第１のクロック信
号から第２のクロック信号へ（もしくはその逆に）切り
換える必要性を表す信号の変化を検出し、上記検出に応
答して少なくとも１つのローカル制御信号を生成し、第
１のローカル制御信号に応答して使用中の（使用されて
いる方の）第１のクロック信号の選択を取り消し、第２
の制御信号に応答して第２のクロック信号を使用するた
めに選択し、第２のクロック信号と制御信号の変化の検
出とに基づいて所定の遅延の後に使用されていない方の
（第２の）クロック信号へ切り換えることによって、第
１のクロック信号と第２のクロック信号との間を切り換
える。
遅延回路との間に接続され、上記第４の出力信号を生成
する第４の遅延回路をも備えている上記１２．項に記載
の回路。 １５． 上記第４の遅延回路は、上記第２のローカルク
ロック信号の１位相分の遅延を有している上記１４．項
に記載の回路。 １６． 上記第２の制御信号は、上記第２の遅延線の上
記部分をクリアする上記１．項に記載の回路。 １７． 第１のローカルクロック回路２０２と、上記第
１のクロック回路２０２に接続されている第１の同期回
路２００と、上記第１の同期回路２００と上記第１のク
ロック回路２０２とに接続されている第１の遅延回路２
０６ａ−ｄと、上記第１の遅延回路２０６ａ−ｄと上記
第１のクロック回路２０２に接続されている第２の遅延
回路２０６ｅ、２１０と、上記第１の遅延回路２０６ａ
−ｄと上記第２の遅延回路２０６ｅ、２１０と上記第１
の同期回路２００とに接続されている第１の論理回路２
２０と、第２のローカルクロック回路１０２と、上記第
２のローカルクロック回路１０２に接続されている第２
の同期回路と、上記第２の同期回路と上記第２のクロッ
ク回路とに接続されている第３の遅延回路と、上記第２
のクロック回路と上記第３の遅延回路の一部とに接続さ
れている第２の論理回路と、上記第３の遅延回路と上記
第２のクロック回路とに接続されている第３の論理回路
と、上記第１の論理回路２２０と上記第３の論理回路と
に接続されているマルチプレクサ１６とを有し、第１の
クロック信号と第２のクロック信号との間を切り換える
回路が提供される。本発明の方法は、第１のクロック信
号から第２のクロック信号へ（もしくはその逆に）切り
換える必要性を表す信号の変化を検出し、上記検出に応
答して少なくとも１つのローカル制御信号を生成し、第
１のローカル制御信号に応答して使用中の（使用されて
いる方の）第１のクロック信号の選択を取り消し、第２
の制御信号に応答して第２のクロック信号を使用するた
めに選択し、第２のクロック信号と制御信号の変化の検
出とに基づいて所定の遅延の後に使用されていない方の
（第２の）クロック信号へ切り換えることによって、第
１のクロック信号と第２のクロック信号との間を切り換
える。
【００２６】当業者ならば、本発明の概念から逸脱する
ことなく上述した技術及び装置に多くの他の変形及び変
更をなし得るであろう。従って、添付図面に示し、以上
に説明した方法及び装置は単なる例示に過ぎず、本発明
の範囲を限定するものではないことを明確に理解された
い。
ことなく上述した技術及び装置に多くの他の変形及び変
更をなし得るであろう。従って、添付図面に示し、以上
に説明した方法及び装置は単なる例示に過ぎず、本発明
の範囲を限定するものではないことを明確に理解された
い。
【図１】本発明の動的クロック切り換え回路の簡易ブロ
ック線図である。
ック線図である。
【図２】図１の外部クロックブロックの簡易ブロック線
図である。
図である。
【図３】図内の外部クロックブロックの簡易ブロック線
図である。
図である。
【図４】図１の回路内の種々の信号の簡易タイミング図
である。
である。
【図５】本発明の方法の主要な諸段階の簡易流れ図であ
る。
る。
【符号の説明】
１０ 動的クロック切り換え回路
１２ 外部クロック回路ブロック
１４ 内部クロック回路ブロック
１６ マルチプレクサ
１９ 外部クロック信号
２１ 内部クロック信号
２３ キャリア検知信号
２６ インバータ
４４ 抵抗性ラッチ
４６ インバータ
４８ 抵抗性インバータ
５０ 出力信号
１００ 同期回路
１０２ ローカルクロック発生器回路
１０４ フィードバック論理回路
１０６、１０８、１１０ 遅延ラッチ
１２０ 論理回路
２００ 同期回路
２０２ ローカルクロック発生器回路
２０６、２１０ 遅延ラッチ
２２０ 論理ブロック
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 7/04
H04L 7/00
H04Q 11/04 304
Claims (4)
- 【請求項１】 第１のクロック信号と第２のクロック信
号との間を切り替えるための装置であり、該第１のクロ
ック信号が第１のディジタル状態と第２のディジタル状
態との間を連続的に振動し、該第２のクロック信号が該
第１のディジタル状態と該第２のディジタル状態との間
を断続的に振動し、該第１及び該第２のクロック信号が
ほぼ同じ周波数を有しかつ非同期である、該装置であっ
て： 前記第１のクロック信号を受信する第１のクロック入
力、前記第２のクロック信号を受信する第２のクロック
入力、第１の制御入力、第２の制御入力、及び出力を有
し、該第１の制御入力における該第１のディジタル状態
を有している信号の受信により該第１のクロック信号を
該出力に接続しかつ該第２の制御入力における該第１の
ディジタル状態を有している信号の受信により該第２の
クロック信号を該出力に接続するマルチプレクサと；前
記第１のクロック信号を受信する第１のクロック入力、
前記第２のクロック信号が振動しているときに前記第２
のディジタル状態を有している第１のアクティブ信号を
受信する第１の制御入力、及び前記マルチプレクサの前
記第１の制御入力に接続された第１の制御出力を有し、 前記制御入力に接続され、当該制御入力において受信さ
れた前記第１のアクティブ信号が前記第２のディジタル
状態から前記第１のディジタル状態に変った後、前記第
１のクロック信号の２つのクロック・サイクルである第
１の所定時間で前記第１のディジタル状態において第１
の遅延信号を発生する第１の遅延回路、 前記第１のクロック入力、前記第１の制御出力及び前記
第１の遅延回路に接続され、前記第１のクロック信号が
前記第１の遅延信号の発生に続いて前記第２のディジタ
ル状態を有するときに前記第１のディジタル状態を有し
ている前記第１の制御出力に第１の制御信号を発生する
第１のクロック・ブロック出力回路、 を含んでいる第１のクロック・ブロックと； 前記第２のクロック信号を受信する第２のクロック入
力、該第２のクロック信号が振動しているときに前記第
１のディジタル状態を有している第２のアクティブ信号
を受信する第２の制御入力、及び前記マルチプレクサの
前記第２の制御入力に接続された第２の制御出力を有
し、 前記第２の制御入力及び前記第２の制御出力に接続さ
れ、前記制御入力で受信した前記第２のアクティブ信号
が前記第２のディジタル状態から前記第１のディジタル
状態に変った後、前記第２のクロック信号の２つのクロ
ック・サイクルである第２の所定時間で前記第１のディ
ジタル状態において前記第２の制御出力に信号を発生す
る第２の遅延回路、 前記第１の制御信号をラッチする前記第１のクロック・
ブロックの前記第１の制御出力に接続されたフィールド
バック論理回路、 前記第２のクロック入力、前記第２の制御出力、前記第
２の遅延回路及び前記フィードバック論理回路に接続さ
れ、 １）前記第２のクロック信号が第２の遅延信号の発生に
続いて前記第２のディジタル状態を有し、かつ ２）前記フィードバック論理回路でラッチされた前記第
１の制御信号が前記第２のディジタル状態を有するとき
に前記第１のディジタル状態を有している前記第２の制
御出力に出力を発生する第２のクロック・ブロック出力
回路を含んでいる第２のクロック・ブロックとを備えて
いることを特徴とする装置。 - 【請求項２】 前記第１の遅延回路は、 前記第１のクロック信号と同位相の第１のイン・フェー
ズ・ローカル・クロック信号及び前記第１のクロック信
号と反対の位相を有している第１のアウト・オブ・フェ
ーズ・ローカル・クロック信号を発生する前記第１のク
ロック入力に接続された第１のローカル・クロック発振
器と、及び前記第１のイン・フェーズ・ローカル・クロ
ック信号及び前記第１のアウト・オブ・フェーズ・ロー
カル・クロック信号によってクロックされたクロック遅
延線を形成する前記第１のローカル・クロック発振器に
接続された複数の遅延ラッチの第１のチェーンとを含む
ことを特徴とする請求項１に記載の装置。 - 【請求項３】 前記第２の遅延回路は、 前記第２のクロック信号と同位相の第２のイン・フェー
ズ・ローカル・クロック信号及び前記第２のクロック信
号と反対の位相を有している第２のアウト・オブ・フェ
ーズ・ローカル・クロック信号を発生する前記第２のク
ロック入力に接続された第２のローカル・クロック発振
器と、及び前記フィードバック論理回路及び前記第２の
ローカル・クロック発振器に接続された複数の遅延ラッ
チの第２のチェーンとを含み、 複数の遅延ラッチの前記第２のチェーンは、前記第２の
イン・フェーズ・ローカル・クロック信号及び前記第２
のアウト・オブ・フェーズ・ローカル・クロック信号に
よってクロックされたクロック遅延線を形成し、複数の
遅延ラッチの前記第２のチェーンの各ラッチは、前記フ
ィードバック論理回路でラッチされた前記第１の制御信
号が前記第１のディジタル状態を有するときに所定の状
態にクリアされることを特徴とする請求項１に記載の装
置。 - 【請求項４】 前記第１のクロック・ブロックは、 前記第１の遅延信号が前記第２のディジタル状態から前
記第１のディジタル状態に変った後、第３の所定の時間
で前記第１のディジタル状態において第３の遅延信号を
発生する前記第１の遅延回路に接続された第３の遅延回
路を更に含み、 前記第１のクロック・ブロック出力回路は、前記第３の
遅延回路に更に接続され、該第１のクロック・ブロック
出力回路は、前記第２のディジタル状態を有している前
記第１のアクティブ信号に続いて前記第３の遅延信号を
受信した後でのみ前記第２のディジタル状態を有してい
る前記第１の制御出力に前記第１の制御信号を発生する
ことを特徴とする請求項１に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/061,602 US5517638A (en) | 1993-05-13 | 1993-05-13 | Dynamic clock switching circuitry and method |
| US08/061602 | 1993-05-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07147573A JPH07147573A (ja) | 1995-06-06 |
| JP3524577B2 true JP3524577B2 (ja) | 2004-05-10 |
Family
ID=22036861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09876994A Expired - Fee Related JP3524577B2 (ja) | 1993-05-13 | 1994-05-12 | 動的クロック切り換え回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5517638A (ja) |
| JP (1) | JP3524577B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689643A (en) * | 1994-12-09 | 1997-11-18 | O'hanlan; Thomas B. | Communication device for transmitting asynchronous formatted data synchronously |
| JPH1091270A (ja) * | 1996-09-13 | 1998-04-10 | Sanyo Electric Co Ltd | クロック制御方法およびその方法を用いた集積回路素子 |
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