KR100296912B1 - 반도체 장치의 파이프 카운터 신호 발생 장치 - Google Patents

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Abstract

본 발명은 하나의 클록 주기에 다수의 데이터를 출력할 수 있는 반도체 메모리 장치의 데이터 출력 경로를 제어하기 위하여, 외부의 클록에 동기되어 동작하는 반도체 메모리 장치에 있어서, 상기 외부 클록의 상승 에지 또는 하강 에지에 각각 동기된 복수의 클록 신호에 응답하여 상기 상승 에지 또는 하강 에지에 동기된 파이프 카운터 제어 신호를 생성하기 위한 파이프 카운터 제어기; 상기 파이프 카운터 제어 신호에 응답하여 복수의 카운터 활성화 신호를 생성하되, 상기 파이프 카운터 제어 신호의 한 주기 동안 상기 복수의 카운터 활성화 신호 중의 하나만이 활성화되도록 하기 위한 파이프 카운터 활성화 유닛; 및 상기 복수의 카운터 활성화 신호 중의 어느 하나를 수신하여 상기 외부 클록의 상승 에지 또는 하강 에지에 각각 동기되는 제 1 및 제 2 파이프 카운터 신호를 생성하되, 상기 수신된 카운터 활성화 신호의 한 주기 동안 상기 제 1 및 제 2 파이프 카운터 신호가 서로 동시에 활성화되지 않도록 하기 위한 파이프 카운터 신호 구동기를 포함하는 파이프 카운터를 제공한다.

Description

반도체 장치의 파이프 카운터 신호 발생 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 한 클록 주기 내에 다수의 데이터를 입출력할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 그 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔으며, 특히 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory ; 이하, "DRAM") 중에는 그 동작 속도를 향상시키기 위하여 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 싱크로너스(Synchronous) DRAM(이하, "SDRAM")이 등장하기에 이르렀다. 통상적인 SDRAM 중의 하나는, 그에 입력되는 클록의 상승 에지(rising edge)에 동기시켜 하나의 데이터 핀에서는 상기 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하게 된다. 상기한 바와 같이 한 클록 주기에 하나의 데이터를 처리하는 방식을 단일 데이터 레이트(single data rate ; 이하, "SDR")라 한다.
상기한 바와 같은 SDR 방식의 SDRAM에서는 그 동작 속도를 증가시키기 위하여 외부의 클록 속도를 증가시켜야만 한다. 그러나, 이렇게 외부의 클록 속도를 증가시키면, 메모리 장치뿐만 아니라 시스템에서 상기 클록을 사용하는 다른 모든 장치들의 동작 속도도 그에 따라 증가되어야 하므로, 많은 문제점이 야기될 수 있다.
그리하여, 하나의 클록 주기에 두 개의 데이터를 처리하는 방식(double data rate ; 이하, "DDR")이 제안되었다. 즉, 상기 DDR SDRAM의 각 데이터 핀에서는, 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력될 수 있다. 따라서, 클록의 주파수를 증가시키지 않더라도 종래의 SDR SDRAM에 비하여 최소한 두 배 이상의 동작 속도와 대역폭(bandwidth)을 달성할 수 있게 된다. 그러나, 현재의 클록 주파수는 약 100MHz 이상이 되어 그 주기는 길어야 10nsec임에 비추어, 종래의 SDR SDRAM의 구조로는 이러한 시간 내에 두 개 이상의 데이터를 연속적으로 처리하는 것이 불가능하다.
도 1을 참조하여 상기의 문제점을 해결하기 위한 통상적인 DDR DRAM의 읽기 동작을 설명한다. 도 1은 3개의 파이프라인에 각각 2개의 데이터를 프리페치하기 위한 DDR SDRAM의 개념적 블록도이다. 먼저, 외부 클록에 동기되어 동작하면서도 상호 독립적으로 억세스되는 제 1 및 제 2 메모리 셀 어레이 블록(101 및 102)으로부터 한 쌍(즉, 2개)의 데이터(even_data 및 odd_data)를 독출하여 프리페치(prefetch)한다. 그 다음에, 내부 억세스 시간(소위 tAA시간)보다 짧은 클록 주기 내에 다수의 데이터가 출력되어야 하므로, 상기 프리페치된 2개의 데이터를 예컨대 3개의 파이프라인(pipeline)으로 형성된 파이프라인 래치(pipeline latch)(104a, 104b 및 104c) 중의 하나에 저장한다. 상기 파이프라인 래치(104a, 104b 및 104c)는 제 1 및 제 2 래치, 즉 한 쌍의 래치로 구성되어 프리페치된 2개의 데이터를 동시에 저장한다. 상기 외부 클록의 그 다음 주기에 상기의 동작을 반복하여 또 다른 2개의 데이터를 상기 파이프라인 래치(pipeline latch)(104a, 104b 및 104c) 중의 다른 한 쌍에 저장한다. 이 단계는 외부에서 프로그램할 수 있는 카스 잠복기(CAS Latency ; 이하 "CL"이라 함)의 개수에 따라 반복 수행되며, 상기 파이프라인의 개수도 상기 CL에 의하여 정해진다.
상기 모든 파이프라인 래치(104a, 104b 및 104c)에 데이터가 프리페치된 다음, 상기 외부의 클록 주파수의 상승 에지와 하강 에지에 동기된 제 1 및 제 2 파이프 카운터 신호 pcnt_even 및 pcnt_odd로 상기 파이프라인 래치(104a, 104b 및 104c)를 제어하여 데이터를 출력시키면, 원하는 DDR 방식 동작을 달성할 수 있다.
위와 같은 동작을 위하여, DDR SDRAM에는 상기 파이프라인 래치(104a, 104b 및 104c)를 제어하기 위한 제어 신호가 필요한데, 이 제어 신호를 파이프 카운터 신호(pipeline counter signal) pcnt_even 및 pcnt_odd라 하며, 상기 파이프 카운터 신호를 생성하는 장치를 파이프 카운터(pipe counter)(100)라 한다. 본 발명은 상기의 파이프 카운터(100)에 관한 것이다.
따라서, 본 발명의 목적은 하나의 클록 주기에 다수의 데이터를 출력할 수 있는 반도체 메모리 장치의 데이터 출력 경로를 제어하기 위한 파이프 카운터를 제공하는 것이다.
도 1은 DDR SDRAM의 개념적 블록도.
도 2는 본 발명의 파이프 카운터의 개념적 블록도.
도 3은 파이프 카운터 제어기의 상세 회로도.
도 4는 파이프 카운터 활성화 유닛의 상세 회로도.
도 5는 파이프 카운터 신호 구동기의 상세 회로도.
도 6은 클록 선택 유닛의 상세 회로도.
도 7은 우선 순위 제어 신호 래치 유닛의 상세 회로도.
도 8은 파이프 카운터 신호 출력 유닛의 상세 회로도.
도 9는 본 발명의 파이프 카운터의 동작 파형도.
* 도면의 주요 부분의 부호의 설명
101, 102 : 메모리 셀 어레이 블록 104 : 파이프라인 래치
100 : 파이프 카운터 202 : 파이프 카운터 제어기
204 : 파이프 카운터 활성화 유닛 206 :파이프 카운터 신호 구동기
502 : 클록 선택 유닛 504 : 우선 순위 제어 신호 래치 유닛
506 : 파이프 카운터 신호 출력 유닛
상기의 목적을 달성하기 위하여, 본 발명은 외부의 클록에 동기되어 동작하는 반도체 메모리 장치에 있어서, 상기 외부 클록의 상승 에지 또는 하강 에지에 각각 동기된 복수의 클록 신호에 응답하여 상기 상승 에지 또는 하강 에지에 동기된 파이프 카운터 제어 신호를 생성하기 위한 파이프 카운터 제어기; 상기 파이프 카운터 제어 신호에 응답하여 복수의 카운터 활성화 신호를 생성하되, 상기 파이프 카운터 제어 신호의 한 주기 동안 상기 복수의 카운터 활성화 신호 중의 하나만이 활성화되도록 하기 위한 파이프 카운터 활성화 유닛; 및 상기 복수의 카운터 활성화 신호 중의 어느 하나를 수신하여 상기 외부 클록의 상승 에지 또는 하강 에지에 각각 동기되는 제 1 및 제 2 파이프 카운터 신호를 생성하되, 상기 수신된 카운터 활성화 신호의 한 주기 동안 상기 제 1 및 제 2 파이프 카운터 신호가 서로 동시에 활성화되지 않도록 하기 위한 파이프 카운터 신호 구동기를 포함하는 파이프 카운터를 제공한다.
다시, 도 1을 참조하면, 상기 파이프 카운터(100)는, 상기 제 1 및 제 2 메모리 셀 어레이 블록(101 및 102)으로부터 독출된 두 개의 데이터 중에서 어느 것을 먼저 출력할 것인가를 결정하기 위한 데이터 우선 순위 제어 신호(read시의 start odd, start even signal ; 이하 "soseb_read")와, 그 외 다수의 제어 신호 cl2, outen, rst_pcnt_b와, 외부 클록을 이용하여 생성된 내부 클록 rclk_dll 및 fclk_dll 등을 수신한다.
상기 제어 신호들(soseb_read, cl2, outen, rst_pcnt_b) 및 내부 클록(rclk_dll 및 fclk_dll) 등을 생성하는 장치들은 본 발명의 기술 분야의 통상의 지식을 가진 자에게 용이하게 이해될 수 있는 것들이며, 본 발명과 관련은 있으나 그 권리범위에 직접 영향을 미치는 것은 아니므로 그 상세한 설명을 생략한다. 그러나, 본 명세서의 이해를 위하여 반드시 필요한 경우에는 후술하는 바와 같이 그 설명을 상세히 기술하였다.
이하, 도 2 내지 도 9를 참조하여 본 발명의 파이프 카운터(100)를 상세히 설명한다. 이해와 설명의 편의를 위하여, 도 1에 도시된 바와 같이 2개의 데이터를 프리페치하여 3개의 파이프라인으로 나누어 처리하는 DDR SDRAM을 예로 들어 설명하기로 한다. 또한, 본 발명에서 사용되는 even이나 odd와 같은 용어는 동일한 특성을 갖는 복수의 장치나 신호를 구분하기 위한 것일 뿐이며, 짝수 또는 홀수의 의미를 갖는 것을 나타내기 위하여 사용한 것이 아님을 주의하여야 한다.
도 2는 본 발명의 파이프 카운터의 개념적 블록도이다. 도시된 바와 같이, 상기 본 발명의 파이프 카운터(100)는 파이프 카운터 제어기(202), 파이프 카운터 활성화 유닛(204) 및 파이프 카운터 신호 구동기(206a, 206b 및 206c)를 포함한다. 이하에 첨부된 도면을 참조하여, 상기 각 장치들의 구성 및 상호 관계와 그 동작을 살펴본다.
도 3을 참조하면, 도 3은 상기 파이프 카운터 제어기(202)의 상세 회로도이다. 도시된 바와 같이, 상기 파이프 카운터 제어기(202)는, 상기 외부 클록의 상승 에지에 동기된 펄스를 갖는 상승 에지 클록 rclk_dll 및 상기 외부 클록의 하강 에지에 동기된 펄스를 갖는 하강 에지 클록 fclk_dll과, 프리페치된 두 개의 데이터 중 먼저 처리될 것을 결정하기 위한 제어 신호 cl2와, 그 외에 상기 파이프 카운터 제어기(202)를 활성화하기 위한 출력 인에이블 신호 outen을 수신한다. 상기 파이프 카운터 제어기(202)는, 상기의 신호들에 응답하여, 상기 출력 인에이블 신호 outen이 활성화된 동안(즉, 로직 하이(High)인 동안) 상기 cl2 신호에 따라 상기 상승 에지 클록 rclk_dll이나 하강 에지 클록 fclk_dll 중의 한 신호를 선택하여 그 위상을 반전시킨 파이프 카운터 제어 신호 pcntinc를 출력한다. 즉, 상기 출력 인에이블 신호 outen이 하이인 동안, 상기 cl2 신호가 하이이면 상기 상승 에지 클록 rclk_dll을 선택하고 그 위상을 반전시켜 이를 파이프 카운터 제어 신호 pcntinc로서 출력하고, 상기 cl2 신호가 로우이면 상기 하강 에지 클록 fclk_dll을 선택하고 그 위상을 반전시켜 이를 파이프 카운터 제어 신호 pcntinc로서 출력한다.
다음으로, 도 4를 참조하면, 도 4는 상기 파이프 카운터 활성화 유닛(204)의 상세 회로도이다. 도시된 바와 같이, 상기 파이프 카운터 활성화 유닛(204)은, 이진 계수기(402)와, 보조 래치(404) 및 출력단(406a, 406b 및 406c)을 포함한다. 상기 이진 계수기는 래치(latch) 및 전달 게이트(transmission gate)를 포함하는 계수단을 홀수개 포함하는데, 상기 래치는 모두 리셋 신호 rst_pcnt_b에 의하여 초기화되며, 상기 전달 게이트는 모두 상기 파이프 카운터 제어 신호 pcntinc에 의하여 온, 오프된다. 또한, 상기 보조 래치(404)는 상기 이진 계수기(402)의 최종 계수단으로의 입력에 병렬로 접속되어 최종 계수단으로의 입력과 동일한 입력을 수신하여 래치하는데, 역시 상기 리셋 신호 rst_pcnt_b에 의하여 초기화되며, 그에 포함된 전달 게이트도 상기 파이프 카운터 제어 신호 pcntinc에 의하여 온, 오프된다. 마지막으로, 상기 출력단(204)는 상기 리셋 신호 rst_pcnt_b에 의하여 초기화되었다가, 상기 이진 계수기(402)의 최종 계수단을 제외한 각 계수단의 출력과, 상기 보조 래치(404)의 출력을 출력한다.
상기 파이프 카운터 활성화 유닛(204)의 동작을 상세히 설명하면 다음과 같다. 즉, 상기 파이프 카운터 제어기(202)(도 3 참조)로부터의 파이프 카운터 제어 신호 pcntinc와, 상기 파이프 카운터 활성화 유닛(204)을 초기화하기 위한 리셋 신호 rst_pcnt_b를 수신하여, 상기 리셋 신호 rst_pcnt_b가 로우(Low)인 동안에는 상기 출력단(406)의 출력 en<0:2>은 모두 로우이다. 또한, 상기 리셋 신호 rst_pcnt_b가 로우인 동안에 상기 계수기(402)의 마지막 단에는 하이가 래치되어 이후의 동작을 위하여 대기한다.
이어서, 상기 리셋 신호 rst_pcnt_b가 하이(High)인 동안에 상기 파이프 카운터 제어 신호 pcntinc가 입력되면, 상기 pcntinc 신호의 첫 번째 주기에서 상기 이진 계수기(402)의 마지막 계수단에 래치되었던 하이 신호가 첫 번째 계수단을 전달되고, 상기 제 1 출력단(406a)을 통해 제 1 카운터 활성화 신호 en<0>를 하이로 전이시킨다. 그러나, 상기 pcntinc 신호의 첫 번째 주기 중에는 상기 계수기(402)의 나머지 계수단에 아직 하이 신호가 전달되지 않았으므로, 나머지 카운터 활성화 신호 en<1> 및 en<2>는 여전히 로우로 유지된다.
그 다음에, 상기 pcntinc 신호의 두 번째 펄스가 입력되면, 상기 계수기(402)의 두 번째 계수단으로 상기 첫 번째 계수단의 하이 신호가 전달되고, 상기 제 2 출력단(406b)에서 이를 하이 신호로 출력하여 상기 제 2 카운터 활성화 신호 en<1>가 하이로 되며, 첫 번째 계수단 및 세 번째 계수단과, 상기 보조 래치(404)에는 각 그 이전 계수단의 로우 신호가 래치되어 나머지 카운터 활성화 신호 en<0> 및 en<2>는 로우로 된다.
상기한 바와 같이, 본 발명의 파이프 카운터 활성화 유닛(204)은 이진 계수기(402)와 보조 래치(404)를 이용하여, 상기 파이프 카운터 제어 신호 pcntinc의 한 주기 동안 하나의 카운터 활성화 신호 en만이 하이를 출력하도록 하며, 이하에 설명하는 바와 같이 상기 카운터 활성화 신호 en에 의하여 파이프 카운터 신호 구동기(206a, 206b 및 206c)가 제어되도록 한다.
이제, 도 5를 참조하면, 도 5는 파이프 카운터 신호 구동기(206a, 206b 또는 206c)의 상세 회로도이다. 상기 파이프 카운터 신호 구동기(206a, 206b 및 206c)는 모두 동일한 회로 구성을 갖는다. 도시된 바와 같이, 상기 파이프 카운터 신호 구동기(206a, 206b 또는 206c)는 클록 선택 유닛(502), 우선 순위 제어 신호 래치 유닛(504) 및 파이프 카운터 신호 출력 유닛(506a 및 506b)을 포함한다. 도 6 내지 도 8을 참조하여, 상기 유닛들을 설명한다.
도 6을 참조하면, 상기 클록 선택 유닛(502)의 상세 회로도이다. 상기 클록 선택 유닛(502)은 상기 우선 순위 제어 신호 soseb_read와 상기 제어 신호 cl2에 따라 상기 상승 에지 클록 rclk_dll 또는 하강 에지 클록 fclk_dll을 선택하여 제 1 클록 eclk 또는 제 2 클록 oclk으로 출력한다. 즉, 상기 soseb_read와 상기 cl2가 동일한 로직 레벨(즉, 모두 하이 또는 모두 로우)인 경우에는 상기 상승 에지 클록 rclk_dll이 제 1 클록 eclk로, 상기 하강 에지 클록 fclk_dll이 제 2 클록 oclk로 선택되어 출력된다. 한편, 상기 soseb_read와 상기 cl2가 서로 다른 로직 레벨(즉, 어느 하나가 하이이고 다른 하나가 로우)인 경우에는 상기 하강 에지 클록 fclk_dll이 제 1 클록 eclk로, 상기 상승 에지 클록 rclk_dll이 제 2 클록 oclk로 선택되어 출력된다.
이러한 기능을 하는 상기 클록 선택 유닛(502)이 필요한 이유는, 상기 세 쌍의 파이프라인 래치(104a, 104b 또는 104c) 중의 한 쌍을 구성하는 두 개의 래치 중에서 먼저 동작하여야 할 래치를 외부 클록의 상승 또는 하강 에지에 동기시키기 위한 것이다.
다음으로, 도 7을 참조하면, 도 7은 상기 우선 순위 제어 신호 래치 유닛(504)의 상세 회로도이다. 상기 우선 순위 제어 신호 래치 유닛(504)은, 상기 카운터 활성화 신호 en을 수신하여 소정 시간 동안 지연시키고 펄스 형태로 변형시킨 신호 enr_p를 출력하며, 한편으로 상기 en 신호가 입력될 때에 상기 soseb_read 신호를 래치한 신호인 soseb 신호를 출력하여 후술하는 바와 같이 파이프 카운터 신호 출력 유닛(506a 및 506b)의 동작을 제어하도록 한다.
다음으로, 도 8을 참조하면, 상기 파이프 카운터 신호 출력 유닛(506a 또는 506b)의 상세 회로도이다. 상기 제 1 및 제 2 파이프 카운터 신호 출력 유닛(506a 또는 506b)은, 상기 리셋 신호 rst_pcnt_b를 소정 시간 지연시킨 신호 en_pcnt에 의하여 동작이 제어된다. 즉, 상기 en_pcnt가 하이인 동안에, 상기 우선 순위 제어 신호 래치 유닛(504)에 의하여 생성된 enr_p 신호와 soseb 신호가 모두 하이가 되면, 중간의 int_en 노드가 하이로 래치되고, 이때 제 1 클록 eclk가 하이로 활성화되면 제 1 파이프 카운터 신호 pcnt_even이 출력된다.
여기서, 다시 도 5를 참조하면, 상기 제 1 파이프 카운터 신호 출력 유닛(506a)은 상기 우선 순위 제어 신호 래치 유닛(504)으로부터의 soseb 신호를 그대로 수신하지만, 상기 제 2 파이프 카운터 신호 출력 유닛(506b)은 상기 soseb 신호를 반전시킨 신호를 수신한다는 점을 주의하여야 한다. 또한, 상기 파이프 카운터 신호 출력 유닛(506a 또는 506b)은 그 출력이 교차 접속되어 있는데, 이는 상기 두 개의 파이프 카운터 신호 출력 유닛(506a 또는 506b) 중의 어느 하나가 먼저 동작하여 출력을 발생시키면, 그 출력에 의하여 다른 하나의 파이프 카운터 신호 출력 유닛(506a 또는 506b)이 동작을 개시하도록 하기 위한 것이다.
그리하여, 제 1 클록 eclk 또는 제 2 클록 oclk 중의 어느 하나가 하이로 활성화될 때 출력을 발생하게 된다. 그리하여, 외부 클록의 한 주기 중의 처음 반 주기 동안에 한 쌍의 파이프 카운터 신호 출력 유닛(506a 또는 506b) 중의 어느 하나가 출력을 발생시키면, 나머지 반 주기 동안에 다른 하나가 출력을 발생시킬 수 있게 된다.
도 9는 본 발명의 파이프 카운터(100)의 동작 파형도이다. 도시된 바와 같이, 상기 outen 신호가 하이인 동안에 상기 파이프 카운터 제어 신호 pcntinc가 발생된다. 상기한 바와 같이, 상기 파이프 카운터 제어 신호 pcntinc는 상기 제어 신호 cl2에 따라 상승 에지 클록 rclk_dll 또는 하강 에지 클록 fclk_dll 중에서 선택되어 위상이 반전된 신호이다.
한편, 로우 레벨의 리셋 신호 rst_pcnt_b가 입력됨에 따라, 상기 파이프 카운터 활성화 유닛(204)은 리셋되어 그 출력인 카운터 활성화 신호 en<0:2>는 모두 로우가 된다. 이때, 상기 파이프 카운터 제어 신호 pcntinc가 입력되어 상기 pcntinc 신호가 로우로 될 때마다 순차적으로 en<0>, en<1> 및 en<2> 신호가 하이로 된다. 상기 en<0:2> 신호가 하이로 유지되는 기간은 상기 외부 클록의 한 주기와 같은데, 상기 파이프 카운터 신호 구동기(206)는 상기 en<0:2> 신호를 수신하여, 상기 en<0:2> 신호가 하이인 동안에 한 쌍의 파이프 카운터 신호 pcnt_even 및 pcnt_odd를 출력한다. 상기 한 쌍의 파이프 카운터 신호 pcnt_even 및 pcnt_odd의 순서는 상기한 바와 같이 soseb_read 신호와 cl2 신호가 결정한다.
본 발명에 의하면, 하나의 외부 클록 주기 동안에 복수개의 데이터를 출력할 수 있는 DDR SDRAM의 데이터 출력 경로를 제어하기 위한 파이프 카운터를 제공함으로써, 클록 주파수의 증가 없이 동작 속도를 증가시킬 수 있으며, 또한 반도체 메모리 장치의 대역폭(bandwidth)도 증가시킬 수 있다.
본 발명의 바람직한 실시예에 관하여 기술하였으나, 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 그 변형과 수정이 가능할 것이다. 따라서, 이하의 특허청구범위는 상기의 바람직한 실시예와 본 발명의 기술 사상의 범위에 속하는 모든 변형과 수정을 포함하는 것으로 해석되어야 한다.

Claims (4)

  1. 외부의 클록에 동기되어 동작하는 반도체 메모리 장치에 있어서,
    상기 외부 클록의 상승 에지 또는 하강 에지에 각각 동기된 복수의 클록 신호에 응답하여 상기 상승 에지 또는 하강 에지에 동기된 파이프 카운터 제어 신호를 생성하기 위한 파이프 카운터 제어기;
    상기 파이프 카운터 제어 신호에 응답하여 복수의 카운터 활성화 신호를 생성하되, 상기 파이프 카운터 제어 신호의 한 주기 동안 상기 복수의 카운터 활성화 신호 중의 하나만이 활성화되도록 하기 위한 파이프 카운터 활성화 유닛; 및
    상기 복수의 카운터 활성화 신호 중의 어느 하나를 수신하여 상기 외부 클록의 상승 에지 또는 하강 에지에 각각 동기되는 제 1 및 제 2 파이프 카운터 신호를 생성하되, 상기 수신된 카운터 활성화 신호의 한 주기 동안 상기 제 1 및 제 2 파이프 카운터 신호가 서로 동시에 활성화되지 않도록 하기 위한 파이프 카운터 신호 구동기
    를 포함하는 파이프 카운터.
  2. 제 1 항에 있어서,
    상기 파이프 카운터 제어기는,
    상기 외부 클록의 상승 에지 또는 하강 에지에 각각 동기된 복수의 클록 신호 중의 한 신호를 선택하고 그 위상을 반전시켜 상기 파이프 카운터 제어 신호로서 생성하는
    파이프 카운터.
  3. 제 1 항에 있어서,
    상기 파이프 카운터 활성화 유닛은,
    래치 및 전달 게이트를 포함하는 계수단을 홀수개 포함하되, 상기 이진 계수기의 최종 계수단은 초기에 하이로 리셋되며, 상기 파이프 카운터 제어 신호가 활성화될 때마다 상기 최종 계수단의 하이 신호가 최초 계수단으로부터 최종 계수단으로 한 단계씩 차례로 전달되는 이진 계수기;
    상기 이진 계수기의 최종 계수단으로의 입력에 병렬로 접속되어 최종 계수단으로의 입력과 동일한 입력을 수신하여 래치하는 보조 래치; 및
    상기 이진 계수기의 최종 계수단을 제외한 각 계수단의 출력과, 상기 보조 래치의 출력을 출력하기 위한 출력단
    을 포함하는 파이프 카운터.
  4. 제 1 항에 있어서,
    상기 파이프 카운터 신호 구동기는,
    상기 외부 클록의 상승 에지 또는 하강 에지에 각각 동기된 복수의 클록 신호 중의 하나를 선택하여 제 1 클록 또는 제 2 클록 출력하기 위한 클록 선택 유닛;
    상기 카운터 활성화 신호를 수신하여 소정 시간 동안 지연시키고 펄스 형태로 변형시킨 신호를 출력하며, 한편으로 상기 카운터 활성화 신호가 입력될 때에 외부에서 입력되는 우선 순위 제어 신호를 래치한 신호를 출력하기 위한 우선 순위 제어 신호 래치 유닛; 및
    상기 우선 순위 제어 신호 래치 유닛에 의하여 생성된 신호에 응답하여, 상기 제 1 클록 또는 제 2 클록 중의 어느 하나가 활성화될 때 파이프 카운터 신호를 발생시키기 위한 파이프 카운터 신호 출력 유닛
    을 포함하는 파이프 카운터.
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