JP3804990B2 - メモリ装置コマンド信号生成器 - Google Patents

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Description

技術分野
本発明はメモリ装置用のコマンド信号生成器に関し、より詳細には、クロック速度の関数として変化し得るメモリ装置コマンドのシーケンスを生成するコマンド信号生成器に関する。
発明の背景
ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）の動作において、特定の機能は予め設定されたシーケンスで生じなければならない。これらの機能は、一般的にコマンド生成器により発せられたそれぞれのコマンド信号に応答して実施される。コマンド信号のタイミングは、一般的にクロック信号のエッジに応答して制御される、もしくはクロック信号のエッジの後の予め設定された時間を生じさせることにより制御される。ＤＲＡＭがコマンドを処理し得る速度は、コマンドに応答して機能を実行するために要する時間により限定される。ほとんどの機能にとって、その機能を実行する最低回数はＤＲＡＭの製造者により特定される。しかし、コマンドは一般的にクロック信号に応答して発せられるため、ＤＲＡＭがその機能を実行しなければならない時間は、クロック速度により制御される。例えば図１Ａに示されるように、メモリ読み出しコマンド１０は従来のメモリコントローラにより発せられ、時間ｔ0においてクロック信号１２と共に登録される。さらに図１Ａに示されるように、読み出し動作を完了するには４つのクロックサイクルを必要とし、これは多くの動作がデータがＤＲＡＭから読み出される前にＤＲＡＭ内で生じなければならないためである。よって、データビット１４は時間ｔ1までデータバス上に存在しない。読み出しコマンド１０を発してから、データビット１４をデータバスに付与することによるコマンドの完了処理までの経過時間は従ってΔｔaである。経過時間はクロック１２の速度を高めることによりデクリメントされ得る。しかし、クロックの速度に関わらず、ＤＲＡＭはその機能を完了するためにある特定の最短時間を要する。その特定の最短時間に対応するクロック速度を越えるようにクロックの速度を高めることは、それらの機能を実行するために要される時間を短くしない。
ＤＲＡＭは最適な速度で動作しているが、クロックがその最高速度、またはそれに近い速度の場合、ＤＲＡＭはより遅いクロック速度に応答して最適な速度よりもかなり遅い速度で作動する。図１Ｂを参照すると、クロック信号２０は図１Ａのクロック１２の半分のみの速度すなわち周波数を有する。ここで再度、読み出しコマンド２２は時間ｔ0においてクロック２０と共に登録され、データビット２４は、４クロックサイクル後にデータバスに付与される。しかし、より遅い速度クロック２０のために、データビット２４はｔ2までデータバスに付与されない。より遅いクロック速度の結果、読み出しコマンド２２の発信と完了コマンド処理との間の経過時間はΔｔbであり、このΔｔbはΔｔaの持続時間の２倍である。よって、クロック信号とコマンド信号の発信との間の固定（fixed）関係を利用することにより、従来のＤＲＡＭは、比較的遅いクロック信号を受信した場合、しばしば最適な速度よりもかなり遅い速度で作動する。
図１Ａおよび１Ｂのタイミング図において、ＤＲＡＭに付与される多数の他の信号が省略されていることは当業者にとって理解される。これらの信号は簡略化のために省略されている。また、コマンド信号１０、２２が、実際には他の信号の組合せを構成することは、当業者には理解され、これら他の信号は通例単なるコマンドとして説明される。これらの信号の正確な特性はＤＲＡＭの特性に依存するが、上述の原理は全てのタイプのＤＲＡＭにも付与することができ、これは非同期式ＤＲＡＭ、同期式ＤＲＡＭ、およびパケット式（paketized）ＤＲＡＭを含む。クロック信号を伴う固定関係によるコマンド信号の発信から生じる問題は、ここでＤＲＡＭを参照として説明されているが、この問題の説明および本発明の好ましい実施形態により提供される解決法はクロック信号に応じたコマンド信号などを発する他の集積回路にもまた適用可能である。
発明の要旨
メモリ装置用のコマンド信号を生成するコマンド生成器は、コマンド信号のシーケンスを生成するシーケンサーを含み、この信号は複数のクロック速度の一つを有し得るクロック信号に応答している。コマンド信号シーケンスのそれぞれは好ましくはそれぞれのクロック速度に対応しており、そしてこのシーケンサーはクロック速度の関数としてシーケンスの一つを選択する。シーケンサーはカウンタおよびデコーダを含み得る。カウンタはクロック信号を受信しクロック信号に応答してインクリメントまたはデクリメントするカウンタ値を提供する。デコーダは複数のコマンド信号シーケンスの一つを生成し、各カウンタ値に対応しているそれぞれのシーケンスにおいてコマンド信号と共に生成する。各コマンド信号シーケンスはそれぞれのクロック速度に対応し、デコーダはクロック速度の関数としてシーケンスの一つを選択する。よって、各コマンド信号とそれぞれのカウンタ値との間の対応関係は、クロック速度の関数となる。また、コマンド生成器はカウンタに結合されたカウンタロード回路を含み得る。カウンタロード回路は、カウンタに初期カウントをロードし、この初期カウントはクロック速度の関数である。そしてカウンタは、クロック信号に応じて初期値からインクリメントまたはデクリメントする。コマンド生成器はまたカウンタイネーブル信号を生成するカウンタイネーブル回路を含み、カウンタがクロック信号に応答してインクリメントまたはデクリメントすることを可能にする。カウンタイネーブル回路はラッチ回路およびカウンタスタート回路を含む。ラッチ回路はスタート信号に応答してカウンタイネーブル信号を生成し、停止信号に応答してカウンタイネーブル信号を終了する。カウンタスタート回路はスタート信号を生成し、クロック信号の所定の部分を検出するクロック検出器、およびクロック検出器に結合された可変遅延イネーブル回路を含む。可変遅延イネーブル回路はスタート信号を生成し、このスタート信号は、フラグ信号を受信してからクロック信号の所定数のサイクルが経過した後に、クロック信号の検出された所定の部分のうちの１つに応答して生成される。コマンド生成器は、任意のタイプのダイナミックランダムアクセスメモリまたはコンピュータシステムの一部であり得る他の回路に用いられ得る。
【図面の簡単な説明】
図１Ａおよび１Ｂは、従来のダイナミックランダムアクセスメモリにおけるクロック信号とコマンドの処理との関係を示すタイミング図である。
図２は、本発明の好ましい実施形態の基本概念を示す表である。
図３は、本発明の好ましい実施形態のブロック図である。
図４は、図３の好ましい実施形態に存在する多様な信号間の関係を示すタイミング図である。
図５は、図３の好ましい実施形態において用いられるシフトレジスタに付与され、かつシフトレジスタから出力される信号を示すタイミング図である。
図６は、図３の好ましい実施形態において用いられるカウンタスタート論理の論理図である。
図７は、図６のカウンタスタート論理に存在する多様な信号を示すタイミング図である。
図８は、図３の好ましい実施形態において用いられるカウンタ制御回路の論理回路図である。
図９は、図３の好ましい実施形態において用いられるデコーダ回路部を示す論理図である。
図１０は、図３のコマンド生成器を含むＤＲＡＭのブロック図である。
図１１は、図１０のＤＲＡＭを含むコンピュータシステムのブロック図である。
発明の詳細な説明
本発明の好ましい実施形態を記述する前に、図２を参照して好ましい実施形態の動作の理論を説明する。図２はカウンタおよび（後述の）デコーダの状態を表す図であり、ここではカウンタは初期値から０へとクロック信号に応答して減少する。カウンタの最大初期値は２８０である。多様なカウンタ値において、デコーダはそれぞれのＤＲＡＭ読み出しコマンド信号を発し、その信号のいくつかは図２に示される。図の左側には、クロック信号の周波数が８００ＭＨｚの場合にデコーダにより発せられたコマンド信号が、それぞれのカウンタ値と向かい合って列挙されている。図２の右側の図には、クロック信号の周波数が４００ＭＨｚの場合にそれらに生じる同じコマンド信号が、それぞれのカウンタ値と向かい合って列挙されている。
図２に示されるように、クロック周波数が８００ＭＨｚの場合、カウンタは２５５（アスタリスクで示す）から減少を始める。そして外部行アドレスはカウント約２４０にてラッチされ、行アドレスはカウント約２０８にてデコードされ、行はカウント約１７０にてプレチャージされ、平衡化される。外部から付与された列アドレスはカウント約１３５にてデコードされ、デコードされた列アドレスに対応するセンスアンプがカウント１１２にてイネーブルされ、アドレスされた行はカウント約６５にてイネーブルされ、そしてデータパスはイネーブルされたセンスアンプのディジットラインと外部データバス端子とをカウント約３０にて連結する。
さらに図２に示されるように、これら同じ読み出しコマンドは、クロック速度が４００ＭＨｚの場合にもまたデコーダにより発せられるが、これら同じ読み出しコマンドは、実質的により低いカウント値において発せられ、カウンタが約１５０から減少を始める。次いで、外部行アドレスはカウント約１３５にてラッチされ、行アドレスはカウント約１２０にてデコードされ、ラッチされた外部行アドレスに対応する行に属する複数のメモリセルは、カウント約９６にてプレチャージされ、平衡化される。外部より付与される列アドレスはカウント約７０にてデコードされ、列アドレス用のセンスアンプはカウント約５０にてイネーブルされ、アドレスされた行はカウント約３２にてイネーブルされ、そしてデータパスはイネーブルされたセンスアンプのディジットラインから外部データバス端子までデータをカウント約１０にて連結する。図２の右側に列挙されているコマンド信号は実質的に後のカウント値にて発せられても、それらは実質的にはメモリアクセスの始点から同時に生じることに留意すべきである。クロック周波数が４００ＭＨｚの場合と比較して８００ＭＨｚの場合、およを２倍多くのクロックパルスがコマンド信号間で生じ得るが、それでもコマンド信号が発せられる時間間隔は同じである。４００Ｍｚのクロック速度よりも８００ＭＨｚのクロック速度が高いからである。しかし、コマンド信号のタイミングは全体として線形にはなり得ないことが強調されるべきである。例えば、４００ＭＨｚのクロック信号用にカウンタ値４０にて発せられ得るコマンド信号は、８００ＭＨｚのクロック信号用にカウンタ値８０にて発せられなくてもよい。しかし、与えられたコマンド信号は通常、より高いクロック周波数用により高いカウンタ値にて発せられる。クロックサイクル数とコマンド信号の発信との間の固定関係を排除することにより、コマンド生成器はクロック速度の幅広い多様性のために最適な速度でコマンド信号を発することができる。
本発明によるコマンド生成器２６の好ましい実施形態のブロック図が、図３に示される。図３に示されるコマンド生成器２６のほとんどの動作はクロック信号ＣＬＫ、および従来のクロック回路２８によって生成されるクロック信号ＣＬＫから９０度位相シフトされた直交クロック信号ＣＬＫ９０により制御される。レジスタ３０は、可能性のある異なるクロック速度の数に数字の上で対応している複数のストレージセルを含む。これら複数のクロック速度の一つはＳＥＬＥＣＴ信号により指定される。ＳＥＬＥＣＴ信号はユーザアクション、ソフトウェア、または別の回路により生成され得る。あるいは、他のデータ形式（例えばバイナリ）を用いるクロック速度を指定するレジスタが使用され得る。しかし、図３に示されるレジスタ３０においては、複数のストレージセルのうちの一つのみが論理「１」を含み、論理「１」を含むストレージセルに対応しているクロック速度をクロック回路２８から出力されるクロック信号の速度として指定する。レジスタ３０の出力は、以下により詳細に説明されるように、いくつかの回路に付与される。
正方向のＦＬＡＧ信号がＦ0〜Ｆ6で示される７個のシフト段を含むシフトレジスタ３４に印加されることにより、コマンド信号のシーケンスがスタートされる。シフトレジスタ３４の動作は図４のタイミング図を参照して最もよく説明される。図４に示すように、シフトレジスタ３４は時刻ｔ0において、クロック回路２８からのクロック信号ＣＬＫならびに正方向のＦＬＡＧ信号を受け取る。時刻ｔ1における立ち上がりＣＬＫエッジによって、ＦＬＡＧ信号はシフトレジスタ３４の第１段目中にシフトされ、時刻ｔ2における次のＣＬＫエッジによって、シフトレジスタ３４の第２段目中にシフトされる。その後、ハイにあるＦＬＡＧ信号は、各ＣＬＫエッジ遷移（負方向および正方向の両方）によって、残りの段Ｆ1〜Ｆ6の各々を通って連続的にシフトされる。例えば、Ｆ2のパルスは時刻ｔ3において発生し、Ｆ4のパルスは時刻ｔ5において発生するといった具合である。このように、ＦＬＡＧ信号の受信からＦＬＡＧ信号を各シフト段Ｆ0〜Ｆ6中へのシフトするまでの遅延は、各連続的なＦ値とともにインクリメントに増加する。後述するように、より後のシフト段、例えばＦ6からのパルスは、より高いクロック速度においてコマンド信号のシーケンスをスタートするために用いられる。一方、より低いシフト段（例えばＦ4）からのパルスは、より低いクロック速度においてコマンド信号のシーケンスをスタートするために用いられる。しかし、Ｆ6パルスを用いてシーケンスをスタートするときのクロック速度の方が大きいため、ＦＬＡＧ信号が発せられる時間とコマンド信号シーケンスをスタートするＦ信号が発せられる時間との差が小さくなる。
次に図３に戻って、シフトレジスタ３４の出力におけるＦ信号が、クロック速度を表すＳＰＥＥＤ信号とともに、カウンタスタート論理回路４０に印加される。詳細に後述するように、カウンタスタート論理回路４０は、クロック信号ＣＬＫの立ち上がりエッジまたは立ち下がりエッジのいずれかに応答して提供されるＦ信号に応答して、ＳＴＡＲＴ信号を生成する。上述のように、カウンタ論理回路４０は、より高いクロック速度に対してはより遅延されたＦ信号を用いる。結果として、カウンタスタート論理回路４０は、ＦＬＡＧ信号から可変の数のクロックサイクルの後に、ＳＴＡＲＴ信号を生成する。クロックサイクル数は、高いクロック速度に対しては大きくなり、低いクロック速度に対しては小さくなる。
カウンタスタート論理回路４０からのＳＴＡＲＴ信号は、カウンタ制御回路４６に印加される。カウンタ制御回路４６はまた、集積回路中の他の部分の回路から（図示せず）ＳＴＯＰ信号およびＥＮＡＢＬＥ信号を受け取る。カウンタ制御回路４６は、カウンタ５０を選択的にイネーブルするための、相補的なＣ−ＥＮ信号およびＣ−ＥＮ*信号を生成する。基本的に、カウンタ制御回路４６へのＥＮＡＢＬＥ入力が高いかぎり、カウンタ５０はＳＴＡＲＴ信号に応答してイネーブルされ、ＳＴＯＰ信号に応答してディスエーブルされる。
図２を参照して上述したように、カウンタ５０は、クロック信号ＣＬＫおよびクロックＣＬＫ９０に応答して２５５から０までデクリメントする８段の直交カウンタである。しかし、カウンタ５０はこれにより多いあるいは少ない段数を有していてもよく、直交クロック信号を用いる従来のカウンタ以外であってもよい。初期カウンタ値ＬＤ ＣＮＴは、集積回路中の他の回路（図示せず）から印加されるＬＯＡＤ信号に応答して、ロードレジスタ５２からカウンタ５０にロードされる。カウンタ５０にロードされたＬＤ ＣＮＴ値は、スピード信号ＳＰＥＥＤおよび集積回路中の他の回路（図示せず）から印加されるデバイス速度（Device Speed）値によって決定される。基本的に、ロードレジスタ５２はレジスタ３０によって指定される８個の可能なクロック速度用の各初期カウンタ値を格納しており、これらの８個の可能なクロック速度の各々について、最大デバイス動作速度に応じて様々な初期カウンタ値を格納している。従って、図２を参照して上述した例においては、８００ＭＨｚのクロック速度に対するＬＤ ＣＮＴ値は２４０であり、４００ＭＨｚのクロック速度に対するＬＤ ＣＮＴ値は約１５０である。しかし、８００ＭＨｚのクロック速度に対しては、デバイス速度値によって指定された集積回路の最大動作速度に依存して、初期カウンタ値は２００、２２０、２４０、２６０または２８０であり得る。初期カウンタ値２８０は、コマンド信号のシーケンスを発行するのにより多くの時間を提供するより遅い集積回路に対して使用され、一方、初期カウンタ値２００は、より短い時間でコマンド信号のシーケンスを発行することができるより速い集積回路に対して使用される。初期カウンタ値がカウンタ５０にロードされた後、カウンタ５０はクロック回路２８からのＣＬＫ信号およびＣＬＫ９０信号に応答してデクリメントをする。
カウンタ５０から出力される８ビットバイナリカウンタ値は、様々なカウンタ値に対応する複数の配線５８上にコマンド信号を生成するデコーダ５６に、印加される。図２を参照して上述したように、各カウンタ値に対応するコマンド信号は、クロック速度の関数である。従って、デコーダ５６は、レジスタ３０からのＳＰＥＥＤ信号をも受け取ることにより、カウンタ５０から出力された各カウンタ値から正しいコマンド信号５８を生成できるようにする。
図３に示すコマンド生成器２６の動作は、図５のタイミング図を参照して最もよく説明される。クロック速度に対応する速度信号ＳＰＥＥＤは、上述のように、カウンタスタート論理回路４０およびデコーダ５６に出力される。シフトレジスタ３４がＦＬＡＧ信号を受け取ったとき、シフトレジスタ３４は、Ｆ信号のシーケンスを生成し、そのうち１つは、カウンタスタート論理回路４０がＳＴＡＲＴ信号を生成するために用いられる。しかし、図５に示すように、ＳＴＡＲＴ信号より前に、ＬＯＡＤ信号は初期カウンタ値ＬＤ ＣＮＴをロードレジスタ５２からロードし、ＳＴＯＰ信号はアクティブでないローに遷移する。図５に示すように正方向のＳＴＡＲＴ信号に応答して、カウンタ制御回路４６はカウンタ５０を、初期カウンタ値からデクリメントするようにイネーブルする。次にデコーダ５６は、カウンタ値およびＳＰＥＥＤ信号に応答して、適切なコマンド信号を生成する。最終カウント時またはそれ以前に、集積回路中の他の回路がＳＴＯＰ信号をアクティブであるハイに遷移させることにより、カウンタ制御回路４６がカウンタ５０をディスエーブルさせる。
カウンタスタート論理回路４０を図６により詳細に示し、図７のタイミング図を参照して説明する。カウンタスタート論理回路４０は、図７の上部に示すＣＬＫおよびＣＬＫ９０信号を受信する。図７に示すように、ＣＬＫ９０信号は、ＣＬＫ信号より９０度遅れているＣＬＫ信号はＮＡＮＤゲート６２に付与され、かつインバータ６４を介してＮＡＮＤゲート６６に付与される。ＣＬＫ９０信号は、ＮＡＮＤゲート６６に直接付与され、かつインバータ６８を介してＮＡＮＤゲート６２に付与される。ＮＡＮＤゲート６６は、ＣＬＫ信号がハイでありＣＬＫ９０信号がローであるときはいつでも、クロックおよびＣＬＫ９０信号によりイネーブルになる。図７に示すように、ＮＡＮＤゲート６６は、図７のタイミング図の第３番目の行にハッチングで示されている期間中、イネーブルである。このように、ＮＡＮＤゲート６６は、ＣＬＫ信号の各立ち下がりエッジ後の１／４ＣＬＫサイクルの間、イネーブルである。図７の第４番目の行に示すように、ＮＡＮＤゲート６２は、ＣＬＫ信号がハイでありＣＬＫ９０信号がローであるときはいつもイネーブルである。ＣＬＫ信号がハイでありＣＬＫ９０信号がローであることは、ＣＬＫ信号の各立ち上がりエッジ後の１／４ＣＬＫサイクルの間起こる。
ＮＡＮＤゲート６６および６２は各々、第３の入力として、ＮＡＮＤゲート７０の出力を受信する。ＮＡＮＤゲート７０は、ＮＡＮＤゲート７２、７４および７６からの各々の出力を受信する。ＮＡＮＤゲート７２は、クロック速度が４００ＭＨｚであるときはいつでも、レジスタ３０からの「４００」信号によりイネーブルになる。同様に、ＮＡＮＤゲート７４はクロック速度が６００ＭＨｚであるときはいつもイネーブルになり、ＮＡＮＤゲート７６はクロック速度が８００ＭＨｚであるときはいつもイネーブルになる。１００ＭＨｚ、２００ＭＨｚ、３００ＭＨｚおよび７００ＭＨｚのクロック速度などの他のクロック速度に対応するために、追加の回路が用いられ得る。ＮＡＮＤゲート７２は、シフトレジスタ３４のＦ4ステージからのＦ信号を受信し、ＮＡＮＤゲート７４は、シフトレジスタ３４のＦ5出力からのＦ信号を受信し、ＮＡＮＤゲート７６は、シフトレジスタ３４のＦ6ステージからのＦ信号を受信する。ある任意の時刻にイネーブルになるのは、ＮＡＮＤゲート７２〜７６のうちの１つのみであるため、ＮＡＮＤゲート７２〜７６のうちの１つのみが、シフトレジスタ３４により生成されたＦ信号を通過させる。図７に示す実施例において、レジスタ３０の「６００」出力はハイであり、従ってＮＡＮＤゲート７４をイネーブルにする。このように、Ｆ5信号が生成されると、図７の第６番目の行に示すように、ＮＡＮＤゲート７４の出力はローになる。これに応答して、ＮＡＮＤゲート７０の出力は同様の期間中ハイになり、これにより、ＮＡＮＤゲート６６の出力を図７の次の行に示すようにローにする。留意すべきは、ＮＡＮＤゲート６６の出力はクロックサイクルの１／４の期間中のみローになることである。なぜなら、図７の第３番目の行に示すように、ＮＡＮＤゲート６６は、その期間のみイネーブルだからである。
更なる実施例によると、レジスタ３０からの「８００」ＳＰＥＥＤ信号がハイである場合、Ｆ6パルスはＮＡＮＤゲート７６およびＮＡＮＤゲート７０を介して連結する。その結果、ＮＡＮＤゲート７０は、図７の第５番目の行に破線で示すパルスを出力する。このパルスは、ＮＡＮＤゲート６２の出力を、１／４クロックサイクルの間ローにする。このように、奇数ＦパルスはＮＡＮＤゲート６６の出力をＣＬＫ信号の直後の立ち下がりエッジにおいてローにし、偶数ＦパルスはＮＡＮＤゲート６２の出力をＣＬＫ信号の直後の立ち上がりエッジにおいてローにする。
ＮＡＮＤゲート６６および６２の出力は、ＮＡＮＤゲート８０に付与される。ＮＡＮＤゲート８０もまた、インバータ８４を介して負のエッジパルス生成器８２の出力を受信する。ＮＡＮＤゲート８０の出力は、一対のインバータ８６および８８を介してカウンタスタート論理回路４０のＳＴＡＲＴ端子に連結される。パルス生成器８２および関連する回路の機能は、ＳＴＡＲＴ信号の少なくとも最短期間を保証することである。ＮＡＮＤゲート６２またはＮＡＮＤゲート６６のいずれかの出力がローになると、ＮＡＮＤゲート８０の出力がハイになり、これにより、図７の第８番目の行に示すようにインバータ８６の出力がローになる。インバータ８６の出力がローになると、パルス生成器８２がトリガされる。その後パルス生成器８２は、比較的長い正方向のパルスを出力し、このパルスはインバータ８４を介して、負方向パルスとしてＮＡＮＤゲート８０に付与される。このパルスは、ＮＡＮＤゲート８０の出力を、パルス生成器８２からのパルスの期間中強制的にハイにし、このことが、ＳＴＡＲＴ信号を、少なくともパルス生成器８２により生成されるパルスの期間中、ハイのままにする。
カウンタ制御回路４６（図３）を図８により詳細に示す。上述したように、カウンタ制御回路４６の機能は、カウンタ制御回路４６がＥＮＡＢＬＥ信号によりイネーブルになる度に、ＳＴＡＲＴおよびＳＴＯＰ信号に応答するカウンタ５０を選択的にイネーブルにすることである。カウンタ制御回路４６は、ラッチ回路１００を含み、ラッチ回路１００はインバータ１０２および１０４を含む。説明のために、ラッチ１００の初期状態は、インバータ１０２の出力がハイでインバータ１０４の出力がローであると仮定する。従って、インバータ１０２の出力におけるハイにより、インバータ１０６がインアクティブローカウンタイネーブル信号Ｃ−ＥＮを生成し、インバータ１０４の出力におけるローにより、インバータ１０８がインアクティブハイ信号Ｃ−ＥＮ*を出力する。インバータ１０２の出力におけるハイは、インバータ１１０および１１２を介してＮＡＮＤゲート１１４に連結される。ＥＮＡＢＬＥ信号がアクティブハイである場合、ＮＡＮＤゲート１１４は、ローを出力し、これがＰＭＯＳトランジスタ１１６をオンにする。しかし、ＳＴＡＲＴ信号がハイになる前は、ＰＭＯＳトランジスタ１１６はオフのままである。ＳＴＡＲＴ信号がハイになると、ＳＴＡＲＴ信号はＰＭＯＳトランジスタ１１６を介して連結されてラッチ１００を切り換える。従って、インバータ１０６はアクティブハイＣ−ＥＮ信号を出力し、インバータ１０８はアクティブローＣ−ＥＮ*信号を出力する。ＳＴＡＲＴ信号の立ち上がりエッジのすぐ後に、インバータ１０２の出力におけるローがインバータ１１０および１１２を介して連結されて、ＮＡＮＤゲート１１４をディスエーブルにする。このことが、ＰＭＯＳトランジスタ１１６をオフにする。しかし、Ｃ−ＥＮおよびＣ−ＥＮ*信号は、ラッチ１００によりアクティブ状態に維持される。ＳＴＯＰ信号がハイになると、ＮＭＯＳトランジスタ１１８がオンになり、それによりインバータ１０２および１０８への入力をローにする。その結果、インバータ１０８は再びインアクティブハイＣ−ＥＮ*信号を出力し、インバータ１０６はアクティブローＣ−ＥＮ信号を出力する。インバータ１０２の出力におけるローもまた、ラッチ１００を切り換えて、Ｃ−ＥＮおよびＣ−ＥＮ*信号をインアクティブ状態に維持する。
上述したように、カウンタ５０は好適には、８段階デクリメント直交カウンタであり、これは従来のものであり得、従って、詳細に説明しない。同様に、ロードレジスタ５２は単に、各々が初期カウンタ値ＬＤ ＣＮＴを格納する８つのストレージセルを含むレジスタであり得る。これらのカウンタ値のうちの１つがＳＰＥＥＤ信号によって選択され、ＬＯＡＤ信号によってカウンタ５０にロードされる。
デコーダ５６の一部を図９に詳細に示す。図９に示すデコーダ５６の一部は、ＣＯＬコマンド信号を生成するために用いられる部分である。ＣＯＬコマンド信号により、ＤＲＡＭが列アドレスをメモリアレイに連結する。ＣＯＬコマンド信号を生成する回路は、僅か２つの異なるクロック速度、すなわち、４００ＭＨｚおよび８００ＭＨｚに関してのみ示されている。しかし、図９に示されるデコーダ５６の一部から、他のクロック速度に対するＣＯＬ信号を提供するロジック回路および図９に示されるカウンタ値以外のカウンタ値に対してコマンド信号を生成するロジック回路が明らかである。図９を参照すると、カウンタ５０の出力は、８ビット信号Ｃ0〜Ｃ7である。下位ビットはＮＯＲゲート１２０に、直接または、第３のビットＣ2の場合はインバータ１２２を介して付与される。上位ビットはＮＯＲゲート１２４に、直接または、ビットＣ4の場合はインバータ１２６を介して付与される。ＮＯＲゲート１２０および１２４は各々、十進法では２０である「００１０１０００」というカウンタ値に応答するハイを出力する。ＮＯＲゲート１２０および１２４の出力は、ＮＡＮＤゲート１３０に付与され、ＮＡＮＤゲート１３０はインバータ１３４を介してＮＡＮＤゲート１３２の出力により選択的にイネーブルになる。ＮＡＮＤゲート１３２は、デコーダ５６がハイＥＮ信号（集積回路の他の部分で生成される）によりイネーブルになりレジスタ３０からの「８００」出力がハイになってクロック速度を８００ＭＨｚと指定する度に、ローを出力してＮＡＮＤゲート１３０をイネーブルにする。従って、クロック速度が８００ＭＨｚである場合、カウンタ５０が２０というカウンタ値にまでデクリメントすると、ＮＡＮＤゲート１３０の出力がローになる。ＮＡＮＤゲート１３０の出力におけるローは、ＮＡＮＤゲート１４０に連結され、このことが、列アドレスイネーブルコマンド信号ＣＯＬをハイにする。従って、クロック速度が８００ＭＨｚであるとき、ＣＯＬコマンド信号は２０というカウンタ値で生成される。
図９の残りのロジック回路は、上述した回路と実質的に同様に動作する。特に、カウンタ５０からの下位ビットはＮＯＲゲート１５０に付与され、カウンタ５０からの上位ビットはＮＯＲゲート１５２に、直接、またはビットＣ4の場合はインバータ１５４を介して付与される。ＮＯＲゲート１５０および１５２は各々、カウンタ５０が十進法で１６である「１１１１０１１１」というカウンタ値を出力する度にハイを出力する。ＮＯＲゲート１５０および１５２の出力は、ＮＡＮＤゲート１６０に付与される。ＮＡＮＤゲート１６０は、インバータ１６４を介してＮＡＮＤゲート１６０に連結されたＮＡＮＤゲート１６２の出力により選択的にイネーブルにされる。ＮＡＮＤゲート１６０は、デコーダ５６へのＥＮ入力がハイでありレジスタ３０（図３）が４００ＭＨｚというクロック速度を示すハイ「４００」信号を出力する度に、イネーブルになる。従って、列アドレスイネーブルコマンド信号ＣＯＬは、クロック速度が４００ＭＨｚになる度に、１６というカウンタ値で生成される。同様に、他のカウンタ値がデコードされて他のコマンド信号を生成するが、その際、コマンド信号とカウンタ値との間の対応関係はクロック速度信号ＳＰＥＥＤに依存する。
図３のコマンド生成器２６を用いた同期式ＤＲＡＭ（「ＳＤＲＡＭ」）１８０を図１０に示す。ＳＤＲＡＭ１８０は、アドレスバス１８４上の行アドレスまたは列アドレスのいずれかを受信するアドレスレジスタ１８２を含む。アドレスバス１８４は概して、メモリコントローラ（図１０には示さず）に連結される。行アドレスはまずアドレスレジスタ１８２によって受け取られ、行アドレスマルチプレクサ１８８に付与される。行アドレスマルチプレクサ１８８は、行アドレスを、行アドレスの一部を形成するバンクアドレスビットＢＡの状態に依存して、２つのメモリバンク１９０および１９２のいずれかに関連する多くのコンポーネントに連結する。メモリバンク１９０および１９２のいずれかに関連するのは、行アドレスを格納する各々の行アドレスラッチ２００、および様々な行信号を、対応するアレイ１９０または１９２に、格納された行アドレスの関数として付与する行デコーダ２０２である。行アドレスマルチプレクサ１８８もまた、アレイ１９０および１９２内のメモリセルをリフレッシュする目的で、行アドレスを、行アドレスラッチ２００に連結する。行アドレスは、リフレッシュコントローラ２１２により制御されるリフレッシュカウンタ２１０によりリフレッシュを行う目的で生成される。
行アドレスがアドレスレジスタ１８２に付与して行アドレスラッチ２００のうちの１つに格納されると、列アドレスがアドレスレジスタ１８２に付与される。アドレスレジスタ１８２は列アドレスを列アドレスラッチ２２０に連結する。ＳＤＲＡＭ１８０の動作モードに依存して、列アドレスは、バーストコントローラ２２２を介して列アドレスレジスタ２２４に連結されるか、バーストカウンタ２２２に連結されるかのいずれかである。バーストカウンタ２２２は、列アドレスのシーケンスを、列アドレスバッファ２２４に付与する。上記付与は、アドレスレジスタ１８２によって出力された列アドレスからスタートする。いずれの場合も、列アドレスバッファ２２４は、列アドレスを列デコーダ２２８に付与し、列デコーダ２２８は、様々な列信号を各々のアレイ１９０および１９２に関するセンスアンプおよび関連する回路２３０および２３２に付与する。
列回路２３０および２３２はアレイ１９０および１９２から各々データを受信し、上述データをデータ出力レジスタ２４０に連結する。データ出力レジスタ２４０は、上記データをデータバス２４２に付与する。アレイ１９０および１９２のうちの１つに書込まれるべきデータが、データバス２４２からデータ入力レジスタ２４４を介して列回路２３０および２３２に連結される。列回路２３０および２３２において、データはアレイ１９０および１９２のうちの１つに各々転送される。列回路２３０および２３２への、並びに列回路２３０および２３２からのデータの流れを選択的に、アレイ１９０および１９２から読出すべきデータを選択的にマスクすることなどにより変更するために、マスクレジスタ２５０が用いられ得る。
ＳＤＲＡＭ１８０の上述した動作は、コントロールバス１６０上に受信されたハイレベルコマンド信号に応答するコマンド生成器２６により制御される。これらのハイレベルコマンド信号は、典型的にはメモリコントローラ（図１０には示さず）により生成されるが、クロックイネーブル信号ＣＫＥ*、クロック信号ＣＬＫ、チップセレクト信号ＣＳ*、書き込みイネーブル信号ＷＥ*、行アドレスストローブ信号ＲＡＳ*、および列アドレスストローブ信号ＣＡＳ*である。上記において、「*」は、信号をアクティブローであると指定する。しかし、他のハイレベルコマンド信号もまた用いられ得る。いずれの場合も、コマンド生成器２６は、ハイレベルコマンド信号の各々によって指定される機能（例えば、読出しまたは書込み）を実行するために、ハイレベルコマンド信号に応答するコマンド信号のシーケンスを生成する。これらのコマンド信号およびこれらがそれぞれの機能を達成する様式は、従来のものである。そのため、簡潔にするために、これらの制御信号の更なる説明は省略する。
コマンド生成器２６をＳＤＲＡＭ用のコマンド信号を発生するものとして記載してきたが、他の様々なＤＲＡＭおよび他の集積回路装置用のコマンド信号のシーケンスもまた同様の様式で生成されることが理解される。
図１１は、図１０のＳＤＲＡＭ１８０を含むコンピュータシステム３００のブロック図である。コンピュータシステム３００は、特定の計算またはタスクを行うために特定のソフトウェアを実行するなどの、様々な演算機能を行うプロセッサ３０２を含む。プロセッサ３０２は、通常、アドレスバス、コントロールバス、およびデータバスを含むプロセッサバス３０４を含む。さらに、コンピュータシステム３００は、キーボードまたはマウスなどの１以上の入力デバイス３１４を含む。入力デバイス３１４は、プロセッサ３０２に連結されて、オペレータがコンピュータシステム３００とインターフェースすることを可能にする。典型的には、コンピュータシステム３００はさらに、プロセッサ３０２に連結された１以上の出力デバイス３１６を含む。このような出力デバイス３１６は典型的には、プリンタまたはビデオ端子である。１以上のデータ格納デバイス３１８もまた典型的にプロセッサ３０２に連結されて、データを格納するか、または外部格納媒体（図示せず）からデータを取り出す。典型的な格納デバイス３１８の例は、ハードおよびフロッピーディスク、テープカセットおよびコンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）を含む。プロセッサ３０２はさらに典型的には、通常スタティックランダムアクセスメモリ（「ＳＲＡＭ」）であるキャッシュメモリ３２６に連結され、かつメモリコントローラ３３０を介してＳＤＲＡＭ１８０に連結されている。メモリコントローラ３３０は通常、コントロールバス１６０、およびＳＤＲＡＭ１８０に連結されたアドレスバス１８４を含む。データバス２４２は、直接（図示するように）、またはメモリコントローラ３３０を介して、または何か他の手段によってプロセッサバス３０４に連結され得る。

Claims (52)

  1. メモリ装置のためのコマンド信号を生成するコマンド生成器であって、
    該コマンド生成器は、
    クロックの速度を示すクロック速度信号（ＳＰＥＥＤ）を提供するレジスタ（３０）であって、該クロックは、複数のクロック速度（４００、６００、８００）のうちの１つを有し得る、レジスタ（３０）と、
    クロック信号（ＣＬＫおよびＣＬＫ９０）と該クロック信号（ＣＬＫおよびＣＬＫ９０）の所定の数のサイクルに続く信号（Ｆ）と該クロック速度信号（ＳＰＥＥＤ）とを受信し、該クロック信号（ＣＬＫおよびＣＬＫ９０）に応答して、該信号（Ｆ）の受信に続く可変な数のクロックサイクルの後に、スタート信号（ＳＴＡＲＴ）信号を生成するカウンタスタート論理回路（４０）と、
    該スタート信号（ＳＴＡＲＴ）とストップ信号（ＳＴＯＰ）とイネーブル信号（ＥＮＡＢＬＥ）信号とを受信するカウンタ制御回路（４６）であって、該カウンタ制御回路（４６）が該イネーブル信号（ＥＮＡＢＬＥ）信号によってイネーブルされる場合にはいつでも、該スタート信号（ＳＴＡＲＴ）と該ストップ信号（ＳＴＯＰ）とに応答して、カウンタイネーブル信号（Ｃ−ＥＮおよびＣ−ＥＮ * ）を提供するカウンタ制御回路（４６）と、
    該カウンタイネーブル信号（Ｃ−ＥＮおよびＣ−ＥＮ * ）と該クロック信号（ＣＬＫおよびＣＬＫ９０）とを受信するカウンタ（５０）であって、該カウンタイネーブル信号（Ｃ−ＥＮおよびＣ−ＥＮ * ）の受信に応答して、該クロック信号に応答して該カウンタ（５０）によってインクリメントまたはデクリメントされるカウンタ値を示すカウンタ値信号を生成するカウンタ（５０）と、
    該カウンタからの該カウンタ値信号と該レジスタ（３０）からの該クロック速度信号（ＳＰＥＥＤ）とを受信し、イネーブル信号（ＥＮ）に応答して、該カウンタ値信号によって示される該カウンタ値と該クロック速度信号（ＳＰＥＥＤ）によって示される該クロック速度とに対するコマンド信号（ＣＯＬ）を提供するデコーダ（５６）と
    を備え、
    該カウンタスタート論理回路（４０）は、
    該クロック速度信号（ＳＰＥＥＤ）と該信号（Ｆ）とを受信し、該複数のクロック速度（４００、６００、８００）のうちの１つを示す該クロック速度信号（ＳＰＥＥＤ）に応答して、該クロック信号（ＣＬＫおよびＣＬＫ９０）の所定の数のサイクルの後に、該信号（Ｆ）を出力する選択手段と、
    該クロック信号（ＣＬＫおよびＣＬＫ９０）と該選択手段から出力された該信号（Ｆ）とを受信し、該クロック信号（ＣＬＫおよびＣＬＫ９０）の所定の値と該選択手段から出力された該信号（Ｆ）の受信とに応答して、該スタート信号（ＳＴＡＲＴ）を出力する信号出力手段と
    を備えた、コマンド生成器。
  2. 複数のシフト段を有するシフトレジスタ（３４）であって、フラグ信号（ＦＬＡＧ）を遅延するシフトレジスタ（３４）をさらに備え、該シフトレジスタは、クロック信号（ＣＬＫ）を受信し、該複数のシフト段の第１のシフト段は、該フラグ信号を受信し、該シフトレジスタは、該複数のシフト段を介して該第１のシフト段から最後のシフト段に該フラグ信号をシフトすることにより、該複数のシフト段のそれぞれにおいて遅延フラグ信号を提供し、該シフトレジスタは、該フラグ信号の遅延の量を示す前記信号（Ｆ）を提供する、請求項１に記載のコマンド生成器。
  3. 前記レジスタ（３０）と前記カウンタ（５０）とに結合されたロードレジスタ（５２）をさらに備え、該ロードレジスタ（５２）は、初期カウンタ値を示す初期カウンタ値信号（ＬＤ ＣＮＴ）を該カウンタ（５０）にロードし、該カウンタ値は、前記クロック信号（ＣＬＫおよびＣＬＫ９０）に応答して、該初期カウント値からインクリメントまたはデクリメントし、該初期カウント値は、前記クロック速度信号（ＳＰＥＥＤ）の関数である、請求項１または２に記載のコマンド生成器。
  4. 前記レジスタ（３０）は、前記複数のクロック速度の数に対応する複数のストレージセルを備え、該複数のストレージセルのそれぞれは、該クロック速度を示す前記クロック速度信号を提供する、請求項１から３のいずれか一項に記載のコマンド生成器。
  5. 前記クロック信号（ＣＬＫおよびＣＬＫ９０）は、第１のクロック信号（ＣＬＫ）と第２のクロック信号（ＣＬＫ９０）とを含み、該１のクロック信号（ＣＬＫ）は、該第２のクロック信号（ＣＬＫ９０）より、９０度進んでいる、請求項１から４のいずれか一項に記載のコマンド生成器。
  6. 前記クロック速度信号（ＳＰＥＥＤ）は、複数のクロック速度信号（４００、６００、８００）を含み、該クロック速度信号の数は、前記複数のクロック速度の数に等しく、
    前記シフトレジスタ出力信号（Ｆ）は、複数の出力信号（Ｆ４、Ｆ５、Ｆ６）を含み、該複数の出力信号のそれぞれは、前記遅延フラグ信号に一意の量の遅延提供する、請求項１から５のいずれか一項に記載のコマンド生成器。
  7. 前記デコーダ（５６）は、前記複数のクロック速度のそれぞれに対して、前記カウンタ値信号と前記イネーブル信号（ＥＮ）と前記複数のクロック速度信号（４００、６００、８００）のうちの１つとを受信する論理回路を備え、該論理回路は、該イネーブル信号（ＥＮ）と該複数のクロック速度信号（４００、６００、８００）のうちの１つと所定のカウンタ値を示す該カウンタ値信号との受信に応答して、前記コマンド信号（ＣＯＬ）を提供する、請求項６に記載のコマンド生成器。
  8. 前記複数の出力信号（Ｆ４、Ｆ５、Ｆ６）のそれぞれは、前記複数のクロック速度信号（４００、６００、８００）のそれぞれに対応する、請求項６に記載のコマンド生成器。
  9. 前記選択手段は、複数の論理ゲートを備え、
    該複数の論理ゲートのうちの１つは、前記複数のクロック速度のうちの対応する１つに対応し、該複数の論理ゲートのそれぞれは、前記複数のクロック速度信号（４００、６００、８００）のうちの１つと前記シフトレジスタ出力信号（Ｆ）からの前記複数の出力信号（Ｆ４、Ｆ５、Ｆ６）からの対応する出力信号（Ｆ４、Ｆ５、Ｆ６）とを受信し、
    該複数のクロック速度信号（４００、６００、８００）のうちの１つの受信に応答して、該複数の論理ゲートのうちの１つがイネーブルされることにより、該シフトレジスタ出力信号（Ｆ）から前記信号出力手段に該複数の出力信号（Ｆ４、Ｆ５、Ｆ６）のうちの１つを通過させる、請求項８に記載のコマンド生成器。
  10. 前記信号出力手段は、第１の論理ゲート（６２）と第２の論理ゲート（６６）とを備え、
    該第１の論理ゲート（６２）の入力は、前記第１のクロック信号（ＣＬＫ）を受信し、さらに、インバータを介して前記第２のクロック信号（ＣＬＫ９０）を受信し、該第２の論理ゲート（６６）の入力は、インバータを介して前記第１のクロック信号（ＣＬＫ）を受信し、さらに、該第２のクロック信号（ＣＬＫ９０）を受信し、
    該第１のクロック信号（ＣＬＫ）と該第２のクロック信号（ＣＬＫ９０）とが第１および第２の所定の値を出力する場合には、該第１の論理ゲート（６２）および該第２の論理ゲート（６６）のそれぞれがイネーブルされ、
    該信号出力手段に提供される前記シフトレジスタからの出力信号と、イネーブルされる該第１の論理ゲート（６２）および該第２の論理ゲート（６６）のうちの少なくとも１つとに応答して、前記スタート信号（ＳＴＡＲＴ）が生成される、請求項９に記載のコマンド生成器。
  11. 前記カウンタ制御回路（４６）は、
    論理ゲート（１１４）と、
    ラッチ回路（１００、１０２、１０４）と、
    第１のスイッチ（１１６）と、
    第２のスイッチ（１１８）と
    を備え、
    該論理ゲート（１１４）は、前記イネーブル信号（ＥＮＡＢＬＥ）と該ラッチ回路（１００、１０２、１０４）からの出力信号とを受信し、該イネーブル信号（ＥＮＡＢＬＥ）と該ラッチ回路（１００、１０２、１０４）からの出力信号との受信に応答して、該第１のスイッチ（１１６）をイネーブルするように出力信号を提供し、
    該第１のスイッチ（１１６）は、前記スタート信号（ＳＴＡＲＴ）と該論理ゲート（１１４）からの出力信号とを受信し、該スタート信号（ＳＴＡＲＴ）と該論理ゲート（１１４）からの出力信号との受信に応答して、該ラッチ回路（１００、１０２、１０４）に出力信号を提供し、
    該第２のスイッチ（１１８）は、前記ストップ信号（ＳＴＯＰ）を受信し、該ストップ信号（ＳＴＯＰ）の受信に応答して、該ラッチ回路（１００、１０２、１０４）の所定の電圧（ＧＮＤ）を提供する、請求項１から１０のいずれか一項に記載のコマンド生成器。
  12. 前記ラッチ回路は、前記論理ゲート（１１４）において提供される前記イネーブル信号（ＥＮＡＢＬＥ）と前記ラッチ回路（１００、１０２、１０４）の出力信号と前記第１のスイッチ（１１６）に提供される前記スタート信号（ＳＴＡＲＴ）とに応答して、第１の所定（Ｃ−ＥＮハイ、Ｃ−ＥＮ * ロー）のカウンタイネーブル信号（Ｃ−ＥＮおよびＣ−ＥＮ * ）を提供し、
    前記ラッチ回路は、前記第２のスイッチ（１１８）に提供される前記ストップ信号（ＳＴＯＰ）に応答して、第２の所定（Ｃ−ＥＮロー、Ｃ−ＥＮ * ハイ）のカウンタイネーブル信号（Ｃ−ＥＮおよびＣ−ＥＮ * ）を提供する、請求項１０に記載のコマンド生成器。
  13. 前記ロードレジスタ（５２）は、複数の異なるクロック速度のそれぞれに対する少なくとも１つの初期カウンタ値を格納し、
    前記カウンタにロードされる該初期カウンタ値は、前記クロック速度信号（ＳＰＥＥＤ）によって示される前記クロック信号の速度と該複数の異なるクロック速度のうちの最大速度とによって決定される、請求項１から１２のいずれか一項に記載のコマンド生成器。
  14. クロック信号を生成するクロック回路と、
    行アドレスと列アドレスとによって決定される位置においてデータを格納する少なくとも１つのメモリセルのアレイと、
    アドレスバスを介してメモリコントローラから該行アドレスを受信し、該行アドレスをデコードし、該行アドレスに対応するメモリセルの列を選択する行アドレス回路と、
    該列アドレスに対応する該選択された行内の該メモリセルのうちの１つからデータを受信し、または、該列アドレスに対応する該選択された行内の該メモリセルのうちの１つにデータを供給し、該データは、該アドレスバスを介して該メモリコントローラから受信される、列アドレス回路と、
    クロック信号を受信するカウンタであって、該クロック信号に応答して、インクリメントまたはデクリメントするカウンタ値を生成するカウンタと、
    該カウンタに結合されたコマンド生成器であって、請求項１に記載のコマンド生成器と
    を備えた、ダイナミックランダムアクセスメモリ。
  15. 前記コマンド生成器は、複数のシフト段をさらに有するシフトレジスタ（３４）であって、フラグ信号（ＦＬＡＧ）を遅延するシフトレジスタ（３４）をさらに備え、該シフトレジスタは、クロック信号（ＣＬＫ）を受信し、該複数のシフト段の第１のシフト段は、該フラグ信号を受信し、該シフトレジスタは、該複数のシフト段を介して、該第１のシフト段から最後のシフト段に該フラグ信号をシフトすることにより、該複数のシフト段のそれぞれにおいて遅延フラグ信号を提供し、該シフトレジスタは、該フラグ信号の遅延の量を示す前記信号（Ｆ）を提供する、請求項１４に記載のダイナミックランダムアクセスメモリ。
  16. 前記コマンド生成器は、前記レジスタ（３０）と前記カウンタ（５０）とに結合されたロードレジスタ（５２）をさらに備え、該ロードレジスタ（５２）は、初期カウンタ値を示す初期カウンタ値信号（ＬＤ ＣＮＴ）を該カウンタ（５０）にロードし、該カウンタ値は、前記クロック信号（ＣＬＫおよびＣＬＫ９０）に応答して、該初期カウント値からインクリメントまたはデクリメントし、該初期カウント値は、前記クロック速度信号（ＳＰＥＥＤ）の関数である、請求項１４または１５に記載のダイナミックランダムアクセスメモリ。
  17. 前記レジスタ（３０）は、前記複数のクロック速度の数に対応する複数のストレージセルを備え、該複数のストレージセルのそれぞれは、該クロック速度を示す前記クロック速度信号を提供する、請求項１４から１６のいずれか一項に記載のダイナミックランダムアクセスメモリ。
  18. 前記クロック信号（ＣＬＫおよびＣＬＫ９０）は、第１のクロック信号（ＣＬＫ）と第２のクロック信号（ＣＬＫ９０）とを含み、該第１のクロック信号（ＣＬＫ）は、該第２のクロック信号（ＣＬＫ９０）より、９０度進んでいる、請求項１４から１７のいずれか一項に記載のダイナミックランダムアクセスメモリ。
  19. 前記クロック速度信号（ＳＰＥＥＤ）は、複数のクロック速度信号（４００、６００、８００）を含み、該クロック速度信号の数は、前記複数のクロック速度の数に等しく、
    前記シフトレジスタ出力信号（Ｆ）は、複数の出力信号（Ｆ４、Ｆ５、Ｆ６）を含み、該複数の出力信号のそれぞれは、前記遅延フラグ信号に一意の量の遅延提供する、請求項１４から１８のいずれか一項に記載のダイナミックランダムアクセスメモリ。
  20. 前記デコーダ（５６）は、前記複数のクロック速度のそれぞれに対して、前記カウンタ値信号と前記イネーブル信号（ＥＮ）と前記複数のクロック速度信号（４００、６００、８００）のうちの１つとを受信する論理回路を備え、該論理回路は、該イネーブル信号（ＥＮ）と該複数のクロック速度信号（４００、６００、８００）のうちの１つと所定のカウンタ値を示す該カウンタ値信号との受信に応答して、前記コマンド信号（ＣＯＬ）を提供する、請求項１９に記載のダイナミックランダムアクセスメモリ。
  21. 前記複数の出力信号（Ｆ４、Ｆ５、Ｆ６）のそれぞれは、前記複数のクロック速度信号（４００、６００、８００）のそれぞれに対応する、請求項１９に記載のダイナミックランダムアクセスメモリ。
  22. 前記選択手段は、複数の論理ゲートを備え、
    該複数の論理ゲートのうちの１つは、前記複数のクロック速度のうちの対応する１つに対応しており、該複数の論理ゲートのそれぞれは、前記複数のクロック速度信号（４００、６００、８００）のうちの１つと前記シフトレジスタ出力信号（Ｆ）からの前記複数の出力信号（Ｆ４、Ｆ５、Ｆ６）からの対応する出力信号（Ｆ４、Ｆ５、Ｆ６）とを受信し、
    該複数のクロック速度信号（４００、６００、８００）のうちの１つの受信に応答して、該複数の論理ゲートのうちの１つがイネーブルされることにより、該シフトレジスタ出力信号（Ｆ）から前記信号出力手段に該複数の出力信号（Ｆ４、Ｆ５、Ｆ６）のうちの１つを通過させる、請求項２１に記載のダイナミックランダムアクセスメモリ。
  23. 前記信号出力手段は、第１の論理ゲート（６２）と第２の論理ゲート（６６）とを備え、
    該第１の論理ゲート（６２）の入力は、前記第１のクロック信号（ＣＬＫ）を受信し、さらに、インバータを介して前記第２のクロック信号（ＣＬＫ９０）を受信し、該第２の論理ゲート（６６）の入力は、インバータを介して前記第１のクロック信号（ＣＬＫ）を受信し、さらに、該第２のクロック信号（ＣＬＫ９０）を受信し、
    該第１のクロック信号（ＣＬＫ）と該第２のクロック信号（ＣＬＫ９０）とが第１および第２の所定の値を出力する場合には、該第１の論理ゲート（６２）および該第２の論理ゲート（６６）のそれぞれはイネーブルされ、
    該信号出力手段に提供される前記シフトレジスタからの出力信号とイネーブルされる該第１の論理ゲート（６２）および該第２の論理ゲート（６６）のうちの少なくとも１つとに応答して、前記スタート信号（ＳＴＡＲＴ）が生成される、請求項２２に記載のダイナミックランダムアクセスメモリ。
  24. 前記カウンタ制御回路（４６）は、
    論理ゲート（１１４）と、
    ラッチ回路（１００、１０２、１０４）と、
    第１のスイッチ（１１６）と、
    第２のスイッチ（１１８）と
    を備え、
    該論理ゲート（１１４）は、前記イネーブル信号（ＥＮＡＢＬＥ）と該ラッチ回路（１００、１０２、１０４）からの出力信号とを受信し、該イネーブル信号（ＥＮＡＢＬＥ）と該ラッチ回路（１００、１０２、１０４）からの出力信号との受信に応答して、該第１のスイッチ（１１６）をイネーブルするように出力信号を提供し、
    該第１のスイッチ（１１６）は、前記スタート信号（ＳＴＡＲＴ）と該論理ゲート（１１４）からの出力信号とを受信し、該スタート信号（ＳＴＡＲＴ）と該論理ゲート（１１４）からの出力信号との受信に応答して、該ラッチ回路（１００、１０２、１０４）に出力信号を提供し、
    該第２のスイッチ（１１８）は、前記ストップ信号（ＳＴＯＰ）を受信し、該ストップ信号（ＳＴＯＰ）の受信に応答して、該ラッチ回路（１００、１０２、１０４）に所定の電圧（ＧＮＤ）を提供する、請求項１４から２３のいずれか一項に記載のダイナミックランダムアクセスメモリ。
  25. 前記ラッチ回路は、前記論理ゲート（１１４）において提供される前記イネーブル信号（ＥＮＡＢＬＥ）と前記ラッチ回路（１００、１０２、１０４）の出力信号と前記第１のスイッチ（１１６）に提供される前記スタート信号（ＳＴＡＲＴ）とに応答して、第１の所定（Ｃ−ＥＮハイ、Ｃ−ＥＮ * ロー）のカウンタイネーブル信号（Ｃ−ＥＮおよびＣ−ＥＮ * ）を提供し、
    前記ラッチ回路は、前記第２のスイッチ（１１８）に提供される前記ストップ信号（ＳＴＯＰ）に応答して、第２の所定（Ｃ−ＥＮロー、Ｃ−ＥＮ * ハイ）のカウンタイネーブル信号（Ｃ−ＥＮおよびＣ−ＥＮ * ）を提供する、請求項２３に記載のダイナミックランダムアクセスメモリ。
  26. 前記ロードレジスタ（５２）は、複数の異なるクロック速度のそれぞれに対する少なくとも１つの初期カウンタ値を格納し、
    前記カウンタにロードされる該初期カウンタ値は、前記クロック速度信号（ＳＰＥＥＤ）によって示される前記クロック信号の速度と該複数の異なるクロック速度のうちの最大速度とによって決定される、請求項１４から２５のいずれか一項に記載のダイナミックランダムアクセスメモリ。
  27. コンピュータシステムであって、
    プロセッサ（３０２）と、
    該プロセッサに結合された入力装置であって、データが該コンピュータシステムに入力されることを可能にする入力装置と、
    該プロセッサに結合された出力装置であって、データが該コンピュータシステムから出力されることを可能にする出力装置と、
    該プロセッサに結合されたダイナミックランダムアクセスメモリであって、データが格納されることを可能するダイナミックランダムアクセスメモリと
    を備え、
    該ダイナミックランダムアクセスメモリは、
    アドレスバスを介してメモリコントローラから該行アドレスを受信し、該行アドレスをデコードし、該行アドレスに対応するメモリセルの列を選択する行アドレス回路と、
    該列アドレスに対応する該選択された行内の該メモリセルのうちの１つからデータを受信し、または、該列アドレスに対応する該選択された行内の該メモリセルのうちの１つにデータを供給し、該データは、該アドレスバスを介して該メモリコントローラから受信される、列アドレス回路と、
    クロック信号を受信するカウンタであって、該クロック信号に応答して、インクリメントまたはデクリメントするカウンタ値を生成するカウンタと、
    該カウンタに結合されたコマンド生成器であって、請求項１に記載のコマンド生成器と
    を備えた、コンピュータシステム。
  28. 前記ダイナミックランダムアクセスメモリは、複数のシフト段を有するシフトレジスタ（３４）であって、フラグ信号（ＦＬＡＧ）を遅延するシフトレジスタ（３４）をさらに備え、該シフトレジスタは、クロック信号（ＣＬＫ）を受信し、該複数のシフト段の第１のシフト段は、該フラグ信号を受信し、該シフトレジスタは、該複数のシフト段を介して、該第１のシフト段から最後のシフト段に該フラグ信号をシフトすることにより、該複数のシフト段のそれぞれにおいて遅延フラグ信号を提供し、該シフトレジスタは、該フラグ信号の遅延の量を示す前記信号（Ｆ）を提供する、請求項２７に記載のコンピュータシステム。
  29. 前記ダイナミックランダムアクセスメモリは、前記レジスタ（３０）と前記カウンタ（５０）とに結合されたロードレジスタ（５２）をさらに備え、該ロードレジスタ（５２）は、初期カウンタ値を示す初期カウンタ値信号（ＬＤ ＣＮＴ）を該カウンタ（５０）にロードし、該カウンタ値は、前記クロック信号（ＣＬＫおよびＣＬＫ９０）に応答して、該初期カウント値からインクリメントまたはデクリメントし、該初期カウント値は、前記クロック速度信号（ＳＰＥＥＤ）の関数である、請求項２７または２８に記載のコンピュータシステム。
  30. 前記レジスタ（３０）は、前記複数のクロック速度の数に対応する複数のストレージセルを備え、該複数のストレージセルのそれぞれは、該クロック速度を示す前記クロック速度信号を提供する、請求項２７から２９のいずれか一項に記載のコンピュータシステム。
  31. 前記クロック信号（ＣＬＫおよびＣＬＫ９０）は、第１のクロック信号（ＣＬＫ）と第２のクロック信号（ＣＬＫ９０）とを含み、該第１のクロック信号（ＣＬＫ）は、該第２のクロック信号（ＣＬＫ９０）より、９０度進んでいる、請求項２７から３０のいずれか一項に記載のコンピュータシステム。
  32. 前記クロック速度信号（ＳＰＥＥＤ）は、複数のクロック速度信号（４００、６００、８００）を含み、該クロック速度信号の数は、前記複数のクロック速度の数に等しく、
    前記シフトレジスタ出力信号（Ｆ）は、複数の出力信号（Ｆ４、Ｆ５、Ｆ６）を含み、該複数の出力信号のそれぞれは、前記遅延フラグ信号に一意の量の遅延提供する、請求項２７から３１のいずれか一項に記載のコンピュータシステム。
  33. 前記デコーダ（５６）は、前記複数のクロック速度のそれぞれに対して、前記カウンタ値信号と前記イネーブル信号（ＥＮ）と前記複数のクロック速度信号（４００、６００、８００）のうちの１つとを受信する論理回路を備え、該論理回路は、該イネーブル信号（ＥＮ）と該複数のクロック速度信号（４００、６００、８００）のうちの１つと所定のカウンタ値を示す該カウンタ値信号との受信に応答して、前記コマンド信号（ＣＯＬ）を提供する、請求項３２に記載のコンピュータシステム。
  34. 前記複数の出力信号（Ｆ４、Ｆ５、Ｆ６）のそれぞれは、前記複数のクロック速度信号（４００、６００、８００）のそれぞれに対応する、請求項３２に記載のコンピュータシステム。
  35. 前記選択手段は、複数の論理ゲートを備え、
    該複数の論理ゲートのうちの１つは、前記複数のクロック速度のうちの対応する１つに対応しており、該複数の論理ゲートのそれぞれは、前記複数のクロック速度信号（４００、６００、８００）のうちの１つと前記シフトレジスタ出力信号（Ｆ）からの前記複数の出力信号（Ｆ４、Ｆ５、Ｆ６）からの対応する出力信号（Ｆ４、Ｆ５、Ｆ６）とを受信し、
    該複数のクロック速度信号（４００、６００、８００）のうちの１つの受信に応答して、該複数の論理ゲートのうちの１つがイネーブルされることにより、該シフトレジスタ出力信号（Ｆ）から前記信号出力手段に該複数の出力信号（Ｆ４、Ｆ５、Ｆ６）のうちの１つを通過させる、請求項３４に記載のコンピュータシステム。
  36. 前記信号出力手段は、第１の論理ゲート（６２）と第２の論理ゲート（６６）とを備え、
    該第１の論理ゲート（６２）の入力は、前記第１のクロック信号（ＣＬＫ）を受信し、さらに、インバータを介して前記第２のクロック信号（ＣＬＫ９０）を受信し、該第２の論理ゲート（６６）の入力は、インバータを介して前記第１のクロック信号（ＣＬＫ）を受信し、さらに、該第２のクロック信号（ＣＬＫ９０）を受信し、
    該第１のクロック信号（ＣＬＫ）と該第２のクロック信号（ＣＬＫ９０）とが第１および第２の所定の値を出力する場合には、該第１の論理ゲート（６２）および該第２の論理ゲート（６６）のそれぞれがイネーブルされ、
    該信号出力手段に提供される前記シフトレジスタからの出力信号とイネーブルされる該第１の論理ゲート（６２）および該第２の論理ゲート（６６）のうちの少なくとも１つに応答して、前記スタート信号（ＳＴＡＲＴ）が生成される、請求項３５に記載のコンピュータシステム。
  37. 前記カウンタ制御回路（４６）は、
    論理ゲート（１１４）と、
    ラッチ回路（１００、１０２、１０４）と、
    第１のスイッチ（１１６）と、
    第２のスイッチ（１１８）と
    を備え、
    該論理ゲート（１１４）は、前記イネーブル信号（ＥＮＡＢＬＥ）と該ラッチ回路（１００、１０２、１０４）からの出力信号とを受信し、該イネーブル信号（ＥＮＡＢＬＥ）と該ラッチ回路（１００、１０２、１０４）からの出力信号との受信に応答して、該第１のスイッチ（１１６）をイネーブルするように出力信号を提供し、
    該第１のスイッチ（１１６）は、前記スタート信号（ＳＴＡＲＴ）と該論理ゲート（１１４）からの出力信号とを受信し、該スタート信号（ＳＴＡＲＴ）と該論理ゲート（１１４）からの出力信号との受信に応答して、該ラッチ回路（１００、１０２、１０４）に出力信号を提供し、
    該第２のスイッチ（１１８）は、前記ストップ信号（ＳＴＯＰ）を受信し、該ストップ信号（ＳＴＯＰ）の受信に応答して、該ラッチ回路（１００、１０２、１０４）に所定の電圧（ＧＮＤ）を提供する、請求項２７から３６のいずれか一項に記載のコンピュータシステム。
  38. 前記ラッチ回路は、前記論理ゲート（１１４）において提供される前記イネーブル信号（ＥＮＡＢＬＥ）と前記ラッチ回路（１００、１０２、１０４）の出力信号と前記第１のスイッチ（１１６）に提供される前記スタート信号（ＳＴＡＲＴ）とに応答して、第１の所定（Ｃ−ＥＮハイ、Ｃ−ＥＮ * ロー）のカウンタイネーブル信号（Ｃ−ＥＮおよびＣ−ＥＮ * ）を提供し、
    前記ラッチ回路は、前記第２のスイッチ（１１８）に提供される前記ストップ信号（ＳＴＯＰ）に応答して、第２の所定（Ｃ−ＥＮロー、Ｃ−ＥＮ * ハイ）のカウンタイネーブル信号（Ｃ−ＥＮおよびＣ−ＥＮ * ）を提供する、請求項３６に記載のコンピュータシステム。
  39. 前記ロードレジスタ（５２）は、複数の異なるクロック速度のそれぞれに対する少なくとも１つの初期カウンタ値を格納し、
    前記カウンタにロードされる該初期カウンタ値は、前記クロック速度信号（ＳＰＥＥＤ）によって示される前記クロック信号の速度と該複数の異なるクロック速度のうちの最大速度とによって決定される、請求項２７から３８のいずれか一項に記載のコンピュータシステム。
  40. メモリ装置のためのコマンド信号を生成する方法であって、
    該方法は、
    クロックの速度を示すクロック速度信号（ＳＰＥＥＤ）をレジスタ（３０）から提供することであって、該クロックは、複数のクロック速度（４００、６００、８００）のうちの１つを有し得る、ことと、
    カウンタスタート論理回路（４０）を用いて、クロック信号（ＣＬＫおよびＣＬＫ９０）と該クロック信号（ＣＬＫおよびＣＬＫ９０）の所定の数のサイクルに続く信号（Ｆ）と該クロック速度信号（ＳＰＥＥＤ）とを受信し、該クロック信号（ＣＬＫおよびＣＬＫ９０）に応答して、該信号（Ｆ）の受信に続く可変な数のクロックサイクルの後に、スタート信号（ＳＴＡＲＴ）信号を生成することと、
    カウンタ制御回路（４６）を用いて、該スタート信号（ＳＴＡＲＴ）とストップ信号（ＳＴＯＰ）とイネーブル信号（ＥＮＡＢＬＥ）信号とを受信し、該カウンタ制御回路（４６）が該イネーブル信号（ＥＮＡＢＬＥ）信号によってイネーブルされる場合にはいつでも、該スタート信号（ＳＴＡＲＴ）と該ストップ信号（ＳＴＯＰ）とに応答して、カウンタイネーブル信号（Ｃ−ＥＮおよびＣ−ＥＮ * ）を提供することと、
    カウンタ（５０）を用いて、該カウンタイネーブル信号（Ｃ−ＥＮおよびＣ−ＥＮ * ）と該クロック信号（ＣＬＫおよびＣＬＫ９０）とを受信し、該カウンタイネーブル信号（Ｃ−ＥＮおよびＣ−ＥＮ * ）の受信に応答して、該クロック信号に応答して該カウンタ（５０）によってインクリメントまたはデクリメントされるカウンタ値を示すカウンタ値信号を生成することと、
    デコーダ（５６）を用いて、該カウンタからの該カウンタ値信号と該レジスタ（３０）からの該クロック速度信号（ＳＰＥＥＤ）とを受信し、イネーブル信号（ＥＮ）に応答して、該カウンタ値信号によって示される該カウンタ値と該クロック速度信号（ＳＰＥＥＤ）によって示される該クロック速度とに対するコマンド信号（ＣＯＬ）を提供することと
    を包含し、
    該カウンタスタート論理回路（４０）は、
    選択手段と信号出力手段とを備え、
    該選択手段を用いて、該クロック速度信号（ＳＰＥＥＤ）と該信号（Ｆ）とを受信し、該複数のクロック速度（４００、６００、８００）のうちの１つを示す該クロック速度信号（ＳＰＥＥＤ）に応答して、該クロック信号（ＣＬＫおよびＣＬＫ９０）の所定の数のサイクルの後に、該信号（Ｆ）を出力し、
    該信号出力手段を用いて、該クロック信号（ＣＬＫおよびＣＬＫ９０）と該選択手段から出力された該信号（Ｆ）とを受信し、該クロック信号（ＣＬＫおよびＣＬＫ９０）の所定の値と該選択手段から出力された該信号（Ｆ）の受信とに応答して、該スタート信号（ＳＴＡＲＴ）を出力する、方法。
  41. 複数のシフト段を有するシフトレジスタ（３４）であって、フラグ信号（ＦＬＡＧ）を遅延するシフトレジスタ（３４）を用いて、クロック信号（ＣＬＫ）を受信することと、
    該複数のシフト段の第１のシフト段を用いて、該フラグ信号を受信することと、
    該シフトレジスタを用いて、該複数のシフト段を介して、該第１のシフト段から最後のシフト段に該フラグ信号をシフトすることにより、該複数のシフト段のそれぞれにおいて遅延フラグ信号を提供することと、
    該シフトレジスタを用いて、該フラグ信号の遅延の量を示す前記信号（Ｆ）を提供することと
    をさらに包含する、請求項４０に記載の方法。
  42. ロードレジスタ（５２）から初期カウンタ値を示す初期カウンタ値信号（ＬＤ ＣＮＴ）を前記カウンタ（５０）にロードすることをさらに包含し、
    該初期カウンタ値は、前記クロック信号（ＣＬＫおよびＣＬＫ９０）に応答して、インクリメントまたはデクリメントされるカウンタ値であり、該初期カウント値は、前記クロック速度信号（ＳＰＥＥＤ）の関数である、請求項４０または４１に記載の方法。
  43. 前記レジスタ（３０）は、前記複数のクロック速度の数に対応する複数のストレージセルを備え、該複数のストレージセルのそれぞれは、該クロック速度を示す前記クロック速度信号を提供する、請求項４０から４２のいずれか一項に記載の方法。
  44. 前記クロック信号（ＣＬＫおよびＣＬＫ９０）は、第１のクロック信号（ＣＬＫ）と第２のクロック信号（ＣＬＫ９０）とを含み、該第１のクロック信号（ＣＬＫ）は、該第２のクロック信号（ＣＬＫ９０）より、９０度進んでいる、請求項４０から４３のいずれか一項に記載の方法。
  45. 前記クロック速度信号（ＳＰＥＥＤ）は、複数のクロック速度信号（４００、６００、８００）を含み、該クロック速度信号の数は、前記複数のクロック速度の数に等しく、
    前記シフトレジスタ出力信号（Ｆ）は、複数の出力信号（Ｆ４、Ｆ５、Ｆ６）を含み、該複数の出力信号のそれぞれは、前記遅延フラグ信号に一意の量の遅延提供する、請求項４０から４４のいずれか一項に記載の方法。
  46. 前記デコーダ（５６）は、前記複数のクロック速度のそれぞれに対して、前記カウンタ値信号と前記イネーブル信号（ＥＮ）と前記複数のクロック速度信号（４００、６００、８００）のうちの１つとを受信する論理回路を備え、
    前記方法は、
    該論理回路が該イネーブル信号（ＥＮ）と該複数のクロック速度信号（４００、６００、８００）のうちの１つと所定のカウンタ値を示す該カウンタ値信号とを受信することに応答して、該論理回路から前記コマンド信号（ＣＯＬ）を提供することをさらに包含する、請求項４５に記載の方法。
  47. 前記複数の出力信号（Ｆ４、Ｆ５、Ｆ６）のそれぞれは、前記複数のクロック速度信号（４００、６００、８００）のそれぞれに対応する、請求項４５に記載の方法。
  48. 前記選択手段は、複数の論理ゲートを備え、
    該複数の論理ゲートのうちの１つは、前記複数のクロック速度のうちの対応する１つに対応しており、該複数の論理ゲートのそれぞれは、前記複数のクロック速度信号（４００、６００、８００）のうちの１つと前記シフトレジスタ出力信号（Ｆ）からの前記複数の出力信号（Ｆ４、Ｆ５、Ｆ６）からの対応する出力信号（Ｆ４、Ｆ５、Ｆ６）とを受信し、
    前記方法は、
    該複数のクロック速度信号（４００、６００、８００）のうちの１つの受信に応答して、該複数の論理ゲートのうちの１つがイネーブルされる場合には、該シフトレジスタ出力信号（Ｆ）から前記信号出力手段に該複数の出力信号（Ｆ４、Ｆ５、Ｆ６）のうちの１つを通過させることをさらに包含する、請求項４７に記載の方法。
  49. 前記信号出力手段は、第１の論理ゲート（６２）と第２の論理ゲート（６６）とを備え、
    該第１の論理ゲート（６２）の入力は、前記第１のクロック信号（ＣＬＫ）を受信し、さらに、インバータを介して前記第２のクロック信号（ＣＬＫ９０）を受信し、該第２の論理ゲート（６６）の入力は、インバータを介して前記第１のクロック信号（ＣＬＫ）を受信し、さらに、該第２のクロック信号（ＣＬＫ９０）を受信し、
    前記方法は、
    該第１のクロック信号（ＣＬＫ）と該第２のクロック信号（ＣＬＫ９０）とが、第１および第２の所定の値を出力する場合には、該第１の論理ゲート（６２）および該第２の論理ゲート（６６）のそれぞれをイネーブルすることと、
    該信号出力手段に提供される前記シフトレジスタからの出力信号とイネーブルされる該第１の論理ゲート（６２）および該第２の論理ゲート（６６）のうちの少なくとも１つとに応答して、前記スタート信号（ＳＴＡＲＴ）を生成することと
    をさらに包含する、請求項４８に記載の方法。
  50. 前記カウンタ制御回路（４６）は、
    論理ゲート（１１４）と、
    ラッチ回路（１００、１０２、１０４）と、
    第１のスイッチ（１１６）と、
    第２のスイッチ（１１８）と
    を備え、
    前記方法は、
    該論理ゲート（１１４）を用いて、前記イネーブル信号（ＥＮＡＢＬＥ）と該ラッチ回路（１００、１０２、１０４）からの出力信号とを受信し、該イネーブル信号（ＥＮＡＢＬＥ）と該ラッチ回路（１００、１０２、１０４）からの出力信号との受信に応答して、該第１のスイッチ（１１６）をイネーブルするように出力信号を提供することと、
    該第１のスイッチ（１１６）を用いて、前記スタート信号（ＳＴＡＲＴ）と該論理ゲート（１１４）からの出力信号を受信し、該スタート信号（ＳＴＡＲＴ）と該論理ゲート（１１４）からの出力信号との受信に応答して、該ラッチ回路（１００、１０２、１０４）に出力信号を提供することと、
    該第２のスイッチ（１１８）を用いて、前記ストップ信号（ＳＴＯＰ）を受信し、該ストップ信号（ＳＴＯＰ）の受信に応答して、該ラッチ回路（１００、１０２、１０４）に所定の電圧（ＧＮＤ）を提供することと
    をさらに包含する、請求項４０から４９のいずれか一項に記載の方法。
  51. 前記ラッチ回路を用いて、前記論理ゲート（１１４）において提供される前記イネーブル信号（ＥＮＡＢＬＥ）と前記ラッチ回路（１００、１０２、１０４）の出力信号と前記第１のスイッチ（１１６）に提供される前記スタート信号（ＳＴＡＲＴ）とに応答して、第１の所定（Ｃ−ＥＮハイ、Ｃ−ＥＮ * ロー）のカウンタイネーブル信号（Ｃ−ＥＮおよびＣ−ＥＮ * ）を提供することと、
    前記ラッチ回路を用いて、前記第２のスイッチ（１１８）に提供される前記ストップ信号（ＳＴＯＰ）に応答して、第２の所定（Ｃ−ＥＮロー、Ｃ−ＥＮ * ハイ）のカウンタイネーブル信号（Ｃ−ＥＮおよびＣ−ＥＮ * ）を提供することと
    をさらに包含する、請求項４９に記載の方法。
  52. 前記ロードレジスタ（５２）は、複数の異なるクロック速度のそれぞれに対する少なくとも１つの初期カウンタ値を格納し、
    前記カウンタにロードされる該初期カウンタ値は、前記クロック速度信号（ＳＰＥＥＤ）によって示される前記クロック信号の速度と該複数の異なるクロック速度のうちの最大速度とによって決定される、請求項４０から５１のいずれか一項に記載の方法。
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