JP2764360B2 - 並/直列変換回路、直/並列変換回路およびそれらを含むシステム - Google Patents
並/直列変換回路、直/並列変換回路およびそれらを含むシステムInfo
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- JP2764360B2 JP2764360B2 JP4124890A JP12489092A JP2764360B2 JP 2764360 B2 JP2764360 B2 JP 2764360B2 JP 4124890 A JP4124890 A JP 4124890A JP 12489092 A JP12489092 A JP 12489092A JP 2764360 B2 JP2764360 B2 JP 2764360B2
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- H03—ELECTRONIC CIRCUITRY
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- Engineering & Computer Science (AREA)
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- Analogue/Digital Conversion (AREA)
Description
【0001】
【産業上の利用分野】この発明は、並/直列変換回路、
直/並列変換回路およびそれらを含むシステムに関す
る。
直/並列変換回路およびそれらを含むシステムに関す
る。
【0002】
【従来の技術】並/直列変換回路および直/並列変換回
路は、通信用IC(集積回路)、RAM(ランダムアク
セスメモリ)、ROM(リードオンリメモリ)等のメモ
リを内蔵するIC、その他の種々の回路に広く用いられ
る。
路は、通信用IC(集積回路)、RAM(ランダムアク
セスメモリ)、ROM(リードオンリメモリ)等のメモ
リを内蔵するIC、その他の種々の回路に広く用いられ
る。
【0003】図8は、従来の並/直列変換回路の構成の
一例を示す図である。図8の並/直列変換回路10a
は、直列に接続されたn個のレジスタ回路11を含む。
ここでnは正の整数を表わす。各レジスタ回路11は、
マスタラッチ12およびスレーブラッチ13を含む。
一例を示す図である。図8の並/直列変換回路10a
は、直列に接続されたn個のレジスタ回路11を含む。
ここでnは正の整数を表わす。各レジスタ回路11は、
マスタラッチ12およびスレーブラッチ13を含む。
【0004】n個のレジスタ回路11に対応してn個の
並列入力端子16が設けられる。各レジスタ回路11内
のマスタラッチ12は対応する並列入力端子16に接続
される。また、最終段のレジスタ回路11内のスレーブ
ラッチ13は直列出力端子14に接続される。
並列入力端子16が設けられる。各レジスタ回路11内
のマスタラッチ12は対応する並列入力端子16に接続
される。また、最終段のレジスタ回路11内のスレーブ
ラッチ13は直列出力端子14に接続される。
【0005】各マスタラッチ12は、スイッチS11、
並列入力スイッチS13、インバータG11およびウィ
ークインバータG12を含む。スイッチS11は、前段
のスレーブラッチ13に接続されるノードn11とノー
ドn12との間に接続される。スイッチS13は、対応
する並列入力端子16とノードn12との間に接続され
る。インバータG11はノードn12とノードn13と
の間に接続され、ウィークインバータG12はノードn
13とノードn12との間にインバータG11と逆並列
に接続される。
並列入力スイッチS13、インバータG11およびウィ
ークインバータG12を含む。スイッチS11は、前段
のスレーブラッチ13に接続されるノードn11とノー
ドn12との間に接続される。スイッチS13は、対応
する並列入力端子16とノードn12との間に接続され
る。インバータG11はノードn12とノードn13と
の間に接続され、ウィークインバータG12はノードn
13とノードn12との間にインバータG11と逆並列
に接続される。
【0006】ウィークインバータG12を構成するトラ
ンジスタのゲート幅とゲート長との比は、インバータG
11を構成するトランジスタのゲート幅とゲート長との
比の約1/5に設定される。これにより、ウィークイン
バータG12は、インバータG11の1/5程度の電流
駆動能力を有する。インバータG11およびウィークイ
ンバータG12によりレシオラッチL11が構成され
る。
ンジスタのゲート幅とゲート長との比は、インバータG
11を構成するトランジスタのゲート幅とゲート長との
比の約1/5に設定される。これにより、ウィークイン
バータG12は、インバータG11の1/5程度の電流
駆動能力を有する。インバータG11およびウィークイ
ンバータG12によりレシオラッチL11が構成され
る。
【0007】各スレーブラッチ13は、スイッチS1
2、インバータG13およびウィークインバータG14
を含む。スイッチS12はノードn13とノードn14
との間に接続される。インバータG13はノードn14
とノードn15との間に接続され、ウィークインバータ
G14はノードn15とノードn14との間にインバー
タG13と逆並列に接続される。
2、インバータG13およびウィークインバータG14
を含む。スイッチS12はノードn13とノードn14
との間に接続される。インバータG13はノードn14
とノードn15との間に接続され、ウィークインバータ
G14はノードn15とノードn14との間にインバー
タG13と逆並列に接続される。
【0008】ウィークインバータG14も、ウィークイ
ンバータG12と同様に、インバータG13の1/5程
度の電流駆動能力を有する。インバータG13およびウ
ィークインバータG14によりレシオラッチL12が構
成される。
ンバータG12と同様に、インバータG13の1/5程
度の電流駆動能力を有する。インバータG13およびウ
ィークインバータG14によりレシオラッチL12が構
成される。
【0009】各マスタラッチ12内のスイッチS11
は、ANDゲートG10から出力される制御信号S1に
より制御される。ANDゲートG10の一方の入力端子
には第1のクロック信号CLK1が与えられ、他方の入
力端子にはトリガクロック信号/TRGが与えられる。
また、各マスタラッチ12内のスイッチS13は、トリ
ガクロック信号TRGにより制御される。さらに、各ス
レーブラッチ13内のスイッチS12は、第2のクロッ
ク信号CLK2により制御される。
は、ANDゲートG10から出力される制御信号S1に
より制御される。ANDゲートG10の一方の入力端子
には第1のクロック信号CLK1が与えられ、他方の入
力端子にはトリガクロック信号/TRGが与えられる。
また、各マスタラッチ12内のスイッチS13は、トリ
ガクロック信号TRGにより制御される。さらに、各ス
レーブラッチ13内のスイッチS12は、第2のクロッ
ク信号CLK2により制御される。
【0010】第1および第2のクロック信号CLK1,
CLK2は2相のクロック信号であってもよく、また、
単相のクロック信号であってもよい。トリガクロック信
号/TRGはトリガクロック信号TRGの反転信号であ
る。
CLK2は2相のクロック信号であってもよく、また、
単相のクロック信号であってもよい。トリガクロック信
号/TRGはトリガクロック信号TRGの反転信号であ
る。
【0011】並列入力信号DI(0)〜DI(n−1)
はそれぞれ並列入力端子16に与えられる。直列出力端
子14からは直列信号が出力される。
はそれぞれ並列入力端子16に与えられる。直列出力端
子14からは直列信号が出力される。
【0012】次に、図9のタイミング図を参照しながら
図8の並/直列変換回路の動作を説明する。
図8の並/直列変換回路の動作を説明する。
【0013】サイクルCY1において、第1のクロック
信号CLK1およびトリガクロック信号TRGが“H”
に立上がると、各マスタラッチ12内のスイッチS13
がオンする。それにより、並列入力信号DI(m)がレ
シオラッチL11に取込まれ、ラッチされる。
信号CLK1およびトリガクロック信号TRGが“H”
に立上がると、各マスタラッチ12内のスイッチS13
がオンする。それにより、並列入力信号DI(m)がレ
シオラッチL11に取込まれ、ラッチされる。
【0014】次に、第2のクロック信号CLK2が
“H”に立上がると、各スレーブラッチ13内のスイッ
チS12がオンする。それにより、各マスタラッチ12
内のレシオラッチL11にラッチされた信号が各スレー
ブラッチ13内のレシオラッチL12に与えられ、ラッ
チされる。
“H”に立上がると、各スレーブラッチ13内のスイッ
チS12がオンする。それにより、各マスタラッチ12
内のレシオラッチL11にラッチされた信号が各スレー
ブラッチ13内のレシオラッチL12に与えられ、ラッ
チされる。
【0015】サイクルCY2においては、第1のクロッ
ク信号CLK1が“H”に立上がり、トリガクロック信
号TRGは“L”のまま変化しない。それにより、制御
信号S1が“H”に立上がる。したがって、各マスタラ
ッチ12内のスイッチS11がオンする。それにより、
前段のスレーブラッチ13にラッチされた信号がマスタ
ラッチ12内のレシオラッチL11に与えられ、ラッチ
される。
ク信号CLK1が“H”に立上がり、トリガクロック信
号TRGは“L”のまま変化しない。それにより、制御
信号S1が“H”に立上がる。したがって、各マスタラ
ッチ12内のスイッチS11がオンする。それにより、
前段のスレーブラッチ13にラッチされた信号がマスタ
ラッチ12内のレシオラッチL11に与えられ、ラッチ
される。
【0016】次に、第2のクロック信号CLK2が
“H”に立上がると、各スレーブラッチ13内のスイッ
チS12がオンする。それにより、各マスタラッチ12
内のレシオラッチL11にラッチされた信号が各スレー
ブラッチ13内のレシオラッチL12に与えられ、ラッ
チされる。
“H”に立上がると、各スレーブラッチ13内のスイッ
チS12がオンする。それにより、各マスタラッチ12
内のレシオラッチL11にラッチされた信号が各スレー
ブラッチ13内のレシオラッチL12に与えられ、ラッ
チされる。
【0017】サイクルCY3〜CYnにおいても、サイ
クルCY2と同様の動作が行なわれる。
クルCY2と同様の動作が行なわれる。
【0018】このように、トリガクロック信号TRGに
応答して入力された並列入力信号DI(0)〜DI(n
−1)が、第1および第2のクロック信号CLK1,C
LK2に応答して、複数のレジスタ回路11内をシフト
され、直列出力端子14から直列信号として順次出力さ
れる。
応答して入力された並列入力信号DI(0)〜DI(n
−1)が、第1および第2のクロック信号CLK1,C
LK2に応答して、複数のレジスタ回路11内をシフト
され、直列出力端子14から直列信号として順次出力さ
れる。
【0019】図11は、従来の直/並列変換回路の構成
の一例を示す図である。図11の直/並列変換回路20
aは、直列に接続されたn個のレジスタ回路21を含
む。各レジスタ回路21は、マスタラッチ22、スレー
ブラッチ23および並列出力ラッチ24を含む。マスタ
ラッチ22およびスレーブラッチ23は直列に接続さ
れ、並列出力ラッチ24はマスタラッチ22とスレーブ
ラッチ23との接続点に接続される。
の一例を示す図である。図11の直/並列変換回路20
aは、直列に接続されたn個のレジスタ回路21を含
む。各レジスタ回路21は、マスタラッチ22、スレー
ブラッチ23および並列出力ラッチ24を含む。マスタ
ラッチ22およびスレーブラッチ23は直列に接続さ
れ、並列出力ラッチ24はマスタラッチ22とスレーブ
ラッチ23との接続点に接続される。
【0020】この直/並列変換回路20aは、n個の並
列出力信号DO(0)〜DO(n−1)を出力するため
のn個の並列出力端子27を有する。各レジスタ回路2
1内の並列出力ラッチ24は、対応する並列出力端子2
7に接続される。また、初段のレジスタ回路21内のマ
スタラッチ22は直列入力端子25に接続される。
列出力信号DO(0)〜DO(n−1)を出力するため
のn個の並列出力端子27を有する。各レジスタ回路2
1内の並列出力ラッチ24は、対応する並列出力端子2
7に接続される。また、初段のレジスタ回路21内のマ
スタラッチ22は直列入力端子25に接続される。
【0021】各マスタラッチ22は、スイッチS21、
インバータG21およびウィークインバータG22を含
む。スイッチS21は、前段のスレーブラッチ23に接
続されるノードn21とノードn22との間に接続され
る。インバータG21は、ノードn22とノードn23
との間に接続され、ウィークインバータG22はノード
n23とノードn22との間にインバータG21と逆並
列に接続される。
インバータG21およびウィークインバータG22を含
む。スイッチS21は、前段のスレーブラッチ23に接
続されるノードn21とノードn22との間に接続され
る。インバータG21は、ノードn22とノードn23
との間に接続され、ウィークインバータG22はノード
n23とノードn22との間にインバータG21と逆並
列に接続される。
【0022】ウィークインバータG22は、インバータ
G21の1/5程度の電流駆動能力を有する。インバー
タG21およびウィークインバータG22によりレシオ
ラッチL21が構成される。
G21の1/5程度の電流駆動能力を有する。インバー
タG21およびウィークインバータG22によりレシオ
ラッチL21が構成される。
【0023】各スレーブラッチ23は、スイッチS2
2、インバータG23およびウィークインバータG24
を含む。スイッチS22はノードn23とノードn24
との間に接続される。インバータG23はノードn24
とノードn25との間に接続され、ウィークインバータ
G24はノードn25とノードn24との間にインバー
タG23と逆並列に接続される。
2、インバータG23およびウィークインバータG24
を含む。スイッチS22はノードn23とノードn24
との間に接続される。インバータG23はノードn24
とノードn25との間に接続され、ウィークインバータ
G24はノードn25とノードn24との間にインバー
タG23と逆並列に接続される。
【0024】ウィークインバータG24も、ウィークイ
ンバータG22と同様に、インバータG23の1/5程
度の電流駆動能力を有する。インバータG23およびウ
ィークインバータG24によりレシオラッチL22が構
成される。
ンバータG22と同様に、インバータG23の1/5程
度の電流駆動能力を有する。インバータG23およびウ
ィークインバータG24によりレシオラッチL22が構
成される。
【0025】各並列出力ラッチ24は、並列出力スイッ
チS23、インバータG25およびウィークインバータ
G26を含む。スイッチS23はノードn23とノード
n26との間に接続される。インバータG25はノード
n26とノードn27との間に接続され、ウィークイン
バータG26はノードn27とノードn26との間にイ
ンバータG25と逆並列に接続される。
チS23、インバータG25およびウィークインバータ
G26を含む。スイッチS23はノードn23とノード
n26との間に接続される。インバータG25はノード
n26とノードn27との間に接続され、ウィークイン
バータG26はノードn27とノードn26との間にイ
ンバータG25と逆並列に接続される。
【0026】ウィークインバータG26も、ウィークイ
ンバータG22と同様に、インバータG25の1/5程
度の電流駆動能力を有する。インバータG25およびウ
ィークインバータG26によりレシオラッチL23が構
成される。
ンバータG22と同様に、インバータG25の1/5程
度の電流駆動能力を有する。インバータG25およびウ
ィークインバータG26によりレシオラッチL23が構
成される。
【0027】各マスタラッチ22内のスイッチS21
は、第1のクロック信号CLK1により制御される。各
スレーブラッチ23内のスイッチS22は、ANDゲー
トG20から出力される制御信号S2により制御され
る。ANDゲートG20の一方の入力端子には第2のク
ロック信号CLK2が与えられ、他方の入力端子にはト
リガクロック信号/TRGが与えられる。各並列出力ラ
ッチ24内のスイッチS23は、トリガクロック信号T
RGにより制御される。
は、第1のクロック信号CLK1により制御される。各
スレーブラッチ23内のスイッチS22は、ANDゲー
トG20から出力される制御信号S2により制御され
る。ANDゲートG20の一方の入力端子には第2のク
ロック信号CLK2が与えられ、他方の入力端子にはト
リガクロック信号/TRGが与えられる。各並列出力ラ
ッチ24内のスイッチS23は、トリガクロック信号T
RGにより制御される。
【0028】次に、図12のタイミング図を参照しなが
ら図11の直/並列変換回路20aの動作を説明する。
ら図11の直/並列変換回路20aの動作を説明する。
【0029】サイクルCY1において、第1のクロック
信号CLK1が“H”に立上がると、各マスタラッチ2
2内のスイッチS21がオンする。それにより、前段の
スレーブラッチ23にラッチされた信号がマスタラッチ
22内のレシオラッチL21に与えられ、ラッチされ
る。
信号CLK1が“H”に立上がると、各マスタラッチ2
2内のスイッチS21がオンする。それにより、前段の
スレーブラッチ23にラッチされた信号がマスタラッチ
22内のレシオラッチL21に与えられ、ラッチされ
る。
【0030】次に、第2のクロック信号CLK2が
“H”に立上がると、制御信号S2も“H”に立上が
る。それにより、各スレーブラッチ23内のスイッチS
22がオンする。その結果、各マスタラッチ22内のレ
シオラッチL21にラッチされた信号が各スレーブラッ
チ23内のレシオラッチL22に与えられ、ラッチされ
る。
“H”に立上がると、制御信号S2も“H”に立上が
る。それにより、各スレーブラッチ23内のスイッチS
22がオンする。その結果、各マスタラッチ22内のレ
シオラッチL21にラッチされた信号が各スレーブラッ
チ23内のレシオラッチL22に与えられ、ラッチされ
る。
【0031】サイクルCY2〜サイクルCYn−1にお
いても、サイクルCY1と同様の動作が行なわれる。
いても、サイクルCY1と同様の動作が行なわれる。
【0032】サイクルCYnにおいては、第1のクロッ
ク信号CLK1が“H”に立上がると、各マスタラッチ
22内のスイッチS21がオンする。それにより、前段
のスレーブラッチ23にラッチされた信号が各マスタラ
ッチ22内のレシオラッチL21に与えられ、ラッチさ
れる。
ク信号CLK1が“H”に立上がると、各マスタラッチ
22内のスイッチS21がオンする。それにより、前段
のスレーブラッチ23にラッチされた信号が各マスタラ
ッチ22内のレシオラッチL21に与えられ、ラッチさ
れる。
【0033】次に、第2のクロック信号CLK2および
トリガクロック信号TRGが“H”に立上がると、AN
DゲートG20から出力される制御信号S2は“L”の
まま変化しない。したがって、各スレーブラッチ23内
のスイッチS22はオンせず、各並列出力ラッチ24内
のスイッチS23がオンする。それにより、各マスタラ
ッチ22内のレシオラッチL21にラッチされた信号が
各並列出力ラッチ24内のレシオラッチL23に与えら
れ、ラッチされる。
トリガクロック信号TRGが“H”に立上がると、AN
DゲートG20から出力される制御信号S2は“L”の
まま変化しない。したがって、各スレーブラッチ23内
のスイッチS22はオンせず、各並列出力ラッチ24内
のスイッチS23がオンする。それにより、各マスタラ
ッチ22内のレシオラッチL21にラッチされた信号が
各並列出力ラッチ24内のレシオラッチL23に与えら
れ、ラッチされる。
【0034】このようにして、直列入力端子25に与え
られた直列信号が、第1および第2のクロック信号CL
K1,CLK2に応答して複数のレジスタ回路21内を
シフトされ、トリガクロック信号TRGに応答して並列
出力信号DO(0)ないしDO(n−1)として出力さ
れる。
られた直列信号が、第1および第2のクロック信号CL
K1,CLK2に応答して複数のレジスタ回路21内を
シフトされ、トリガクロック信号TRGに応答して並列
出力信号DO(0)ないしDO(n−1)として出力さ
れる。
【0035】
【発明が解決しようとする課題】図8の並/直列変換回
路10aにおいては、各マスタラッチ12内のスイッチ
S11を制御するための制御信号S1は、第1のクロッ
ク信号CLK1とトリガクロック信号/TRGとのAN
D演算により得られる。そのため、図10に破線で示さ
れるように、第1のクロック信号CLK1とトリガクロ
ック信号/TRGとのタイミングがずれると問題が生じ
る。
路10aにおいては、各マスタラッチ12内のスイッチ
S11を制御するための制御信号S1は、第1のクロッ
ク信号CLK1とトリガクロック信号/TRGとのAN
D演算により得られる。そのため、図10に破線で示さ
れるように、第1のクロック信号CLK1とトリガクロ
ック信号/TRGとのタイミングがずれると問題が生じ
る。
【0036】すなわち、トリガクロック信号/TRGの
立下がりのタイミングが第1のクロック信号CLK1の
立上がりのタイミングよりも早くなり、トリガクロック
信号/TRGの立上がりのタイミングが第1のクロック
信号CLK1の立下がりのタイミングよりも早くなる
と、制御信号S1に、破線で示すようなひげが発生す
る。
立下がりのタイミングが第1のクロック信号CLK1の
立上がりのタイミングよりも早くなり、トリガクロック
信号/TRGの立上がりのタイミングが第1のクロック
信号CLK1の立下がりのタイミングよりも早くなる
と、制御信号S1に、破線で示すようなひげが発生す
る。
【0037】その結果、各マスタラッチ12内のスイッ
チS13が、トリガ信号TRGの“H”の期間T1の間
オンした後、スイッチS11が、制御信号S1の“H”
の期間T2の間オンする。これによりスイッチS13の
オンによりレシオラッチL11に入力された並列入力信
号が、スイッチS11のオンにより、前段のスレーブラ
ッチ13から与えられる信号によって書換えられる可能
性がある。
チS13が、トリガ信号TRGの“H”の期間T1の間
オンした後、スイッチS11が、制御信号S1の“H”
の期間T2の間オンする。これによりスイッチS13の
オンによりレシオラッチL11に入力された並列入力信
号が、スイッチS11のオンにより、前段のスレーブラ
ッチ13から与えられる信号によって書換えられる可能
性がある。
【0038】このようにして、図8の並/直列変換回路
10aにおいて誤動作が生じる可能性がある。
10aにおいて誤動作が生じる可能性がある。
【0039】また、図11の直/並列変換回路20aに
おいては、各スレーブラッチ23内のスイッチS22を
制御する制御信号S2は、第2のクロック信号CLK2
とトリガクロック信号/TRGとのAND演算により得
られる。そのため、図13に破線で示すように、第2の
クロック信号CLK2とトリガクロック信号/TRGと
のタイミングがずれた場合に問題が生じる。
おいては、各スレーブラッチ23内のスイッチS22を
制御する制御信号S2は、第2のクロック信号CLK2
とトリガクロック信号/TRGとのAND演算により得
られる。そのため、図13に破線で示すように、第2の
クロック信号CLK2とトリガクロック信号/TRGと
のタイミングがずれた場合に問題が生じる。
【0040】すなわち、トリガクロック信号/TRGの
立下がりのタイミングが第2のクロック信号CLK2の
立上がりのタイミングよりも遅く、トリガクロック信号
/TRGの立上がりのタイミングが第2のクロック信号
CLK2の立下がりのタイミングよりも遅いと、制御信
号S2に破線で示されるようなひげが生じる。
立下がりのタイミングが第2のクロック信号CLK2の
立上がりのタイミングよりも遅く、トリガクロック信号
/TRGの立上がりのタイミングが第2のクロック信号
CLK2の立下がりのタイミングよりも遅いと、制御信
号S2に破線で示されるようなひげが生じる。
【0041】その結果、各スレーブラッチ23内のスイ
ッチS22は、制御信号S2の“H”の期間T3の間オ
ンした後、各並列出力ラッチ24内のスイッチS23
が、トリガクロック信号TRGの“H”の期間T4の間
オンする。その結果、スイッチS22のオンによりレシ
オラッチL21内のインバータG21がレシオラッチL
22内のウィークインバータG24と競合しながらイン
バータG23を駆動した後、スイッチS23のオンによ
り、レシオラッチL21内のインバータG21がレシオ
ラッチL23内のウィークインバータG26と競合しな
がらインバータG25を駆動することになる。そのた
め、レシオラッチL23にラッチされる信号が不安定に
なる。
ッチS22は、制御信号S2の“H”の期間T3の間オ
ンした後、各並列出力ラッチ24内のスイッチS23
が、トリガクロック信号TRGの“H”の期間T4の間
オンする。その結果、スイッチS22のオンによりレシ
オラッチL21内のインバータG21がレシオラッチL
22内のウィークインバータG24と競合しながらイン
バータG23を駆動した後、スイッチS23のオンによ
り、レシオラッチL21内のインバータG21がレシオ
ラッチL23内のウィークインバータG26と競合しな
がらインバータG25を駆動することになる。そのた
め、レシオラッチL23にラッチされる信号が不安定に
なる。
【0042】このようにして、図11の直/並列変換回
路20aにおいては、トリガ信号/TRGのずれによっ
て誤動作が生じる可能性がある。
路20aにおいては、トリガ信号/TRGのずれによっ
て誤動作が生じる可能性がある。
【0043】この発明の目的は、誤動作が生じない並/
直列変換回路を提供することである。
直列変換回路を提供することである。
【0044】この発明の他の目的は、誤動作が生じない
直/並列変換回路を提供することである。
直/並列変換回路を提供することである。
【0045】この発明のさらに他の目的は、誤動作が生
じない直/並列変換回路および並/直列変換回路を含む
システムを提供することである。
じない直/並列変換回路および並/直列変換回路を含む
システムを提供することである。
【0046】
【課題を解決するための手段】 (1) 第1の発明に係る並/直列変換回路 複数の並列信号を直列信号に変換する並/直列変換回路
は、複数の並列信号に対応して設けられかつ直列に接続
された複数のレジスタ手段を備える。複数のレジスタ手
段の各々は第1および第2の保持手段を含む。
は、複数の並列信号に対応して設けられかつ直列に接続
された複数のレジスタ手段を備える。複数のレジスタ手
段の各々は第1および第2の保持手段を含む。
【0047】第1の保持手段は、第1のラッチ回路、第
1のスイッチ手段および第2のスイッチ手段を含む。第
1のスイッチ手段は、第1のクロック信号に応答して、
前段から与えられる信号を第1のラッチ回路に供給す
る。第2のスイッチ手段は、所定の制御信号に応答し
て、対応する並列信号を第1のラッチ回路に供給する。
1のスイッチ手段および第2のスイッチ手段を含む。第
1のスイッチ手段は、第1のクロック信号に応答して、
前段から与えられる信号を第1のラッチ回路に供給す
る。第2のスイッチ手段は、所定の制御信号に応答し
て、対応する並列信号を第1のラッチ回路に供給する。
【0048】第2の保持手段は、第2のラッチ回路、お
よび第3のスイッチ手段を含む。第3のスイッチ手段
は、第2のクロック信号に応答して、第1の保持手段か
ら与えられる信号を第2のラッチ回路に供給する。
よび第3のスイッチ手段を含む。第3のスイッチ手段
は、第2のクロック信号に応答して、第1の保持手段か
ら与えられる信号を第2のラッチ回路に供給する。
【0049】第2のラッチ回路は、トライステート型の
第1の反転手段、および第2の反転手段を含む。第1の
反転手段は、第3のスイッチ手段からの信号を受け、制
御信号に応答して高インピーダンス状態になる。第2の
反転手段は、第1の反転手段に逆並列に接続されかつ第
1の反転手段よりも小さい駆動能力を有する。
第1の反転手段、および第2の反転手段を含む。第1の
反転手段は、第3のスイッチ手段からの信号を受け、制
御信号に応答して高インピーダンス状態になる。第2の
反転手段は、第1の反転手段に逆並列に接続されかつ第
1の反転手段よりも小さい駆動能力を有する。
【0050】(2) 第2の発明に係る直/並列変換回
路 直列信号を複数の並列信号に変換する直/並列変換回路
は、複数の並列信号に対応して設けられかつ直列に接続
された複数のレジスタ手段を備える。複数のレジスタ手
段の各々は第1、第2および第3の保持手段を含む。
路 直列信号を複数の並列信号に変換する直/並列変換回路
は、複数の並列信号に対応して設けられかつ直列に接続
された複数のレジスタ手段を備える。複数のレジスタ手
段の各々は第1、第2および第3の保持手段を含む。
【0051】第1の保持手段は、第1のラッチ回路、お
よび第1のスイッチ手段を含む。第1のスイッチ手段
は、第1のクロック信号に応答して、前段から与えられ
る信号を第1のラッチ回路に供給する。
よび第1のスイッチ手段を含む。第1のスイッチ手段
は、第1のクロック信号に応答して、前段から与えられ
る信号を第1のラッチ回路に供給する。
【0052】第2の保持手段は、第2のラッチ回路、お
よび第2のスイッチ手段を含む。第2のスイッチ手段
は、第2のクロック信号に応答して、第1の保持手段か
ら与えられる信号を第2のラッチ回路に供給する。
よび第2のスイッチ手段を含む。第2のスイッチ手段
は、第2のクロック信号に応答して、第1の保持手段か
ら与えられる信号を第2のラッチ回路に供給する。
【0053】第3の保持手段は、第3のラッチ回路、お
よび第3のスイッチ手段を含む。第3のスイッチ手段
は、所定の制御信号に応答して、第1の保持手段から与
えられる信号を並列信号として第3のラッチ回路に供給
する。
よび第3のスイッチ手段を含む。第3のスイッチ手段
は、所定の制御信号に応答して、第1の保持手段から与
えられる信号を並列信号として第3のラッチ回路に供給
する。
【0054】第2のラッチ回路は、第1の反転手段、お
よびトライステート型の第2の反転手段を含む。第1の
反転手段は、第2のスイッチ手段からの信号を受ける。
第2の反転手段は、第1の反転手段に逆並列に接続され
かつ第1の反転手段よりも小さい駆動能力を有し、制御
信号に応答して高インピーダンス状態になる。
よびトライステート型の第2の反転手段を含む。第1の
反転手段は、第2のスイッチ手段からの信号を受ける。
第2の反転手段は、第1の反転手段に逆並列に接続され
かつ第1の反転手段よりも小さい駆動能力を有し、制御
信号に応答して高インピーダンス状態になる。
【0055】(3) 第3の発明に係るシステム このシステムは、クロック信号発生手段、制御信号発生
手段、直/並列変換手段、回路手段および並/直列変換
手段を備える。
手段、直/並列変換手段、回路手段および並/直列変換
手段を備える。
【0056】クロック信号発生手段は、基準クロック信
号に応答して第1および第2のクロック信号を発生す
る。制御信号発生手段は、基準クロック信号に応答して
制御信号を発生する。直/並列変換手段は、直列信号を
複数の並列信号に変換する。回路手段は、直/並列変換
手段により変換された複数の並列信号を受け、複数の並
列信号を出力する。並/直列変換手段は、回路手段から
出力される複数の並列信号を直列信号に変換する。
号に応答して第1および第2のクロック信号を発生す
る。制御信号発生手段は、基準クロック信号に応答して
制御信号を発生する。直/並列変換手段は、直列信号を
複数の並列信号に変換する。回路手段は、直/並列変換
手段により変換された複数の並列信号を受け、複数の並
列信号を出力する。並/直列変換手段は、回路手段から
出力される複数の並列信号を直列信号に変換する。
【0057】直/並列変換手段は、複数の並列信号に対
応して設けられかつ直列に接続された複数のレジスタ手
段を含む。複数のレジスタ手段の各々は第1、第2およ
び第3の保持手段を含む。
応して設けられかつ直列に接続された複数のレジスタ手
段を含む。複数のレジスタ手段の各々は第1、第2およ
び第3の保持手段を含む。
【0058】第1の保持手段は、第1のラッチ回路、お
よび第1のスイッチ手段を含む。第1のスイッチ手段
は、第1のクロック信号に応答して、前段から与えられ
る信号を第1のラッチ回路に供給する。
よび第1のスイッチ手段を含む。第1のスイッチ手段
は、第1のクロック信号に応答して、前段から与えられ
る信号を第1のラッチ回路に供給する。
【0059】第2の保持手段は、第2のラッチ回路、お
よび第2のスイッチ手段を含む。第2のスイッチ手段
は、第2のクロック信号に応答して、第1の保持手段か
ら与えられる信号を第2のラッチ回路に供給する。
よび第2のスイッチ手段を含む。第2のスイッチ手段
は、第2のクロック信号に応答して、第1の保持手段か
ら与えられる信号を第2のラッチ回路に供給する。
【0060】第3の保持手段は、第3のラッチ回路、お
よび第3のスイッチ手段を含む。第3のスイッチ手段
は、制御信号に応答して、第1の保持手段から与えられ
る信号を並列信号として第3のラッチ回路に供給する。
よび第3のスイッチ手段を含む。第3のスイッチ手段
は、制御信号に応答して、第1の保持手段から与えられ
る信号を並列信号として第3のラッチ回路に供給する。
【0061】第2のラッチ回路は、第1の反転手段、お
よびトライステート型の第2の反転手段を含む。第1の
反転手段は、第2のスイッチ手段からの信号を受ける。
第2の反転手段は、第1の反転手段に逆並列に接続され
かつ第1の反転手段よりも小さい駆動能力を有する。第
2の反転手段は、制御信号に応答して高インピーダンス
状態になる。
よびトライステート型の第2の反転手段を含む。第1の
反転手段は、第2のスイッチ手段からの信号を受ける。
第2の反転手段は、第1の反転手段に逆並列に接続され
かつ第1の反転手段よりも小さい駆動能力を有する。第
2の反転手段は、制御信号に応答して高インピーダンス
状態になる。
【0062】並/直列変換回路は、複数の並列信号に対
応して設けられかつ直列に接続された複数のレジスタ手
段を含む。複数のレジスタ手段の各々は第4および第5
の保持手段を含む。
応して設けられかつ直列に接続された複数のレジスタ手
段を含む。複数のレジスタ手段の各々は第4および第5
の保持手段を含む。
【0063】第4の保持手段は、第4のラッチ回路、第
4のスイッチ手段および第5のスイッチ手段を含む。第
4のスイッチ手段は、第1のクロック信号に応答して、
前段から与えられる信号を第4のラッチ回路に供給す
る。第5のスイッチ手段は、制御信号に応答して、対応
する並列信号を第4のラッチ回路に供給する。
4のスイッチ手段および第5のスイッチ手段を含む。第
4のスイッチ手段は、第1のクロック信号に応答して、
前段から与えられる信号を第4のラッチ回路に供給す
る。第5のスイッチ手段は、制御信号に応答して、対応
する並列信号を第4のラッチ回路に供給する。
【0064】第5の保持手段は、第5のラッチ回路、お
よび第6のスイッチ手段を含む。第6のスイッチ手段
は、第2のクロック信号に応答して、第4の保持手段か
ら与えられる信号を第5のラッチ回路に供給する。
よび第6のスイッチ手段を含む。第6のスイッチ手段
は、第2のクロック信号に応答して、第4の保持手段か
ら与えられる信号を第5のラッチ回路に供給する。
【0065】第5のラッチ回路は、トライステート型の
第3の反転手段、および第4の反転手段を含む。第3の
反転手段は、第6のスイッチ手段からの信号を受け、制
御信号に応答して高インピーダンス状態になる。第4の
反転手段は、第3の反転手段に逆並列に接続されかつ第
3の反転手段よりも小さい駆動能力を有する。
第3の反転手段、および第4の反転手段を含む。第3の
反転手段は、第6のスイッチ手段からの信号を受け、制
御信号に応答して高インピーダンス状態になる。第4の
反転手段は、第3の反転手段に逆並列に接続されかつ第
3の反転手段よりも小さい駆動能力を有する。
【0066】
(1) 第1の発明に係る並/直列変換回路 まず、制御信号に応答して、第2のスイッチ手段を介し
て対応する並列信号が各第1のラッチ回路に供給され、
保持される。次に、第2のクロック信号に応答して、各
第1のラッチ回路に保持された信号が、第3のスイッチ
手段を介して各第2のラッチ回路に転送され、保持され
る。第1のクロック信号に応答して、各第2のラッチ回
路に保持された信号が、後段の第1のスイッチ手段を介
して後段の第1のラッチ回路に転送され、保持される。
て対応する並列信号が各第1のラッチ回路に供給され、
保持される。次に、第2のクロック信号に応答して、各
第1のラッチ回路に保持された信号が、第3のスイッチ
手段を介して各第2のラッチ回路に転送され、保持され
る。第1のクロック信号に応答して、各第2のラッチ回
路に保持された信号が、後段の第1のスイッチ手段を介
して後段の第1のラッチ回路に転送され、保持される。
【0067】以後、第2のクロック信号および第1のク
ロック信号に応答して、各レジスタ手段に保持された信
号が順次後段のレジスタ手段に転送され、最終段のレジ
スタ手段から順次直列信号として出力される。
ロック信号に応答して、各レジスタ手段に保持された信
号が順次後段のレジスタ手段に転送され、最終段のレジ
スタ手段から順次直列信号として出力される。
【0068】制御信号に応答して各第1のラッチ回路に
並列信号が供給されるときには、第2のラッチ回路を構
成する第1の反転手段が高インピーダンス状態になる。
そのため、このとき第1のスイッチ手段がたとえオンし
ても、前段の第2のラッチ回路の第1の反転手段により
各第1のラッチ回路に保持される信号が反転されること
はない。
並列信号が供給されるときには、第2のラッチ回路を構
成する第1の反転手段が高インピーダンス状態になる。
そのため、このとき第1のスイッチ手段がたとえオンし
ても、前段の第2のラッチ回路の第1の反転手段により
各第1のラッチ回路に保持される信号が反転されること
はない。
【0069】(2) 第2の発明に係る直/並列変換回
路 まず、第1のクロック信号に応答して、直列信号が、第
1のスイッチ手段を介して各第1のラッチ回路に供給さ
れ、保持される。第2のクロック信号に応答して、各第
1のラッチ回路に保持された信号が、第2のスイッチ手
段を介して各第2のラッチ回路に転送され、保持され
る。以後、第1のクロック信号および第2のクロック信
号に応答して、各レジスタ手段に保持された信号が順次
後段のレジスタ手段に転送され、保持される。
路 まず、第1のクロック信号に応答して、直列信号が、第
1のスイッチ手段を介して各第1のラッチ回路に供給さ
れ、保持される。第2のクロック信号に応答して、各第
1のラッチ回路に保持された信号が、第2のスイッチ手
段を介して各第2のラッチ回路に転送され、保持され
る。以後、第1のクロック信号および第2のクロック信
号に応答して、各レジスタ手段に保持された信号が順次
後段のレジスタ手段に転送され、保持される。
【0070】次に、制御信号に応答して、各第1のラッ
チ回路に保持された信号が、第3のスイッチ手段を介し
て各第3のラッチ回路に供給され、保持される。各第3
のラッチ回路に保持された信号が並列信号として出力さ
れる。
チ回路に保持された信号が、第3のスイッチ手段を介し
て各第3のラッチ回路に供給され、保持される。各第3
のラッチ回路に保持された信号が並列信号として出力さ
れる。
【0071】制御信号に応答して各第1のラッチ回路に
保持された信号が各第3のラッチ回路に供給されるとき
には、各第2のラッチ回路を構成する第2の反転手段は
高インピーダンス状態になる。そのため、このとき第2
のスイッチ手段がたとえオンしても、各第1のラッチ回
路の出力信号が不安定になることはない。
保持された信号が各第3のラッチ回路に供給されるとき
には、各第2のラッチ回路を構成する第2の反転手段は
高インピーダンス状態になる。そのため、このとき第2
のスイッチ手段がたとえオンしても、各第1のラッチ回
路の出力信号が不安定になることはない。
【0072】(3) 第3の発明に係るシステム このシステムに含まれる直/並列変換手段は、第2の発
明に係る直/並列変換回路と同様に動作する。また、こ
のシステムに含まれる並/直列変換手段は、第1の発明
に係る並/直列変換回路と同様に動作する。
明に係る直/並列変換回路と同様に動作する。また、こ
のシステムに含まれる並/直列変換手段は、第1の発明
に係る並/直列変換回路と同様に動作する。
【0073】
(1) 第1の実施例 図1は、第1の実施例による並/直列変換回路の構成を
示す図である。図1の並/直列変換回路10が図8の並
/直列変換回路10aと異なるのは次の点である。
示す図である。図1の並/直列変換回路10が図8の並
/直列変換回路10aと異なるのは次の点である。
【0074】各スレーブラッチ13に含まれるレシオラ
ッチL12が、トライステートインバータG15および
ウィークインバータG14により構成される。トライス
テートインバータG15はノードn14とノードn15
との間に接続され、ウィークインバータG14はノード
n15とノードn14との間にトライステートインバー
タG15と逆並列に接続される。トライステートインバ
ータG15の制御端子にはトリガクロック信号/TRG
が与えられる。
ッチL12が、トライステートインバータG15および
ウィークインバータG14により構成される。トライス
テートインバータG15はノードn14とノードn15
との間に接続され、ウィークインバータG14はノード
n15とノードn14との間にトライステートインバー
タG15と逆並列に接続される。トライステートインバ
ータG15の制御端子にはトリガクロック信号/TRG
が与えられる。
【0075】ウィークインバータG14に含まれるトラ
ンジスタのゲート幅とゲート長との比は、トライステー
トインバータG15に含まれるトランジスタのゲート幅
とゲート長との比の約1/5に設定される。それによ
り、ウィークインバータG14はトライステートインバ
ータG15の1/5程度の電流駆動能力を有する。
ンジスタのゲート幅とゲート長との比は、トライステー
トインバータG15に含まれるトランジスタのゲート幅
とゲート長との比の約1/5に設定される。それによ
り、ウィークインバータG14はトライステートインバ
ータG15の1/5程度の電流駆動能力を有する。
【0076】各マスタラッチ12に含まれるスイッチS
11は第1のクロック信号CLK1により制御される。
n個のレジスタ回路11が第1および第2のクロック信
号CLK1,CLK2により信号を転送するシフトレジ
スタを構成する。他の部分の構成は、図8に示される構
成と同様である。
11は第1のクロック信号CLK1により制御される。
n個のレジスタ回路11が第1および第2のクロック信
号CLK1,CLK2により信号を転送するシフトレジ
スタを構成する。他の部分の構成は、図8に示される構
成と同様である。
【0077】次に、図2のタイミング図を参照しながら
図1の並/直列変換回路10の動作を説明する。
図1の並/直列変換回路10の動作を説明する。
【0078】サイクルCY1において、トリガクロック
信号TRGが“H”になる。それにより、各マスタラッ
チ12内のスイッチS13がオンし、各並列入力端子1
6に与えられる並列入力信号DI(m)がレシオラッチ
L11に与えられ、保持される。ここで、mは0〜n−
1の整数を表わす。
信号TRGが“H”になる。それにより、各マスタラッ
チ12内のスイッチS13がオンし、各並列入力端子1
6に与えられる並列入力信号DI(m)がレシオラッチ
L11に与えられ、保持される。ここで、mは0〜n−
1の整数を表わす。
【0079】このとき、第1のクロック信号CLK1も
“H”となっているので、各マスタラッチ12内のスイ
ッチS11もオンする。しかし、トリガクロック信号/
TRGは“L”となるので、各スレーブラッチ13内の
レシオラッチL12を構成するトライステートインバー
タG15は高インピーダンス状態となる。したがって、
各マスタラッチ12内のスイッチS11がオンしても、
前段のスレーブラッチ13からスイッチS11を介して
レシオラッチL11に信号が与えられることはない。
“H”となっているので、各マスタラッチ12内のスイ
ッチS11もオンする。しかし、トリガクロック信号/
TRGは“L”となるので、各スレーブラッチ13内の
レシオラッチL12を構成するトライステートインバー
タG15は高インピーダンス状態となる。したがって、
各マスタラッチ12内のスイッチS11がオンしても、
前段のスレーブラッチ13からスイッチS11を介して
レシオラッチL11に信号が与えられることはない。
【0080】次に、第2のクロック信号CLK2が
“H”になると、各スレーブラッチ13内のスイッチS
12がオンする。それにより、各マスタラッチ12内の
レシオラッチL11に保持された信号が各スレーブラッ
チ13内のレシオラッチL12に転送され、保持され
る。
“H”になると、各スレーブラッチ13内のスイッチS
12がオンする。それにより、各マスタラッチ12内の
レシオラッチL11に保持された信号が各スレーブラッ
チ13内のレシオラッチL12に転送され、保持され
る。
【0081】サイクルCY2において、第1のクロック
信号CLK1が“H”になると、各マスタラッチ12内
のスイッチS11がオンする。それにより、前段のスレ
ーブラッチ13内のレシオラッチL12に保持された信
号が各マスタラッチ12内のレシオラッチL11に転送
され、保持される。
信号CLK1が“H”になると、各マスタラッチ12内
のスイッチS11がオンする。それにより、前段のスレ
ーブラッチ13内のレシオラッチL12に保持された信
号が各マスタラッチ12内のレシオラッチL11に転送
され、保持される。
【0082】次に、第2のクロック信号CLK2が
“H”になると、各スレーブラッチ13内のスイッチS
12がオンする。それにより、各マスタラッチ12内の
レシオラッチL11に保持された信号が各スレーブラッ
チ13内のレシオラッチL12に転送され、保持され
る。
“H”になると、各スレーブラッチ13内のスイッチS
12がオンする。それにより、各マスタラッチ12内の
レシオラッチL11に保持された信号が各スレーブラッ
チ13内のレシオラッチL12に転送され、保持され
る。
【0083】サイクルCY3〜サイクルCYnにおいて
も、サイクルCY2と同様の動作が行なわれる。
も、サイクルCY2と同様の動作が行なわれる。
【0084】このようにして、並列入力端子16に与え
られた並列入力信号DI(0)〜DI(n−1)が、複
数のレジスタ回路11内を順次シフトされ、直列出力端
子14から直列信号として順次出力される。
られた並列入力信号DI(0)〜DI(n−1)が、複
数のレジスタ回路11内を順次シフトされ、直列出力端
子14から直列信号として順次出力される。
【0085】この実施例の並/直列変換回路10におい
ては、各並列入力信号DI(m)がスイッチS13を介
して対応するレシオラッチL11に入力されている間は
各レシオラッチL12内のトライステートインバータG
15が高インピーダンス状態になる。したがって、スイ
ッチS11がオンしても、前段のスレーブラッチ13か
らレシオラッチL11に信号が与えられることはない。
ては、各並列入力信号DI(m)がスイッチS13を介
して対応するレシオラッチL11に入力されている間は
各レシオラッチL12内のトライステートインバータG
15が高インピーダンス状態になる。したがって、スイ
ッチS11がオンしても、前段のスレーブラッチ13か
らレシオラッチL11に信号が与えられることはない。
【0086】図3は、マスタラッチ12およびスレーブ
ラッチ13の詳細な構成を示す回路図である。
ラッチ13の詳細な構成を示す回路図である。
【0087】マスタラッチ12において、スイッチS1
1は、NMOSトランジスタN11およびPMOSトラ
ンジスタP11を含む。トランジスタN11のゲートに
は第1のクロック信号CLK1が与えられ、トランジス
タP11のゲートには第1のクロック信号CLK1の反
転信号/CLK1が与えられる。スイッチS13は、N
MOSトランジスタN12およびPMOSトランジスタ
P12を含む。トランジスタN12のゲートにはトリガ
クロック信号TRGが与えられ、トランジスタP12の
ゲートにはトリガクロック信号/TRGが与えられる。
トリガクロック信号/TRGはトリガクロック信号TR
Gの反転信号である。
1は、NMOSトランジスタN11およびPMOSトラ
ンジスタP11を含む。トランジスタN11のゲートに
は第1のクロック信号CLK1が与えられ、トランジス
タP11のゲートには第1のクロック信号CLK1の反
転信号/CLK1が与えられる。スイッチS13は、N
MOSトランジスタN12およびPMOSトランジスタ
P12を含む。トランジスタN12のゲートにはトリガ
クロック信号TRGが与えられ、トランジスタP12の
ゲートにはトリガクロック信号/TRGが与えられる。
トリガクロック信号/TRGはトリガクロック信号TR
Gの反転信号である。
【0088】インバータG11はPMOSトランジスタ
P13およびNMOSトランジスタN13を含む。ウィ
ークインバータG12はPMOSウィークトランジスタ
P14およびNMOSウィークトランジスタN14を含
む。
P13およびNMOSトランジスタN13を含む。ウィ
ークインバータG12はPMOSウィークトランジスタ
P14およびNMOSウィークトランジスタN14を含
む。
【0089】スレーブラッチ13において、スイッチS
12は、NMOSトランジスタN15およびPMOSト
ランジスタP15を含む。トランジスタN15のゲート
には第2のクロック信号CLK2が与えられ、トランジ
スタP15のゲートには第2のクロック信号CLK2の
反転信号/CLK2が与えられる。
12は、NMOSトランジスタN15およびPMOSト
ランジスタP15を含む。トランジスタN15のゲート
には第2のクロック信号CLK2が与えられ、トランジ
スタP15のゲートには第2のクロック信号CLK2の
反転信号/CLK2が与えられる。
【0090】トライステートインバータG15はPMO
SトランジスタP16,P17およびNMOSトランジ
スタN16,N17を含む。トランジスタP16,P1
7は電源端子とノードn15との間に直列に接続され
る。トランジスタN16,N17はノードn15と接地
端子との間に直列に接続される。トランジスタP16の
ゲートにはトリガクロック信号TRGが与えられる。ト
ランジスタP17,N16のゲートはノードn14に接
続される。トランジスタN17のゲートにはトリガクロ
ック信号/TRGが与えられる。
SトランジスタP16,P17およびNMOSトランジ
スタN16,N17を含む。トランジスタP16,P1
7は電源端子とノードn15との間に直列に接続され
る。トランジスタN16,N17はノードn15と接地
端子との間に直列に接続される。トランジスタP16の
ゲートにはトリガクロック信号TRGが与えられる。ト
ランジスタP17,N16のゲートはノードn14に接
続される。トランジスタN17のゲートにはトリガクロ
ック信号/TRGが与えられる。
【0091】ウィークインバータG14はPMOSウィ
ークトランジスタP18およびNMOSウィークトラン
ジスタN18を含む。
ークトランジスタP18およびNMOSウィークトラン
ジスタN18を含む。
【0092】PMOSウィークトランジスタP14,P
18のサイズ(ゲート幅とゲート長との比)は、他のP
MOSトランジスタのサイズの約1/5に設定される。
NMOSウィークトランジスタN14,N18のサイズ
は、他のNMOSトランジスタのサイズの約1/5に設
定される。
18のサイズ(ゲート幅とゲート長との比)は、他のP
MOSトランジスタのサイズの約1/5に設定される。
NMOSウィークトランジスタN14,N18のサイズ
は、他のNMOSトランジスタのサイズの約1/5に設
定される。
【0093】トリガクロック信号TRGが“L”となり
かつトリガクロック信号/TRGが“H”となると、ト
ランジスタP16,N17がオンする。それにより、ト
ライステートインバータG15はインバータとして動作
する。一方、トリガクロック信号TRGが“H”となり
かつトリガクロック信号/TRGが“L”となると、ト
ランジスタP16,N17がオフする。それにより、ト
ライステートインバータG15は高インピーダンス状態
になる。
かつトリガクロック信号/TRGが“H”となると、ト
ランジスタP16,N17がオンする。それにより、ト
ライステートインバータG15はインバータとして動作
する。一方、トリガクロック信号TRGが“H”となり
かつトリガクロック信号/TRGが“L”となると、ト
ランジスタP16,N17がオフする。それにより、ト
ライステートインバータG15は高インピーダンス状態
になる。
【0094】図3に示されるように、トライステートイ
ンバータG15は4つのトランジスタにより構成され
る。したがって、2つのトランジスタを追加するだけで
この実施例の並/直列変換回路10を実現することがで
きる。
ンバータG15は4つのトランジスタにより構成され
る。したがって、2つのトランジスタを追加するだけで
この実施例の並/直列変換回路10を実現することがで
きる。
【0095】(2) 第2の実施例 図4は、第2の実施例による直/並列変換回路の構成を
示す図である。図4の直/並列変換回路20が図11の
直/並列変換回路20aと異なるのは次の点である。
示す図である。図4の直/並列変換回路20が図11の
直/並列変換回路20aと異なるのは次の点である。
【0096】各スレーブラッチ23に含まれるレシオラ
ッチL22が、インバータG23およびトライステート
ウィークインバータG27により構成される。インバー
タG23はノードn24とノードn25との間に接続さ
れ、トライステートウィークインバータG27はノード
n25とノードn24との間にインバータG23と逆並
列に接続される。トライステートウィークインバータG
27の制御端子にはトリガクロック信号/TRGが与え
られる。
ッチL22が、インバータG23およびトライステート
ウィークインバータG27により構成される。インバー
タG23はノードn24とノードn25との間に接続さ
れ、トライステートウィークインバータG27はノード
n25とノードn24との間にインバータG23と逆並
列に接続される。トライステートウィークインバータG
27の制御端子にはトリガクロック信号/TRGが与え
られる。
【0097】トライステートウィークインバータG27
に含まれるトランジスタのゲート幅とゲート長との比
は、インバータG23に含まれるトランジスタのゲート
幅とゲート長との比の約1/5に設定される。それによ
り、トライステートウィークインバータG27はインバ
ータG23の1/5程度の電流駆動能力を有する。
に含まれるトランジスタのゲート幅とゲート長との比
は、インバータG23に含まれるトランジスタのゲート
幅とゲート長との比の約1/5に設定される。それによ
り、トライステートウィークインバータG27はインバ
ータG23の1/5程度の電流駆動能力を有する。
【0098】各スレーブラッチ23に含まれるスイッチ
S22は第2のクロック信号CLK2により制御され
る。n個のレジスタ回路21が第1および第2のクロッ
ク信号CLK1,CLK2により信号を転送するシフト
レジスタを構成する。他の部分の構成は、図11に示さ
れる構成と同様である。
S22は第2のクロック信号CLK2により制御され
る。n個のレジスタ回路21が第1および第2のクロッ
ク信号CLK1,CLK2により信号を転送するシフト
レジスタを構成する。他の部分の構成は、図11に示さ
れる構成と同様である。
【0099】次に、図5のタイミング図を参照しながら
図4の直/並列変換回路20の動作を説明する。
図4の直/並列変換回路20の動作を説明する。
【0100】サイクルCY1において、第1のクロック
信号CLK1が“H”になると、各マスタラッチ22内
のスイッチS21がオンする。それにより、前段のスレ
ーブラッチ23に保持された信号が各マスタラッチ22
内のレシオラッチL21に転送され、保持される。
信号CLK1が“H”になると、各マスタラッチ22内
のスイッチS21がオンする。それにより、前段のスレ
ーブラッチ23に保持された信号が各マスタラッチ22
内のレシオラッチL21に転送され、保持される。
【0101】次に、第2のクロック信号CLK2が
“H”になると、各スレーブラッチ23内のスイッチS
22がオンする。それにより、各マスタラッチ22内の
レシオラッチL21に保持された信号が各スレーブラッ
チ23内のレシオラッチL22に転送され、保持され
る。
“H”になると、各スレーブラッチ23内のスイッチS
22がオンする。それにより、各マスタラッチ22内の
レシオラッチL21に保持された信号が各スレーブラッ
チ23内のレシオラッチL22に転送され、保持され
る。
【0102】サイクルCY2〜CYn−1においても、
サイクルCY1と同様の動作が行なわれる。
サイクルCY1と同様の動作が行なわれる。
【0103】サイクルCYnにおいて、第1のクロック
信号CLK1が“H”になると、各マスタラッチ22内
のスイッチS21がオンする。それにより、前段のスレ
ーブラッチ23内のレシオラッチL22に保持された信
号が各マスタラッチ22内のレシオラッチL21に転送
され、保持される。
信号CLK1が“H”になると、各マスタラッチ22内
のスイッチS21がオンする。それにより、前段のスレ
ーブラッチ23内のレシオラッチL22に保持された信
号が各マスタラッチ22内のレシオラッチL21に転送
され、保持される。
【0104】次に、トリガクロック信号TRGが“H”
になると、各並列出力ラッチ24内のスイッチS23が
オンする。それにより、各マスタラッチ22内のレシオ
ラッチL21に保持された信号が各並列出力ラッチ24
内のレシオラッチL23に転送され、保持される。各レ
シオラッチL23に保持された信号は、並列出力信号D
O(m)として並列出力端子27に出力される。ここ
で、mは0〜n−1の整数を表わす。
になると、各並列出力ラッチ24内のスイッチS23が
オンする。それにより、各マスタラッチ22内のレシオ
ラッチL21に保持された信号が各並列出力ラッチ24
内のレシオラッチL23に転送され、保持される。各レ
シオラッチL23に保持された信号は、並列出力信号D
O(m)として並列出力端子27に出力される。ここ
で、mは0〜n−1の整数を表わす。
【0105】このとき、第2のクロック信号CLK2も
“H”となるので、各スレーブラッチ23内のスイッチ
S22もオンする。しかしながら、トリガクロック信号
/TRGが“L”となるので、レシオラッチL22のト
ライステートウィークインバータG27が高インピーダ
ンス状態になる。
“H”となるので、各スレーブラッチ23内のスイッチ
S22もオンする。しかしながら、トリガクロック信号
/TRGが“L”となるので、レシオラッチL22のト
ライステートウィークインバータG27が高インピーダ
ンス状態になる。
【0106】したがって、スイッチS22がオンして
も、レシオラッチL21内のインバータG21はレシオ
ラッチL22内のトライステートウィークインバータG
27と競合することにはならず、レシオラッチL23内
のウィークインバータG26のみと競合することにな
る。その結果、レシオラッチL21からレシオラッチL
23に与えられる信号が安定する。
も、レシオラッチL21内のインバータG21はレシオ
ラッチL22内のトライステートウィークインバータG
27と競合することにはならず、レシオラッチL23内
のウィークインバータG26のみと競合することにな
る。その結果、レシオラッチL21からレシオラッチL
23に与えられる信号が安定する。
【0107】このようにして、直列入力端子25に与え
られた直列信号が、複数のレジスタ回路21内を順次シ
フトされ、並列出力端子27から並列出力信号DO
(0)〜DO(n−1)として出力される。
られた直列信号が、複数のレジスタ回路21内を順次シ
フトされ、並列出力端子27から並列出力信号DO
(0)〜DO(n−1)として出力される。
【0108】上記のように、この実施例の直/並列変換
回路20においては、各レシオラッチL21から各レシ
オラッチL23に並列出力信号が与えられている間は、
各レシオラッチL22内のトライステートウィークイン
バータG27が高インピーダンス状態になる。したがっ
て、スイッチS22がオンしても、レシオラッチL21
の出力信号が安定になる。
回路20においては、各レシオラッチL21から各レシ
オラッチL23に並列出力信号が与えられている間は、
各レシオラッチL22内のトライステートウィークイン
バータG27が高インピーダンス状態になる。したがっ
て、スイッチS22がオンしても、レシオラッチL21
の出力信号が安定になる。
【0109】図6は、マスタラッチ22,スレーブラッ
チ23および並列出力ラッチ24の詳細な構成を示す回
路図である。
チ23および並列出力ラッチ24の詳細な構成を示す回
路図である。
【0110】マスタラッチ22において、スイッチS2
1は、NMOSトランジスタN21およびPMOSトラ
ンジスタP21を含む。トランジスタN21のゲートに
は第1のクロック信号CLK1が与えられ、トランジス
タP21のゲートには第1のクロック信号CLK1の反
転信号/CLK1が与えられる。
1は、NMOSトランジスタN21およびPMOSトラ
ンジスタP21を含む。トランジスタN21のゲートに
は第1のクロック信号CLK1が与えられ、トランジス
タP21のゲートには第1のクロック信号CLK1の反
転信号/CLK1が与えられる。
【0111】インバータG21はPMOSトランジスタ
P22およびNMOSトランジスタN22を含む。ウィ
ークインバータG22はPMOSウィークトランジスタ
P23およびNMOSウィークトランジスタN23を含
む。
P22およびNMOSトランジスタN22を含む。ウィ
ークインバータG22はPMOSウィークトランジスタ
P23およびNMOSウィークトランジスタN23を含
む。
【0112】スレーブラッチ23において、スイッチS
22は、NMOSトランジスタN24およびPMOSト
ランジスタP24を含む。トランジスタN24のゲート
には第2のクロック信号CLK2が与えられ、トランジ
スタP24のゲートには第2のクロック信号CLK2の
反転信号/CLK2が与えられる。
22は、NMOSトランジスタN24およびPMOSト
ランジスタP24を含む。トランジスタN24のゲート
には第2のクロック信号CLK2が与えられ、トランジ
スタP24のゲートには第2のクロック信号CLK2の
反転信号/CLK2が与えられる。
【0113】インバータG23はPMOSトランジスタ
P25およびNMOSトランジスタN25を含む。トラ
イステートウィークインバータG27はPMOSトラン
ジスタP26、PMOSウィークトランジスタP27、
NMOSウィークトランジスタN26およびNMOSト
ランジスタN27を含む。トランジスタP26,P27
は電源端子とノードn24との間に直列に接続される。
トランジスタN26,N27はノードn24と接地端子
との間に直列に接続される。トランジスタP26のゲー
トにはトリガクロック信号TRGが与えられる。トラン
ジスタP27,N26のゲートはノードn25に接続さ
れる。トランジスタN27のゲートにはトリガクロック
信号/TRGが与えられる。
P25およびNMOSトランジスタN25を含む。トラ
イステートウィークインバータG27はPMOSトラン
ジスタP26、PMOSウィークトランジスタP27、
NMOSウィークトランジスタN26およびNMOSト
ランジスタN27を含む。トランジスタP26,P27
は電源端子とノードn24との間に直列に接続される。
トランジスタN26,N27はノードn24と接地端子
との間に直列に接続される。トランジスタP26のゲー
トにはトリガクロック信号TRGが与えられる。トラン
ジスタP27,N26のゲートはノードn25に接続さ
れる。トランジスタN27のゲートにはトリガクロック
信号/TRGが与えられる。
【0114】並列出力ラッチ24において、スイッチS
23は、NMOSトランジスタN28およびPMOSト
ランジスタP28を含む。トランジスタN28のゲート
にはトリガクロック信号TRGが与えられ、トランジス
タP28のゲートにはトリガクロック信号/TRGが与
えられる。
23は、NMOSトランジスタN28およびPMOSト
ランジスタP28を含む。トランジスタN28のゲート
にはトリガクロック信号TRGが与えられ、トランジス
タP28のゲートにはトリガクロック信号/TRGが与
えられる。
【0115】インバータG25はPMOSトランジスタ
P29およびNMOSトランジスタN29を含む。ウィ
ークインバータG26はPMOSウィークトランジスタ
P30およびNMOSウィークトランジスタN30を含
む。
P29およびNMOSトランジスタN29を含む。ウィ
ークインバータG26はPMOSウィークトランジスタ
P30およびNMOSウィークトランジスタN30を含
む。
【0116】PMOSウィークトランジスタP23,P
27,P30のサイズ(ゲート幅とゲート長との比)
は、他のPMOSトランジスタのサイズの約1/5に設
定される。NMOSウィークトランジスタN23,N2
6,N30のサイズは、他のNMOSトランジスタのサ
イズの約1/5に設定される。
27,P30のサイズ(ゲート幅とゲート長との比)
は、他のPMOSトランジスタのサイズの約1/5に設
定される。NMOSウィークトランジスタN23,N2
6,N30のサイズは、他のNMOSトランジスタのサ
イズの約1/5に設定される。
【0117】トリガクロック信号TRGが“L”となり
かつトリガクロック信号/TRGが“H”となると、ト
ランジスタP26,N27がオンする。それにより、ト
ライステートウィークインバータG27はウィークイン
バータとして動作する。トリガクロック信号TRGが
“H”となりかつトリガクロック信号/TRGが“L”
となると、トランジスタP26,N27がオフする。そ
れにより、トライステートウィークインバータG27は
高インピーダンス状態になる。
かつトリガクロック信号/TRGが“H”となると、ト
ランジスタP26,N27がオンする。それにより、ト
ライステートウィークインバータG27はウィークイン
バータとして動作する。トリガクロック信号TRGが
“H”となりかつトリガクロック信号/TRGが“L”
となると、トランジスタP26,N27がオフする。そ
れにより、トライステートウィークインバータG27は
高インピーダンス状態になる。
【0118】図6に示されるように、トライステートウ
ィークインバータG27は4つのトランジスタにより構
成される。したがって、わずか2つのトランジスタを追
加するだけで、この実施例の直/並列変換回路20を実
現することができる。
ィークインバータG27は4つのトランジスタにより構
成される。したがって、わずか2つのトランジスタを追
加するだけで、この実施例の直/並列変換回路20を実
現することができる。
【0119】(3) 第3の実施例 図7は、第3の実施例によるシステムの構成を示すブロ
ック図である。図7のシステム100は、並/直列変換
回路10、直/並列変換回路20、メモリ回路30、ク
ロック発生器40およびトリガ信号発生器50を含む。
このシステム100は、単一の半導体チップ上に形成さ
れてもよい。
ック図である。図7のシステム100は、並/直列変換
回路10、直/並列変換回路20、メモリ回路30、ク
ロック発生器40およびトリガ信号発生器50を含む。
このシステム100は、単一の半導体チップ上に形成さ
れてもよい。
【0120】クロック発生器40は、基準クロック信号
CLKを受け、第1のクロック信号CLK1および第2
のクロック信号CLK2を発生する。トリガ信号発生器
50は、第1のクロック信号CLK1および第2のクロ
ック信号CLK2を受け、フレームパルスに応答してト
リガクロック信号TRG,/TRGを発生する。
CLKを受け、第1のクロック信号CLK1および第2
のクロック信号CLK2を発生する。トリガ信号発生器
50は、第1のクロック信号CLK1および第2のクロ
ック信号CLK2を受け、フレームパルスに応答してト
リガクロック信号TRG,/TRGを発生する。
【0121】直/並列変換回路20は、第1のクロック
信号CLK1、第2のクロック信号CLK2およびトリ
ガクロック信号TRG,/TRGに応答して、直列入力
端子25に与えられる直列入力信号Dinを並列出力信
号に変換し、メモリ回路30に与える。
信号CLK1、第2のクロック信号CLK2およびトリ
ガクロック信号TRG,/TRGに応答して、直列入力
端子25に与えられる直列入力信号Dinを並列出力信
号に変換し、メモリ回路30に与える。
【0122】並/直列変換回路10は、第1のクロック
信号CLK1、第2のクロック信号CLK2およびトリ
ガクロック信号TRG,/TRGに応答して、メモリ回
路30から与えられる並列出力信号を直列出力信号Do
utに変換し、直列出力端子14に与える。
信号CLK1、第2のクロック信号CLK2およびトリ
ガクロック信号TRG,/TRGに応答して、メモリ回
路30から与えられる並列出力信号を直列出力信号Do
utに変換し、直列出力端子14に与える。
【0123】図7のシステム100のように、メモリ回
路30へのデータの入力のためおよびメモリ回路30か
らのデータの出力のためにそれぞれ直/並列変換回路2
0および並/直列変換回路10を用いると、動作速度の
速い外部装置と動作速度の遅いメモリ回路30とを結合
することができる。
路30へのデータの入力のためおよびメモリ回路30か
らのデータの出力のためにそれぞれ直/並列変換回路2
0および並/直列変換回路10を用いると、動作速度の
速い外部装置と動作速度の遅いメモリ回路30とを結合
することができる。
【0124】この発明による並/直列変換回路および直
/並列変換回路は、図7のシステム100に限らず、種
々のシステム、回路等に用いることができる。
/並列変換回路は、図7のシステム100に限らず、種
々のシステム、回路等に用いることができる。
【0125】
【発明の効果】第1の発明によれば、各第1のラッチ回
路への並列信号の入力時には各第2のラッチ回路を構成
する第1の反転手段が高インピーダンス状態になるの
で、たとえ第1のスイッチ手段がオンしても前段の第2
のラッチ回路の第1の反転手段により各第1のラッチ回
路に保持される信号が反転されることはない。したがっ
て、誤動作が生じない並/直列変換回路が得られる。
路への並列信号の入力時には各第2のラッチ回路を構成
する第1の反転手段が高インピーダンス状態になるの
で、たとえ第1のスイッチ手段がオンしても前段の第2
のラッチ回路の第1の反転手段により各第1のラッチ回
路に保持される信号が反転されることはない。したがっ
て、誤動作が生じない並/直列変換回路が得られる。
【0126】第2の発明によれば、各第3のラッチ回路
への並列信号の出力時には各第2のラッチ回路を構成す
る第2の反転手段が高インピーダンス状態になるので、
たとえ第2のスイッチ手段がオンしても第1のラッチ回
路の出力信号が不安定になることはない。したがって、
誤動作が生じない直/並列変換回路が得られる。
への並列信号の出力時には各第2のラッチ回路を構成す
る第2の反転手段が高インピーダンス状態になるので、
たとえ第2のスイッチ手段がオンしても第1のラッチ回
路の出力信号が不安定になることはない。したがって、
誤動作が生じない直/並列変換回路が得られる。
【0127】第3の発明によれば、第1の発明に係る並
/直列変換回路および第2の発明に係る直/並列変換回
路が用いられるので、誤動作が生じないシステムが得ら
れる。
/直列変換回路および第2の発明に係る直/並列変換回
路が用いられるので、誤動作が生じないシステムが得ら
れる。
【図1】第1の実施例による並/直列変換回路の構成を
示す図である。
示す図である。
【図2】図1の並/直列変換回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図3】図1の並/直列変換回路に含まれるマスタラッ
チおよびスレーブラッチの詳細な構成を示す回路図であ
る。
チおよびスレーブラッチの詳細な構成を示す回路図であ
る。
【図4】第2の実施例による直/並列変換回路の構成を
示す図である。
示す図である。
【図5】図4の直/並列変換回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図6】図4の直/並列変換回路に含まれるマスタラッ
チ、スレーブラッチおよび並列出力ラッチの詳細な構成
を示す回路図である。
チ、スレーブラッチおよび並列出力ラッチの詳細な構成
を示す回路図である。
【図7】第3の実施例によるシステムの構成を示すブロ
ック図である。
ック図である。
【図8】従来の並/直列変換回路の構成を示す図であ
る。
る。
【図9】図8の並/直列変換回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図10】図8の並/直列変換回路の問題点を説明する
ための図である。
ための図である。
【図11】従来の直/並列変換回路の構成を示す図であ
る。
る。
【図12】図11の直/並列変換回路の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図13】図11の直/並列変換回路の問題点を説明す
るための図である。
るための図である。
10 並/直列変換回路 11 レジスタ回路 12 マスタラッチ 13 スレーブラッチ 14 直列出力端子 16 並列入力端子 20 直/並列変換回路 21 レジスタ回路 22 マスタラッチ 23 スレーブラッチ 24 並列出力ラッチ 25 直列入力端子 27 並列出力端子 S11,S12,S13,S21,S22,S23 ス
イッチ L11,L12,L21,L22,L23 レシオラッ
チ G11,G21,G23,G25 インバータ G12,G14,G22,G26 ウィークインバータ G15 トライステートインバータ G27 トライステートウィークインバータ CLK1 第1のクロック信号 CLK2 第2のクロック信号 TRG,/TRG トリガクロック信号 なお、各図中同一符号は同一または相当部分を示す。
イッチ L11,L12,L21,L22,L23 レシオラッ
チ G11,G21,G23,G25 インバータ G12,G14,G22,G26 ウィークインバータ G15 トライステートインバータ G27 トライステートウィークインバータ CLK1 第1のクロック信号 CLK2 第2のクロック信号 TRG,/TRG トリガクロック信号 なお、各図中同一符号は同一または相当部分を示す。
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H03M 9/00 G11C 19/00 G11C 19/28
Claims (3)
- 【請求項1】 複数の並列信号を直列信号に変換する並
/直列変換回路であって、 前記複数の並列信号に対応して設けられかつ直列に接続
された複数のレジスタ手段を備え、 前記複数のレジスタ手段の各々は第1および第2の保持
手段を含み、 前記第1の保持手段は、 第1のラッチ回路と、 第1のクロック信号に応答して、前段から与えられる信
号を前記第1のラッチ回路に供給する第1のスイッチ手
段と、 所定の制御信号に応答して、対応する並列信号を前記第
1のラッチ回路に供給する第2のスイッチ手段とを含
み、 前記第2の保持手段は、 第2のラッチ回路と、 第2のクロック信号に応答して、前記第1の保持手段か
ら与えられる信号を前記第2のラッチ回路に供給する第
3のスイッチ手段とを含み、 前記第2のラッチ回路は、 前記第3のスイッチ手段からの信号を受け、前記制御信
号に応答して高インピーダンス状態になるトライステー
ト型の第1の反転手段と、 前記第1の反転手段に逆並列に接続されかつ前記第1の
反転手段よりも小さい駆動能力を有する第2の反転手段
とを含む、並/直列変換回路。 - 【請求項2】 直列信号を複数の並列信号に変換する直
/並列変換回路であって、 前記複数の並列信号に対応して設けられかつ直列に接続
された複数のレジスタ手段を備え、 前記複数のレジスタ手段の各々は第1、第2および第3
の保持手段を含み、 前記第1の保持手段は、 第1のラッチ回路と、 第1のクロック信号に応答して、前段から与えられる信
号を前記第1のラッチ回路に供給する第1のスイッチ手
段とを含み、 前記第2の保持手段は、 第2のラッチ回路と、 第2のクロック信号に応答して、前記第1の保持手段か
ら与えられる信号を前記第2のラッチ回路に供給する第
2のスイッチ手段とを含み、 前記第3の保持手段は、 第3のラッチ回路と、 所定の制御信号に応答して、前記第1の保持手段から与
えられる信号を並列信号として前記第3のラッチ回路に
供給する第3のスイッチ手段とを含み、 前記第2のラッチ回路は、 前記第2のスイッチ手段からの信号を受ける第1の反転
手段と、 前記第1の反転手段に逆並列に接続されかつ前記第1の
反転手段よりも小さい駆動能力を有し、前記制御信号に
応答して高インピーダンス状態になるトライステート型
の第2の反転手段とを含む、直/並列変換回路。 - 【請求項3】 基準クロック信号に応答して第1および
第2のクロック信号を発生するクロック信号発生手段
と、 前記基準クロック信号に応答して制御信号を発生する制
御信号発生手段と、 直列信号を複数の並列信号に変換する直/並列変換手段
と、 前記直/並列変換手段により変換された前記複数の並列
信号を受け、複数の並列信号を出力する回路手段と、 前記回路手段から出力される前記複数の並列信号を直列
信号に変換する並/直列変換手段を備え、 前記直/並列変換手段は、前記複数の並列信号に対応し
て設けられかつ直列に接続された複数のレジスタ手段を
含み、 前記複数のレジスタ手段の各々は、第1、第2および第
3の保持手段を含み、前記第1の保持手段は、 第1のラッチ回路と、 前記第1のクロック信号に応答して、前段から与えられ
る信号を前記第1のラッチ回路に供給する第1のスイッ
チ手段とを含み、 前記第2の保持手段は、 第2のラッチ回路と、 前記第2のクロック信号に応答して、前記第1の保持手
段から与えられる信号を前記第2のラッチ回路に供給す
る第2のスイッチ手段とを含み、 前記第3の保持手段は、 第3のラッチ回路と、 前記制御信号に応答して、前記第1の保持手段から与え
られる信号を並列信号として前記第3のラッチ回路に供
給する第3のスイッチ手段とを含み、 前記第2のラッチ回路は、 前記第2のスイッチ手段からの信号を受ける第1の反転
手段と、 前記第1の反転手段に逆並列に接続されかつ前記第1の
反転手段よりも小さい駆動能力を有し、前記制御信号に
応答して高インピーダンス状態になるトライステート型
の第2の反転手段とを含み、 前記並/直列変換手段は、前記複数の並列信号に対応し
て設けられかつ直列に接続された複数のレジスタ手段を
含み、 前記複数のレジスタ手段の各々は第4および第5の保持
手段を含み、 前記第4の保持手段は、 第4のラッチ回路と、 前記第1のクロック信号に応答して、前段から与えられ
る信号を前記第4のラッチ回路に供給する第4のスイッ
チ手段と、 前記制御信号に応答して、対応する並列信号を前記第4
のラッチ回路に供給する第5のスイッチ手段とを含み、 前記第5の保持手段は、 第5のラッチ回路と、 前記第2のクロック信号に応答して、前記第4の保持手
段から与えられる信号を前記第5のラッチ回路に供給す
る第6のスイッチ手段とを含み、 前記第5のラッチ回路は、 前記第6のスイッチ手段からの信号を受け、前記制御信
号に応答して高インピーダンス状態になるトライステー
ト型の第3の反転手段と、 前記第3の反転手段に逆並列に接続されかつ前記第3の
反転手段よりも小さい駆動能力を有する第4の反転手段
とを含む、システム。
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-
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