JP2764360B2 - 並／直列変換回路、直／並列変換回路およびそれらを含むシステム - Google Patents
並／直列変換回路、直／並列変換回路およびそれらを含むシステムInfo
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Description
【０００１】
【産業上の利用分野】この発明は、並／直列変換回路、
直／並列変換回路およびそれらを含むシステムに関す
る。
直／並列変換回路およびそれらを含むシステムに関す
る。
【０００２】
【従来の技術】並／直列変換回路および直／並列変換回
路は、通信用ＩＣ（集積回路）、ＲＡＭ（ランダムアク
セスメモリ）、ＲＯＭ（リードオンリメモリ）等のメモ
リを内蔵するＩＣ、その他の種々の回路に広く用いられ
る。
路は、通信用ＩＣ（集積回路）、ＲＡＭ（ランダムアク
セスメモリ）、ＲＯＭ（リードオンリメモリ）等のメモ
リを内蔵するＩＣ、その他の種々の回路に広く用いられ
る。
【０００３】図８は、従来の並／直列変換回路の構成の
一例を示す図である。図８の並／直列変換回路１０ａ
は、直列に接続されたｎ個のレジスタ回路１１を含む。
ここでｎは正の整数を表わす。各レジスタ回路１１は、
マスタラッチ１２およびスレーブラッチ１３を含む。
一例を示す図である。図８の並／直列変換回路１０ａ
は、直列に接続されたｎ個のレジスタ回路１１を含む。
ここでｎは正の整数を表わす。各レジスタ回路１１は、
マスタラッチ１２およびスレーブラッチ１３を含む。
【０００４】ｎ個のレジスタ回路１１に対応してｎ個の
並列入力端子１６が設けられる。各レジスタ回路１１内
のマスタラッチ１２は対応する並列入力端子１６に接続
される。また、最終段のレジスタ回路１１内のスレーブ
ラッチ１３は直列出力端子１４に接続される。
並列入力端子１６が設けられる。各レジスタ回路１１内
のマスタラッチ１２は対応する並列入力端子１６に接続
される。また、最終段のレジスタ回路１１内のスレーブ
ラッチ１３は直列出力端子１４に接続される。
【０００５】各マスタラッチ１２は、スイッチＳ１１、
並列入力スイッチＳ１３、インバータＧ１１およびウィ
ークインバータＧ１２を含む。スイッチＳ１１は、前段
のスレーブラッチ１３に接続されるノードｎ１１とノー
ドｎ１２との間に接続される。スイッチＳ１３は、対応
する並列入力端子１６とノードｎ１２との間に接続され
る。インバータＧ１１はノードｎ１２とノードｎ１３と
の間に接続され、ウィークインバータＧ１２はノードｎ
１３とノードｎ１２との間にインバータＧ１１と逆並列
に接続される。
並列入力スイッチＳ１３、インバータＧ１１およびウィ
ークインバータＧ１２を含む。スイッチＳ１１は、前段
のスレーブラッチ１３に接続されるノードｎ１１とノー
ドｎ１２との間に接続される。スイッチＳ１３は、対応
する並列入力端子１６とノードｎ１２との間に接続され
る。インバータＧ１１はノードｎ１２とノードｎ１３と
の間に接続され、ウィークインバータＧ１２はノードｎ
１３とノードｎ１２との間にインバータＧ１１と逆並列
に接続される。
【０００６】ウィークインバータＧ１２を構成するトラ
ンジスタのゲート幅とゲート長との比は、インバータＧ
１１を構成するトランジスタのゲート幅とゲート長との
比の約１／５に設定される。これにより、ウィークイン
バータＧ１２は、インバータＧ１１の１／５程度の電流
駆動能力を有する。インバータＧ１１およびウィークイ
ンバータＧ１２によりレシオラッチＬ１１が構成され
る。
ンジスタのゲート幅とゲート長との比は、インバータＧ
１１を構成するトランジスタのゲート幅とゲート長との
比の約１／５に設定される。これにより、ウィークイン
バータＧ１２は、インバータＧ１１の１／５程度の電流
駆動能力を有する。インバータＧ１１およびウィークイ
ンバータＧ１２によりレシオラッチＬ１１が構成され
る。
【０００７】各スレーブラッチ１３は、スイッチＳ１
２、インバータＧ１３およびウィークインバータＧ１４
を含む。スイッチＳ１２はノードｎ１３とノードｎ１４
との間に接続される。インバータＧ１３はノードｎ１４
とノードｎ１５との間に接続され、ウィークインバータ
Ｇ１４はノードｎ１５とノードｎ１４との間にインバー
タＧ１３と逆並列に接続される。
２、インバータＧ１３およびウィークインバータＧ１４
を含む。スイッチＳ１２はノードｎ１３とノードｎ１４
との間に接続される。インバータＧ１３はノードｎ１４
とノードｎ１５との間に接続され、ウィークインバータ
Ｇ１４はノードｎ１５とノードｎ１４との間にインバー
タＧ１３と逆並列に接続される。
【０００８】ウィークインバータＧ１４も、ウィークイ
ンバータＧ１２と同様に、インバータＧ１３の１／５程
度の電流駆動能力を有する。インバータＧ１３およびウ
ィークインバータＧ１４によりレシオラッチＬ１２が構
成される。
ンバータＧ１２と同様に、インバータＧ１３の１／５程
度の電流駆動能力を有する。インバータＧ１３およびウ
ィークインバータＧ１４によりレシオラッチＬ１２が構
成される。
【０００９】各マスタラッチ１２内のスイッチＳ１１
は、ＡＮＤゲートＧ１０から出力される制御信号Ｓ１に
より制御される。ＡＮＤゲートＧ１０の一方の入力端子
には第１のクロック信号ＣＬＫ１が与えられ、他方の入
力端子にはトリガクロック信号／ＴＲＧが与えられる。
また、各マスタラッチ１２内のスイッチＳ１３は、トリ
ガクロック信号ＴＲＧにより制御される。さらに、各ス
レーブラッチ１３内のスイッチＳ１２は、第２のクロッ
ク信号ＣＬＫ２により制御される。
は、ＡＮＤゲートＧ１０から出力される制御信号Ｓ１に
より制御される。ＡＮＤゲートＧ１０の一方の入力端子
には第１のクロック信号ＣＬＫ１が与えられ、他方の入
力端子にはトリガクロック信号／ＴＲＧが与えられる。
また、各マスタラッチ１２内のスイッチＳ１３は、トリ
ガクロック信号ＴＲＧにより制御される。さらに、各ス
レーブラッチ１３内のスイッチＳ１２は、第２のクロッ
ク信号ＣＬＫ２により制御される。
【００１０】第１および第２のクロック信号ＣＬＫ１，
ＣＬＫ２は２相のクロック信号であってもよく、また、
単相のクロック信号であってもよい。トリガクロック信
号／ＴＲＧはトリガクロック信号ＴＲＧの反転信号であ
る。
ＣＬＫ２は２相のクロック信号であってもよく、また、
単相のクロック信号であってもよい。トリガクロック信
号／ＴＲＧはトリガクロック信号ＴＲＧの反転信号であ
る。
【００１１】並列入力信号ＤＩ（０）〜ＤＩ（ｎ−１）
はそれぞれ並列入力端子１６に与えられる。直列出力端
子１４からは直列信号が出力される。
はそれぞれ並列入力端子１６に与えられる。直列出力端
子１４からは直列信号が出力される。
【００１２】次に、図９のタイミング図を参照しながら
図８の並／直列変換回路の動作を説明する。
図８の並／直列変換回路の動作を説明する。
【００１３】サイクルＣＹ１において、第１のクロック
信号ＣＬＫ１およびトリガクロック信号ＴＲＧが“Ｈ”
に立上がると、各マスタラッチ１２内のスイッチＳ１３
がオンする。それにより、並列入力信号ＤＩ（ｍ）がレ
シオラッチＬ１１に取込まれ、ラッチされる。
信号ＣＬＫ１およびトリガクロック信号ＴＲＧが“Ｈ”
に立上がると、各マスタラッチ１２内のスイッチＳ１３
がオンする。それにより、並列入力信号ＤＩ（ｍ）がレ
シオラッチＬ１１に取込まれ、ラッチされる。
【００１４】次に、第２のクロック信号ＣＬＫ２が
“Ｈ”に立上がると、各スレーブラッチ１３内のスイッ
チＳ１２がオンする。それにより、各マスタラッチ１２
内のレシオラッチＬ１１にラッチされた信号が各スレー
ブラッチ１３内のレシオラッチＬ１２に与えられ、ラッ
チされる。
“Ｈ”に立上がると、各スレーブラッチ１３内のスイッ
チＳ１２がオンする。それにより、各マスタラッチ１２
内のレシオラッチＬ１１にラッチされた信号が各スレー
ブラッチ１３内のレシオラッチＬ１２に与えられ、ラッ
チされる。
【００１５】サイクルＣＹ２においては、第１のクロッ
ク信号ＣＬＫ１が“Ｈ”に立上がり、トリガクロック信
号ＴＲＧは“Ｌ”のまま変化しない。それにより、制御
信号Ｓ１が“Ｈ”に立上がる。したがって、各マスタラ
ッチ１２内のスイッチＳ１１がオンする。それにより、
前段のスレーブラッチ１３にラッチされた信号がマスタ
ラッチ１２内のレシオラッチＬ１１に与えられ、ラッチ
される。
ク信号ＣＬＫ１が“Ｈ”に立上がり、トリガクロック信
号ＴＲＧは“Ｌ”のまま変化しない。それにより、制御
信号Ｓ１が“Ｈ”に立上がる。したがって、各マスタラ
ッチ１２内のスイッチＳ１１がオンする。それにより、
前段のスレーブラッチ１３にラッチされた信号がマスタ
ラッチ１２内のレシオラッチＬ１１に与えられ、ラッチ
される。
【００１６】次に、第２のクロック信号ＣＬＫ２が
“Ｈ”に立上がると、各スレーブラッチ１３内のスイッ
チＳ１２がオンする。それにより、各マスタラッチ１２
内のレシオラッチＬ１１にラッチされた信号が各スレー
ブラッチ１３内のレシオラッチＬ１２に与えられ、ラッ
チされる。
“Ｈ”に立上がると、各スレーブラッチ１３内のスイッ
チＳ１２がオンする。それにより、各マスタラッチ１２
内のレシオラッチＬ１１にラッチされた信号が各スレー
ブラッチ１３内のレシオラッチＬ１２に与えられ、ラッ
チされる。
【００１７】サイクルＣＹ３〜ＣＹｎにおいても、サイ
クルＣＹ２と同様の動作が行なわれる。
クルＣＹ２と同様の動作が行なわれる。
【００１８】このように、トリガクロック信号ＴＲＧに
応答して入力された並列入力信号ＤＩ（０）〜ＤＩ（ｎ
−１）が、第１および第２のクロック信号ＣＬＫ１，Ｃ
ＬＫ２に応答して、複数のレジスタ回路１１内をシフト
され、直列出力端子１４から直列信号として順次出力さ
れる。
応答して入力された並列入力信号ＤＩ（０）〜ＤＩ（ｎ
−１）が、第１および第２のクロック信号ＣＬＫ１，Ｃ
ＬＫ２に応答して、複数のレジスタ回路１１内をシフト
され、直列出力端子１４から直列信号として順次出力さ
れる。
【００１９】図１１は、従来の直／並列変換回路の構成
の一例を示す図である。図１１の直／並列変換回路２０
ａは、直列に接続されたｎ個のレジスタ回路２１を含
む。各レジスタ回路２１は、マスタラッチ２２、スレー
ブラッチ２３および並列出力ラッチ２４を含む。マスタ
ラッチ２２およびスレーブラッチ２３は直列に接続さ
れ、並列出力ラッチ２４はマスタラッチ２２とスレーブ
ラッチ２３との接続点に接続される。
の一例を示す図である。図１１の直／並列変換回路２０
ａは、直列に接続されたｎ個のレジスタ回路２１を含
む。各レジスタ回路２１は、マスタラッチ２２、スレー
ブラッチ２３および並列出力ラッチ２４を含む。マスタ
ラッチ２２およびスレーブラッチ２３は直列に接続さ
れ、並列出力ラッチ２４はマスタラッチ２２とスレーブ
ラッチ２３との接続点に接続される。
【００２０】この直／並列変換回路２０ａは、ｎ個の並
列出力信号ＤＯ（０）〜ＤＯ（ｎ−１）を出力するため
のｎ個の並列出力端子２７を有する。各レジスタ回路２
１内の並列出力ラッチ２４は、対応する並列出力端子２
７に接続される。また、初段のレジスタ回路２１内のマ
スタラッチ２２は直列入力端子２５に接続される。
列出力信号ＤＯ（０）〜ＤＯ（ｎ−１）を出力するため
のｎ個の並列出力端子２７を有する。各レジスタ回路２
１内の並列出力ラッチ２４は、対応する並列出力端子２
７に接続される。また、初段のレジスタ回路２１内のマ
スタラッチ２２は直列入力端子２５に接続される。
【００２１】各マスタラッチ２２は、スイッチＳ２１、
インバータＧ２１およびウィークインバータＧ２２を含
む。スイッチＳ２１は、前段のスレーブラッチ２３に接
続されるノードｎ２１とノードｎ２２との間に接続され
る。インバータＧ２１は、ノードｎ２２とノードｎ２３
との間に接続され、ウィークインバータＧ２２はノード
ｎ２３とノードｎ２２との間にインバータＧ２１と逆並
列に接続される。
インバータＧ２１およびウィークインバータＧ２２を含
む。スイッチＳ２１は、前段のスレーブラッチ２３に接
続されるノードｎ２１とノードｎ２２との間に接続され
る。インバータＧ２１は、ノードｎ２２とノードｎ２３
との間に接続され、ウィークインバータＧ２２はノード
ｎ２３とノードｎ２２との間にインバータＧ２１と逆並
列に接続される。
【００２２】ウィークインバータＧ２２は、インバータ
Ｇ２１の１／５程度の電流駆動能力を有する。インバー
タＧ２１およびウィークインバータＧ２２によりレシオ
ラッチＬ２１が構成される。
Ｇ２１の１／５程度の電流駆動能力を有する。インバー
タＧ２１およびウィークインバータＧ２２によりレシオ
ラッチＬ２１が構成される。
【００２３】各スレーブラッチ２３は、スイッチＳ２
２、インバータＧ２３およびウィークインバータＧ２４
を含む。スイッチＳ２２はノードｎ２３とノードｎ２４
との間に接続される。インバータＧ２３はノードｎ２４
とノードｎ２５との間に接続され、ウィークインバータ
Ｇ２４はノードｎ２５とノードｎ２４との間にインバー
タＧ２３と逆並列に接続される。
２、インバータＧ２３およびウィークインバータＧ２４
を含む。スイッチＳ２２はノードｎ２３とノードｎ２４
との間に接続される。インバータＧ２３はノードｎ２４
とノードｎ２５との間に接続され、ウィークインバータ
Ｇ２４はノードｎ２５とノードｎ２４との間にインバー
タＧ２３と逆並列に接続される。
【００２４】ウィークインバータＧ２４も、ウィークイ
ンバータＧ２２と同様に、インバータＧ２３の１／５程
度の電流駆動能力を有する。インバータＧ２３およびウ
ィークインバータＧ２４によりレシオラッチＬ２２が構
成される。
ンバータＧ２２と同様に、インバータＧ２３の１／５程
度の電流駆動能力を有する。インバータＧ２３およびウ
ィークインバータＧ２４によりレシオラッチＬ２２が構
成される。
【００２５】各並列出力ラッチ２４は、並列出力スイッ
チＳ２３、インバータＧ２５およびウィークインバータ
Ｇ２６を含む。スイッチＳ２３はノードｎ２３とノード
ｎ２６との間に接続される。インバータＧ２５はノード
ｎ２６とノードｎ２７との間に接続され、ウィークイン
バータＧ２６はノードｎ２７とノードｎ２６との間にイ
ンバータＧ２５と逆並列に接続される。
チＳ２３、インバータＧ２５およびウィークインバータ
Ｇ２６を含む。スイッチＳ２３はノードｎ２３とノード
ｎ２６との間に接続される。インバータＧ２５はノード
ｎ２６とノードｎ２７との間に接続され、ウィークイン
バータＧ２６はノードｎ２７とノードｎ２６との間にイ
ンバータＧ２５と逆並列に接続される。
【００２６】ウィークインバータＧ２６も、ウィークイ
ンバータＧ２２と同様に、インバータＧ２５の１／５程
度の電流駆動能力を有する。インバータＧ２５およびウ
ィークインバータＧ２６によりレシオラッチＬ２３が構
成される。
ンバータＧ２２と同様に、インバータＧ２５の１／５程
度の電流駆動能力を有する。インバータＧ２５およびウ
ィークインバータＧ２６によりレシオラッチＬ２３が構
成される。
【００２７】各マスタラッチ２２内のスイッチＳ２１
は、第１のクロック信号ＣＬＫ１により制御される。各
スレーブラッチ２３内のスイッチＳ２２は、ＡＮＤゲー
トＧ２０から出力される制御信号Ｓ２により制御され
る。ＡＮＤゲートＧ２０の一方の入力端子には第２のク
ロック信号ＣＬＫ２が与えられ、他方の入力端子にはト
リガクロック信号／ＴＲＧが与えられる。各並列出力ラ
ッチ２４内のスイッチＳ２３は、トリガクロック信号Ｔ
ＲＧにより制御される。
は、第１のクロック信号ＣＬＫ１により制御される。各
スレーブラッチ２３内のスイッチＳ２２は、ＡＮＤゲー
トＧ２０から出力される制御信号Ｓ２により制御され
る。ＡＮＤゲートＧ２０の一方の入力端子には第２のク
ロック信号ＣＬＫ２が与えられ、他方の入力端子にはト
リガクロック信号／ＴＲＧが与えられる。各並列出力ラ
ッチ２４内のスイッチＳ２３は、トリガクロック信号Ｔ
ＲＧにより制御される。
【００２８】次に、図１２のタイミング図を参照しなが
ら図１１の直／並列変換回路２０ａの動作を説明する。
ら図１１の直／並列変換回路２０ａの動作を説明する。
【００２９】サイクルＣＹ１において、第１のクロック
信号ＣＬＫ１が“Ｈ”に立上がると、各マスタラッチ２
２内のスイッチＳ２１がオンする。それにより、前段の
スレーブラッチ２３にラッチされた信号がマスタラッチ
２２内のレシオラッチＬ２１に与えられ、ラッチされ
る。
信号ＣＬＫ１が“Ｈ”に立上がると、各マスタラッチ２
２内のスイッチＳ２１がオンする。それにより、前段の
スレーブラッチ２３にラッチされた信号がマスタラッチ
２２内のレシオラッチＬ２１に与えられ、ラッチされ
る。
【００３０】次に、第２のクロック信号ＣＬＫ２が
“Ｈ”に立上がると、制御信号Ｓ２も“Ｈ”に立上が
る。それにより、各スレーブラッチ２３内のスイッチＳ
２２がオンする。その結果、各マスタラッチ２２内のレ
シオラッチＬ２１にラッチされた信号が各スレーブラッ
チ２３内のレシオラッチＬ２２に与えられ、ラッチされ
る。
“Ｈ”に立上がると、制御信号Ｓ２も“Ｈ”に立上が
る。それにより、各スレーブラッチ２３内のスイッチＳ
２２がオンする。その結果、各マスタラッチ２２内のレ
シオラッチＬ２１にラッチされた信号が各スレーブラッ
チ２３内のレシオラッチＬ２２に与えられ、ラッチされ
る。
【００３１】サイクルＣＹ２〜サイクルＣＹｎ−１にお
いても、サイクルＣＹ１と同様の動作が行なわれる。
いても、サイクルＣＹ１と同様の動作が行なわれる。
【００３２】サイクルＣＹｎにおいては、第１のクロッ
ク信号ＣＬＫ１が“Ｈ”に立上がると、各マスタラッチ
２２内のスイッチＳ２１がオンする。それにより、前段
のスレーブラッチ２３にラッチされた信号が各マスタラ
ッチ２２内のレシオラッチＬ２１に与えられ、ラッチさ
れる。
ク信号ＣＬＫ１が“Ｈ”に立上がると、各マスタラッチ
２２内のスイッチＳ２１がオンする。それにより、前段
のスレーブラッチ２３にラッチされた信号が各マスタラ
ッチ２２内のレシオラッチＬ２１に与えられ、ラッチさ
れる。
【００３３】次に、第２のクロック信号ＣＬＫ２および
トリガクロック信号ＴＲＧが“Ｈ”に立上がると、ＡＮ
ＤゲートＧ２０から出力される制御信号Ｓ２は“Ｌ”の
まま変化しない。したがって、各スレーブラッチ２３内
のスイッチＳ２２はオンせず、各並列出力ラッチ２４内
のスイッチＳ２３がオンする。それにより、各マスタラ
ッチ２２内のレシオラッチＬ２１にラッチされた信号が
各並列出力ラッチ２４内のレシオラッチＬ２３に与えら
れ、ラッチされる。
トリガクロック信号ＴＲＧが“Ｈ”に立上がると、ＡＮ
ＤゲートＧ２０から出力される制御信号Ｓ２は“Ｌ”の
まま変化しない。したがって、各スレーブラッチ２３内
のスイッチＳ２２はオンせず、各並列出力ラッチ２４内
のスイッチＳ２３がオンする。それにより、各マスタラ
ッチ２２内のレシオラッチＬ２１にラッチされた信号が
各並列出力ラッチ２４内のレシオラッチＬ２３に与えら
れ、ラッチされる。
【００３４】このようにして、直列入力端子２５に与え
られた直列信号が、第１および第２のクロック信号ＣＬ
Ｋ１，ＣＬＫ２に応答して複数のレジスタ回路２１内を
シフトされ、トリガクロック信号ＴＲＧに応答して並列
出力信号ＤＯ（０）ないしＤＯ（ｎ−１）として出力さ
れる。
られた直列信号が、第１および第２のクロック信号ＣＬ
Ｋ１，ＣＬＫ２に応答して複数のレジスタ回路２１内を
シフトされ、トリガクロック信号ＴＲＧに応答して並列
出力信号ＤＯ（０）ないしＤＯ（ｎ−１）として出力さ
れる。
【００３５】
【発明が解決しようとする課題】図８の並／直列変換回
路１０ａにおいては、各マスタラッチ１２内のスイッチ
Ｓ１１を制御するための制御信号Ｓ１は、第１のクロッ
ク信号ＣＬＫ１とトリガクロック信号／ＴＲＧとのＡＮ
Ｄ演算により得られる。そのため、図１０に破線で示さ
れるように、第１のクロック信号ＣＬＫ１とトリガクロ
ック信号／ＴＲＧとのタイミングがずれると問題が生じ
る。
路１０ａにおいては、各マスタラッチ１２内のスイッチ
Ｓ１１を制御するための制御信号Ｓ１は、第１のクロッ
ク信号ＣＬＫ１とトリガクロック信号／ＴＲＧとのＡＮ
Ｄ演算により得られる。そのため、図１０に破線で示さ
れるように、第１のクロック信号ＣＬＫ１とトリガクロ
ック信号／ＴＲＧとのタイミングがずれると問題が生じ
る。
【００３６】すなわち、トリガクロック信号／ＴＲＧの
立下がりのタイミングが第１のクロック信号ＣＬＫ１の
立上がりのタイミングよりも早くなり、トリガクロック
信号／ＴＲＧの立上がりのタイミングが第１のクロック
信号ＣＬＫ１の立下がりのタイミングよりも早くなる
と、制御信号Ｓ１に、破線で示すようなひげが発生す
る。
立下がりのタイミングが第１のクロック信号ＣＬＫ１の
立上がりのタイミングよりも早くなり、トリガクロック
信号／ＴＲＧの立上がりのタイミングが第１のクロック
信号ＣＬＫ１の立下がりのタイミングよりも早くなる
と、制御信号Ｓ１に、破線で示すようなひげが発生す
る。
【００３７】その結果、各マスタラッチ１２内のスイッ
チＳ１３が、トリガ信号ＴＲＧの“Ｈ”の期間Ｔ１の間
オンした後、スイッチＳ１１が、制御信号Ｓ１の“Ｈ”
の期間Ｔ２の間オンする。これによりスイッチＳ１３の
オンによりレシオラッチＬ１１に入力された並列入力信
号が、スイッチＳ１１のオンにより、前段のスレーブラ
ッチ１３から与えられる信号によって書換えられる可能
性がある。
チＳ１３が、トリガ信号ＴＲＧの“Ｈ”の期間Ｔ１の間
オンした後、スイッチＳ１１が、制御信号Ｓ１の“Ｈ”
の期間Ｔ２の間オンする。これによりスイッチＳ１３の
オンによりレシオラッチＬ１１に入力された並列入力信
号が、スイッチＳ１１のオンにより、前段のスレーブラ
ッチ１３から与えられる信号によって書換えられる可能
性がある。
【００３８】このようにして、図８の並／直列変換回路
１０ａにおいて誤動作が生じる可能性がある。
１０ａにおいて誤動作が生じる可能性がある。
【００３９】また、図１１の直／並列変換回路２０ａに
おいては、各スレーブラッチ２３内のスイッチＳ２２を
制御する制御信号Ｓ２は、第２のクロック信号ＣＬＫ２
とトリガクロック信号／ＴＲＧとのＡＮＤ演算により得
られる。そのため、図１３に破線で示すように、第２の
クロック信号ＣＬＫ２とトリガクロック信号／ＴＲＧと
のタイミングがずれた場合に問題が生じる。
おいては、各スレーブラッチ２３内のスイッチＳ２２を
制御する制御信号Ｓ２は、第２のクロック信号ＣＬＫ２
とトリガクロック信号／ＴＲＧとのＡＮＤ演算により得
られる。そのため、図１３に破線で示すように、第２の
クロック信号ＣＬＫ２とトリガクロック信号／ＴＲＧと
のタイミングがずれた場合に問題が生じる。
【００４０】すなわち、トリガクロック信号／ＴＲＧの
立下がりのタイミングが第２のクロック信号ＣＬＫ２の
立上がりのタイミングよりも遅く、トリガクロック信号
／ＴＲＧの立上がりのタイミングが第２のクロック信号
ＣＬＫ２の立下がりのタイミングよりも遅いと、制御信
号Ｓ２に破線で示されるようなひげが生じる。
立下がりのタイミングが第２のクロック信号ＣＬＫ２の
立上がりのタイミングよりも遅く、トリガクロック信号
／ＴＲＧの立上がりのタイミングが第２のクロック信号
ＣＬＫ２の立下がりのタイミングよりも遅いと、制御信
号Ｓ２に破線で示されるようなひげが生じる。
【００４１】その結果、各スレーブラッチ２３内のスイ
ッチＳ２２は、制御信号Ｓ２の“Ｈ”の期間Ｔ３の間オ
ンした後、各並列出力ラッチ２４内のスイッチＳ２３
が、トリガクロック信号ＴＲＧの“Ｈ”の期間Ｔ４の間
オンする。その結果、スイッチＳ２２のオンによりレシ
オラッチＬ２１内のインバータＧ２１がレシオラッチＬ
２２内のウィークインバータＧ２４と競合しながらイン
バータＧ２３を駆動した後、スイッチＳ２３のオンによ
り、レシオラッチＬ２１内のインバータＧ２１がレシオ
ラッチＬ２３内のウィークインバータＧ２６と競合しな
がらインバータＧ２５を駆動することになる。そのた
め、レシオラッチＬ２３にラッチされる信号が不安定に
なる。
ッチＳ２２は、制御信号Ｓ２の“Ｈ”の期間Ｔ３の間オ
ンした後、各並列出力ラッチ２４内のスイッチＳ２３
が、トリガクロック信号ＴＲＧの“Ｈ”の期間Ｔ４の間
オンする。その結果、スイッチＳ２２のオンによりレシ
オラッチＬ２１内のインバータＧ２１がレシオラッチＬ
２２内のウィークインバータＧ２４と競合しながらイン
バータＧ２３を駆動した後、スイッチＳ２３のオンによ
り、レシオラッチＬ２１内のインバータＧ２１がレシオ
ラッチＬ２３内のウィークインバータＧ２６と競合しな
がらインバータＧ２５を駆動することになる。そのた
め、レシオラッチＬ２３にラッチされる信号が不安定に
なる。
【００４２】このようにして、図１１の直／並列変換回
路２０ａにおいては、トリガ信号／ＴＲＧのずれによっ
て誤動作が生じる可能性がある。
路２０ａにおいては、トリガ信号／ＴＲＧのずれによっ
て誤動作が生じる可能性がある。
【００４３】この発明の目的は、誤動作が生じない並／
直列変換回路を提供することである。
直列変換回路を提供することである。
【００４４】この発明の他の目的は、誤動作が生じない
直／並列変換回路を提供することである。
直／並列変換回路を提供することである。
【００４５】この発明のさらに他の目的は、誤動作が生
じない直／並列変換回路および並／直列変換回路を含む
システムを提供することである。
じない直／並列変換回路および並／直列変換回路を含む
システムを提供することである。
【００４６】
【課題を解決するための手段】 （１） 第１の発明に係る並／直列変換回路 複数の並列信号を直列信号に変換する並／直列変換回路
は、複数の並列信号に対応して設けられかつ直列に接続
された複数のレジスタ手段を備える。複数のレジスタ手
段の各々は第１および第２の保持手段を含む。
は、複数の並列信号に対応して設けられかつ直列に接続
された複数のレジスタ手段を備える。複数のレジスタ手
段の各々は第１および第２の保持手段を含む。
【００４７】第１の保持手段は、第１のラッチ回路、第
１のスイッチ手段および第２のスイッチ手段を含む。第
１のスイッチ手段は、第１のクロック信号に応答して、
前段から与えられる信号を第１のラッチ回路に供給す
る。第２のスイッチ手段は、所定の制御信号に応答し
て、対応する並列信号を第１のラッチ回路に供給する。
１のスイッチ手段および第２のスイッチ手段を含む。第
１のスイッチ手段は、第１のクロック信号に応答して、
前段から与えられる信号を第１のラッチ回路に供給す
る。第２のスイッチ手段は、所定の制御信号に応答し
て、対応する並列信号を第１のラッチ回路に供給する。
【００４８】第２の保持手段は、第２のラッチ回路、お
よび第３のスイッチ手段を含む。第３のスイッチ手段
は、第２のクロック信号に応答して、第１の保持手段か
ら与えられる信号を第２のラッチ回路に供給する。
よび第３のスイッチ手段を含む。第３のスイッチ手段
は、第２のクロック信号に応答して、第１の保持手段か
ら与えられる信号を第２のラッチ回路に供給する。
【００４９】第２のラッチ回路は、トライステート型の
第１の反転手段、および第２の反転手段を含む。第１の
反転手段は、第３のスイッチ手段からの信号を受け、制
御信号に応答して高インピーダンス状態になる。第２の
反転手段は、第１の反転手段に逆並列に接続されかつ第
１の反転手段よりも小さい駆動能力を有する。
第１の反転手段、および第２の反転手段を含む。第１の
反転手段は、第３のスイッチ手段からの信号を受け、制
御信号に応答して高インピーダンス状態になる。第２の
反転手段は、第１の反転手段に逆並列に接続されかつ第
１の反転手段よりも小さい駆動能力を有する。
【００５０】（２） 第２の発明に係る直／並列変換回
路 直列信号を複数の並列信号に変換する直／並列変換回路
は、複数の並列信号に対応して設けられかつ直列に接続
された複数のレジスタ手段を備える。複数のレジスタ手
段の各々は第１、第２および第３の保持手段を含む。
路 直列信号を複数の並列信号に変換する直／並列変換回路
は、複数の並列信号に対応して設けられかつ直列に接続
された複数のレジスタ手段を備える。複数のレジスタ手
段の各々は第１、第２および第３の保持手段を含む。
【００５１】第１の保持手段は、第１のラッチ回路、お
よび第１のスイッチ手段を含む。第１のスイッチ手段
は、第１のクロック信号に応答して、前段から与えられ
る信号を第１のラッチ回路に供給する。
よび第１のスイッチ手段を含む。第１のスイッチ手段
は、第１のクロック信号に応答して、前段から与えられ
る信号を第１のラッチ回路に供給する。
【００５２】第２の保持手段は、第２のラッチ回路、お
よび第２のスイッチ手段を含む。第２のスイッチ手段
は、第２のクロック信号に応答して、第１の保持手段か
ら与えられる信号を第２のラッチ回路に供給する。
よび第２のスイッチ手段を含む。第２のスイッチ手段
は、第２のクロック信号に応答して、第１の保持手段か
ら与えられる信号を第２のラッチ回路に供給する。
【００５３】第３の保持手段は、第３のラッチ回路、お
よび第３のスイッチ手段を含む。第３のスイッチ手段
は、所定の制御信号に応答して、第１の保持手段から与
えられる信号を並列信号として第３のラッチ回路に供給
する。
よび第３のスイッチ手段を含む。第３のスイッチ手段
は、所定の制御信号に応答して、第１の保持手段から与
えられる信号を並列信号として第３のラッチ回路に供給
する。
【００５４】第２のラッチ回路は、第１の反転手段、お
よびトライステート型の第２の反転手段を含む。第１の
反転手段は、第２のスイッチ手段からの信号を受ける。
第２の反転手段は、第１の反転手段に逆並列に接続され
かつ第１の反転手段よりも小さい駆動能力を有し、制御
信号に応答して高インピーダンス状態になる。
よびトライステート型の第２の反転手段を含む。第１の
反転手段は、第２のスイッチ手段からの信号を受ける。
第２の反転手段は、第１の反転手段に逆並列に接続され
かつ第１の反転手段よりも小さい駆動能力を有し、制御
信号に応答して高インピーダンス状態になる。
【００５５】（３） 第３の発明に係るシステム このシステムは、クロック信号発生手段、制御信号発生
手段、直／並列変換手段、回路手段および並／直列変換
手段を備える。
手段、直／並列変換手段、回路手段および並／直列変換
手段を備える。
【００５６】クロック信号発生手段は、基準クロック信
号に応答して第１および第２のクロック信号を発生す
る。制御信号発生手段は、基準クロック信号に応答して
制御信号を発生する。直／並列変換手段は、直列信号を
複数の並列信号に変換する。回路手段は、直／並列変換
手段により変換された複数の並列信号を受け、複数の並
列信号を出力する。並／直列変換手段は、回路手段から
出力される複数の並列信号を直列信号に変換する。
号に応答して第１および第２のクロック信号を発生す
る。制御信号発生手段は、基準クロック信号に応答して
制御信号を発生する。直／並列変換手段は、直列信号を
複数の並列信号に変換する。回路手段は、直／並列変換
手段により変換された複数の並列信号を受け、複数の並
列信号を出力する。並／直列変換手段は、回路手段から
出力される複数の並列信号を直列信号に変換する。
【００５７】直／並列変換手段は、複数の並列信号に対
応して設けられかつ直列に接続された複数のレジスタ手
段を含む。複数のレジスタ手段の各々は第１、第２およ
び第３の保持手段を含む。
応して設けられかつ直列に接続された複数のレジスタ手
段を含む。複数のレジスタ手段の各々は第１、第２およ
び第３の保持手段を含む。
【００５８】第１の保持手段は、第１のラッチ回路、お
よび第１のスイッチ手段を含む。第１のスイッチ手段
は、第１のクロック信号に応答して、前段から与えられ
る信号を第１のラッチ回路に供給する。
よび第１のスイッチ手段を含む。第１のスイッチ手段
は、第１のクロック信号に応答して、前段から与えられ
る信号を第１のラッチ回路に供給する。
【００５９】第２の保持手段は、第２のラッチ回路、お
よび第２のスイッチ手段を含む。第２のスイッチ手段
は、第２のクロック信号に応答して、第１の保持手段か
ら与えられる信号を第２のラッチ回路に供給する。
よび第２のスイッチ手段を含む。第２のスイッチ手段
は、第２のクロック信号に応答して、第１の保持手段か
ら与えられる信号を第２のラッチ回路に供給する。
【００６０】第３の保持手段は、第３のラッチ回路、お
よび第３のスイッチ手段を含む。第３のスイッチ手段
は、制御信号に応答して、第１の保持手段から与えられ
る信号を並列信号として第３のラッチ回路に供給する。
よび第３のスイッチ手段を含む。第３のスイッチ手段
は、制御信号に応答して、第１の保持手段から与えられ
る信号を並列信号として第３のラッチ回路に供給する。
【００６１】第２のラッチ回路は、第１の反転手段、お
よびトライステート型の第２の反転手段を含む。第１の
反転手段は、第２のスイッチ手段からの信号を受ける。
第２の反転手段は、第１の反転手段に逆並列に接続され
かつ第１の反転手段よりも小さい駆動能力を有する。第
２の反転手段は、制御信号に応答して高インピーダンス
状態になる。
よびトライステート型の第２の反転手段を含む。第１の
反転手段は、第２のスイッチ手段からの信号を受ける。
第２の反転手段は、第１の反転手段に逆並列に接続され
かつ第１の反転手段よりも小さい駆動能力を有する。第
２の反転手段は、制御信号に応答して高インピーダンス
状態になる。
【００６２】並／直列変換回路は、複数の並列信号に対
応して設けられかつ直列に接続された複数のレジスタ手
段を含む。複数のレジスタ手段の各々は第４および第５
の保持手段を含む。
応して設けられかつ直列に接続された複数のレジスタ手
段を含む。複数のレジスタ手段の各々は第４および第５
の保持手段を含む。
【００６３】第４の保持手段は、第４のラッチ回路、第
４のスイッチ手段および第５のスイッチ手段を含む。第
４のスイッチ手段は、第１のクロック信号に応答して、
前段から与えられる信号を第４のラッチ回路に供給す
る。第５のスイッチ手段は、制御信号に応答して、対応
する並列信号を第４のラッチ回路に供給する。
４のスイッチ手段および第５のスイッチ手段を含む。第
４のスイッチ手段は、第１のクロック信号に応答して、
前段から与えられる信号を第４のラッチ回路に供給す
る。第５のスイッチ手段は、制御信号に応答して、対応
する並列信号を第４のラッチ回路に供給する。
【００６４】第５の保持手段は、第５のラッチ回路、お
よび第６のスイッチ手段を含む。第６のスイッチ手段
は、第２のクロック信号に応答して、第４の保持手段か
ら与えられる信号を第５のラッチ回路に供給する。
よび第６のスイッチ手段を含む。第６のスイッチ手段
は、第２のクロック信号に応答して、第４の保持手段か
ら与えられる信号を第５のラッチ回路に供給する。
【００６５】第５のラッチ回路は、トライステート型の
第３の反転手段、および第４の反転手段を含む。第３の
反転手段は、第６のスイッチ手段からの信号を受け、制
御信号に応答して高インピーダンス状態になる。第４の
反転手段は、第３の反転手段に逆並列に接続されかつ第
３の反転手段よりも小さい駆動能力を有する。
第３の反転手段、および第４の反転手段を含む。第３の
反転手段は、第６のスイッチ手段からの信号を受け、制
御信号に応答して高インピーダンス状態になる。第４の
反転手段は、第３の反転手段に逆並列に接続されかつ第
３の反転手段よりも小さい駆動能力を有する。
【００６６】
（１） 第１の発明に係る並／直列変換回路 まず、制御信号に応答して、第２のスイッチ手段を介し
て対応する並列信号が各第１のラッチ回路に供給され、
保持される。次に、第２のクロック信号に応答して、各
第１のラッチ回路に保持された信号が、第３のスイッチ
手段を介して各第２のラッチ回路に転送され、保持され
る。第１のクロック信号に応答して、各第２のラッチ回
路に保持された信号が、後段の第１のスイッチ手段を介
して後段の第１のラッチ回路に転送され、保持される。
て対応する並列信号が各第１のラッチ回路に供給され、
保持される。次に、第２のクロック信号に応答して、各
第１のラッチ回路に保持された信号が、第３のスイッチ
手段を介して各第２のラッチ回路に転送され、保持され
る。第１のクロック信号に応答して、各第２のラッチ回
路に保持された信号が、後段の第１のスイッチ手段を介
して後段の第１のラッチ回路に転送され、保持される。
【００６７】以後、第２のクロック信号および第１のク
ロック信号に応答して、各レジスタ手段に保持された信
号が順次後段のレジスタ手段に転送され、最終段のレジ
スタ手段から順次直列信号として出力される。
ロック信号に応答して、各レジスタ手段に保持された信
号が順次後段のレジスタ手段に転送され、最終段のレジ
スタ手段から順次直列信号として出力される。
【００６８】制御信号に応答して各第１のラッチ回路に
並列信号が供給されるときには、第２のラッチ回路を構
成する第１の反転手段が高インピーダンス状態になる。
そのため、このとき第１のスイッチ手段がたとえオンし
ても、前段の第２のラッチ回路の第１の反転手段により
各第１のラッチ回路に保持される信号が反転されること
はない。
並列信号が供給されるときには、第２のラッチ回路を構
成する第１の反転手段が高インピーダンス状態になる。
そのため、このとき第１のスイッチ手段がたとえオンし
ても、前段の第２のラッチ回路の第１の反転手段により
各第１のラッチ回路に保持される信号が反転されること
はない。
【００６９】（２） 第２の発明に係る直／並列変換回
路 まず、第１のクロック信号に応答して、直列信号が、第
１のスイッチ手段を介して各第１のラッチ回路に供給さ
れ、保持される。第２のクロック信号に応答して、各第
１のラッチ回路に保持された信号が、第２のスイッチ手
段を介して各第２のラッチ回路に転送され、保持され
る。以後、第１のクロック信号および第２のクロック信
号に応答して、各レジスタ手段に保持された信号が順次
後段のレジスタ手段に転送され、保持される。
路 まず、第１のクロック信号に応答して、直列信号が、第
１のスイッチ手段を介して各第１のラッチ回路に供給さ
れ、保持される。第２のクロック信号に応答して、各第
１のラッチ回路に保持された信号が、第２のスイッチ手
段を介して各第２のラッチ回路に転送され、保持され
る。以後、第１のクロック信号および第２のクロック信
号に応答して、各レジスタ手段に保持された信号が順次
後段のレジスタ手段に転送され、保持される。
【００７０】次に、制御信号に応答して、各第１のラッ
チ回路に保持された信号が、第３のスイッチ手段を介し
て各第３のラッチ回路に供給され、保持される。各第３
のラッチ回路に保持された信号が並列信号として出力さ
れる。
チ回路に保持された信号が、第３のスイッチ手段を介し
て各第３のラッチ回路に供給され、保持される。各第３
のラッチ回路に保持された信号が並列信号として出力さ
れる。
【００７１】制御信号に応答して各第１のラッチ回路に
保持された信号が各第３のラッチ回路に供給されるとき
には、各第２のラッチ回路を構成する第２の反転手段は
高インピーダンス状態になる。そのため、このとき第２
のスイッチ手段がたとえオンしても、各第１のラッチ回
路の出力信号が不安定になることはない。
保持された信号が各第３のラッチ回路に供給されるとき
には、各第２のラッチ回路を構成する第２の反転手段は
高インピーダンス状態になる。そのため、このとき第２
のスイッチ手段がたとえオンしても、各第１のラッチ回
路の出力信号が不安定になることはない。
【００７２】（３） 第３の発明に係るシステム このシステムに含まれる直／並列変換手段は、第２の発
明に係る直／並列変換回路と同様に動作する。また、こ
のシステムに含まれる並／直列変換手段は、第１の発明
に係る並／直列変換回路と同様に動作する。
明に係る直／並列変換回路と同様に動作する。また、こ
のシステムに含まれる並／直列変換手段は、第１の発明
に係る並／直列変換回路と同様に動作する。
【００７３】
（１） 第１の実施例 図１は、第１の実施例による並／直列変換回路の構成を
示す図である。図１の並／直列変換回路１０が図８の並
／直列変換回路１０ａと異なるのは次の点である。
示す図である。図１の並／直列変換回路１０が図８の並
／直列変換回路１０ａと異なるのは次の点である。
【００７４】各スレーブラッチ１３に含まれるレシオラ
ッチＬ１２が、トライステートインバータＧ１５および
ウィークインバータＧ１４により構成される。トライス
テートインバータＧ１５はノードｎ１４とノードｎ１５
との間に接続され、ウィークインバータＧ１４はノード
ｎ１５とノードｎ１４との間にトライステートインバー
タＧ１５と逆並列に接続される。トライステートインバ
ータＧ１５の制御端子にはトリガクロック信号／ＴＲＧ
が与えられる。
ッチＬ１２が、トライステートインバータＧ１５および
ウィークインバータＧ１４により構成される。トライス
テートインバータＧ１５はノードｎ１４とノードｎ１５
との間に接続され、ウィークインバータＧ１４はノード
ｎ１５とノードｎ１４との間にトライステートインバー
タＧ１５と逆並列に接続される。トライステートインバ
ータＧ１５の制御端子にはトリガクロック信号／ＴＲＧ
が与えられる。
【００７５】ウィークインバータＧ１４に含まれるトラ
ンジスタのゲート幅とゲート長との比は、トライステー
トインバータＧ１５に含まれるトランジスタのゲート幅
とゲート長との比の約１／５に設定される。それによ
り、ウィークインバータＧ１４はトライステートインバ
ータＧ１５の１／５程度の電流駆動能力を有する。
ンジスタのゲート幅とゲート長との比は、トライステー
トインバータＧ１５に含まれるトランジスタのゲート幅
とゲート長との比の約１／５に設定される。それによ
り、ウィークインバータＧ１４はトライステートインバ
ータＧ１５の１／５程度の電流駆動能力を有する。
【００７６】各マスタラッチ１２に含まれるスイッチＳ
１１は第１のクロック信号ＣＬＫ１により制御される。
ｎ個のレジスタ回路１１が第１および第２のクロック信
号ＣＬＫ１，ＣＬＫ２により信号を転送するシフトレジ
スタを構成する。他の部分の構成は、図８に示される構
成と同様である。
１１は第１のクロック信号ＣＬＫ１により制御される。
ｎ個のレジスタ回路１１が第１および第２のクロック信
号ＣＬＫ１，ＣＬＫ２により信号を転送するシフトレジ
スタを構成する。他の部分の構成は、図８に示される構
成と同様である。
【００７７】次に、図２のタイミング図を参照しながら
図１の並／直列変換回路１０の動作を説明する。
図１の並／直列変換回路１０の動作を説明する。
【００７８】サイクルＣＹ１において、トリガクロック
信号ＴＲＧが“Ｈ”になる。それにより、各マスタラッ
チ１２内のスイッチＳ１３がオンし、各並列入力端子１
６に与えられる並列入力信号ＤＩ（ｍ）がレシオラッチ
Ｌ１１に与えられ、保持される。ここで、ｍは０〜ｎ−
１の整数を表わす。
信号ＴＲＧが“Ｈ”になる。それにより、各マスタラッ
チ１２内のスイッチＳ１３がオンし、各並列入力端子１
６に与えられる並列入力信号ＤＩ（ｍ）がレシオラッチ
Ｌ１１に与えられ、保持される。ここで、ｍは０〜ｎ−
１の整数を表わす。
【００７９】このとき、第１のクロック信号ＣＬＫ１も
“Ｈ”となっているので、各マスタラッチ１２内のスイ
ッチＳ１１もオンする。しかし、トリガクロック信号／
ＴＲＧは“Ｌ”となるので、各スレーブラッチ１３内の
レシオラッチＬ１２を構成するトライステートインバー
タＧ１５は高インピーダンス状態となる。したがって、
各マスタラッチ１２内のスイッチＳ１１がオンしても、
前段のスレーブラッチ１３からスイッチＳ１１を介して
レシオラッチＬ１１に信号が与えられることはない。
“Ｈ”となっているので、各マスタラッチ１２内のスイ
ッチＳ１１もオンする。しかし、トリガクロック信号／
ＴＲＧは“Ｌ”となるので、各スレーブラッチ１３内の
レシオラッチＬ１２を構成するトライステートインバー
タＧ１５は高インピーダンス状態となる。したがって、
各マスタラッチ１２内のスイッチＳ１１がオンしても、
前段のスレーブラッチ１３からスイッチＳ１１を介して
レシオラッチＬ１１に信号が与えられることはない。
【００８０】次に、第２のクロック信号ＣＬＫ２が
“Ｈ”になると、各スレーブラッチ１３内のスイッチＳ
１２がオンする。それにより、各マスタラッチ１２内の
レシオラッチＬ１１に保持された信号が各スレーブラッ
チ１３内のレシオラッチＬ１２に転送され、保持され
る。
“Ｈ”になると、各スレーブラッチ１３内のスイッチＳ
１２がオンする。それにより、各マスタラッチ１２内の
レシオラッチＬ１１に保持された信号が各スレーブラッ
チ１３内のレシオラッチＬ１２に転送され、保持され
る。
【００８１】サイクルＣＹ２において、第１のクロック
信号ＣＬＫ１が“Ｈ”になると、各マスタラッチ１２内
のスイッチＳ１１がオンする。それにより、前段のスレ
ーブラッチ１３内のレシオラッチＬ１２に保持された信
号が各マスタラッチ１２内のレシオラッチＬ１１に転送
され、保持される。
信号ＣＬＫ１が“Ｈ”になると、各マスタラッチ１２内
のスイッチＳ１１がオンする。それにより、前段のスレ
ーブラッチ１３内のレシオラッチＬ１２に保持された信
号が各マスタラッチ１２内のレシオラッチＬ１１に転送
され、保持される。
【００８２】次に、第２のクロック信号ＣＬＫ２が
“Ｈ”になると、各スレーブラッチ１３内のスイッチＳ
１２がオンする。それにより、各マスタラッチ１２内の
レシオラッチＬ１１に保持された信号が各スレーブラッ
チ１３内のレシオラッチＬ１２に転送され、保持され
る。
“Ｈ”になると、各スレーブラッチ１３内のスイッチＳ
１２がオンする。それにより、各マスタラッチ１２内の
レシオラッチＬ１１に保持された信号が各スレーブラッ
チ１３内のレシオラッチＬ１２に転送され、保持され
る。
【００８３】サイクルＣＹ３〜サイクルＣＹｎにおいて
も、サイクルＣＹ２と同様の動作が行なわれる。
も、サイクルＣＹ２と同様の動作が行なわれる。
【００８４】このようにして、並列入力端子１６に与え
られた並列入力信号ＤＩ（０）〜ＤＩ（ｎ−１）が、複
数のレジスタ回路１１内を順次シフトされ、直列出力端
子１４から直列信号として順次出力される。
られた並列入力信号ＤＩ（０）〜ＤＩ（ｎ−１）が、複
数のレジスタ回路１１内を順次シフトされ、直列出力端
子１４から直列信号として順次出力される。
【００８５】この実施例の並／直列変換回路１０におい
ては、各並列入力信号ＤＩ（ｍ）がスイッチＳ１３を介
して対応するレシオラッチＬ１１に入力されている間は
各レシオラッチＬ１２内のトライステートインバータＧ
１５が高インピーダンス状態になる。したがって、スイ
ッチＳ１１がオンしても、前段のスレーブラッチ１３か
らレシオラッチＬ１１に信号が与えられることはない。
ては、各並列入力信号ＤＩ（ｍ）がスイッチＳ１３を介
して対応するレシオラッチＬ１１に入力されている間は
各レシオラッチＬ１２内のトライステートインバータＧ
１５が高インピーダンス状態になる。したがって、スイ
ッチＳ１１がオンしても、前段のスレーブラッチ１３か
らレシオラッチＬ１１に信号が与えられることはない。
【００８６】図３は、マスタラッチ１２およびスレーブ
ラッチ１３の詳細な構成を示す回路図である。
ラッチ１３の詳細な構成を示す回路図である。
【００８７】マスタラッチ１２において、スイッチＳ１
１は、ＮＭＯＳトランジスタＮ１１およびＰＭＯＳトラ
ンジスタＰ１１を含む。トランジスタＮ１１のゲートに
は第１のクロック信号ＣＬＫ１が与えられ、トランジス
タＰ１１のゲートには第１のクロック信号ＣＬＫ１の反
転信号／ＣＬＫ１が与えられる。スイッチＳ１３は、Ｎ
ＭＯＳトランジスタＮ１２およびＰＭＯＳトランジスタ
Ｐ１２を含む。トランジスタＮ１２のゲートにはトリガ
クロック信号ＴＲＧが与えられ、トランジスタＰ１２の
ゲートにはトリガクロック信号／ＴＲＧが与えられる。
トリガクロック信号／ＴＲＧはトリガクロック信号ＴＲ
Ｇの反転信号である。
１は、ＮＭＯＳトランジスタＮ１１およびＰＭＯＳトラ
ンジスタＰ１１を含む。トランジスタＮ１１のゲートに
は第１のクロック信号ＣＬＫ１が与えられ、トランジス
タＰ１１のゲートには第１のクロック信号ＣＬＫ１の反
転信号／ＣＬＫ１が与えられる。スイッチＳ１３は、Ｎ
ＭＯＳトランジスタＮ１２およびＰＭＯＳトランジスタ
Ｐ１２を含む。トランジスタＮ１２のゲートにはトリガ
クロック信号ＴＲＧが与えられ、トランジスタＰ１２の
ゲートにはトリガクロック信号／ＴＲＧが与えられる。
トリガクロック信号／ＴＲＧはトリガクロック信号ＴＲ
Ｇの反転信号である。
【００８８】インバータＧ１１はＰＭＯＳトランジスタ
Ｐ１３およびＮＭＯＳトランジスタＮ１３を含む。ウィ
ークインバータＧ１２はＰＭＯＳウィークトランジスタ
Ｐ１４およびＮＭＯＳウィークトランジスタＮ１４を含
む。
Ｐ１３およびＮＭＯＳトランジスタＮ１３を含む。ウィ
ークインバータＧ１２はＰＭＯＳウィークトランジスタ
Ｐ１４およびＮＭＯＳウィークトランジスタＮ１４を含
む。
【００８９】スレーブラッチ１３において、スイッチＳ
１２は、ＮＭＯＳトランジスタＮ１５およびＰＭＯＳト
ランジスタＰ１５を含む。トランジスタＮ１５のゲート
には第２のクロック信号ＣＬＫ２が与えられ、トランジ
スタＰ１５のゲートには第２のクロック信号ＣＬＫ２の
反転信号／ＣＬＫ２が与えられる。
１２は、ＮＭＯＳトランジスタＮ１５およびＰＭＯＳト
ランジスタＰ１５を含む。トランジスタＮ１５のゲート
には第２のクロック信号ＣＬＫ２が与えられ、トランジ
スタＰ１５のゲートには第２のクロック信号ＣＬＫ２の
反転信号／ＣＬＫ２が与えられる。
【００９０】トライステートインバータＧ１５はＰＭＯ
ＳトランジスタＰ１６，Ｐ１７およびＮＭＯＳトランジ
スタＮ１６，Ｎ１７を含む。トランジスタＰ１６，Ｐ１
７は電源端子とノードｎ１５との間に直列に接続され
る。トランジスタＮ１６，Ｎ１７はノードｎ１５と接地
端子との間に直列に接続される。トランジスタＰ１６の
ゲートにはトリガクロック信号ＴＲＧが与えられる。ト
ランジスタＰ１７，Ｎ１６のゲートはノードｎ１４に接
続される。トランジスタＮ１７のゲートにはトリガクロ
ック信号／ＴＲＧが与えられる。
ＳトランジスタＰ１６，Ｐ１７およびＮＭＯＳトランジ
スタＮ１６，Ｎ１７を含む。トランジスタＰ１６，Ｐ１
７は電源端子とノードｎ１５との間に直列に接続され
る。トランジスタＮ１６，Ｎ１７はノードｎ１５と接地
端子との間に直列に接続される。トランジスタＰ１６の
ゲートにはトリガクロック信号ＴＲＧが与えられる。ト
ランジスタＰ１７，Ｎ１６のゲートはノードｎ１４に接
続される。トランジスタＮ１７のゲートにはトリガクロ
ック信号／ＴＲＧが与えられる。
【００９１】ウィークインバータＧ１４はＰＭＯＳウィ
ークトランジスタＰ１８およびＮＭＯＳウィークトラン
ジスタＮ１８を含む。
ークトランジスタＰ１８およびＮＭＯＳウィークトラン
ジスタＮ１８を含む。
【００９２】ＰＭＯＳウィークトランジスタＰ１４，Ｐ
１８のサイズ（ゲート幅とゲート長との比）は、他のＰ
ＭＯＳトランジスタのサイズの約１／５に設定される。
ＮＭＯＳウィークトランジスタＮ１４，Ｎ１８のサイズ
は、他のＮＭＯＳトランジスタのサイズの約１／５に設
定される。
１８のサイズ（ゲート幅とゲート長との比）は、他のＰ
ＭＯＳトランジスタのサイズの約１／５に設定される。
ＮＭＯＳウィークトランジスタＮ１４，Ｎ１８のサイズ
は、他のＮＭＯＳトランジスタのサイズの約１／５に設
定される。
【００９３】トリガクロック信号ＴＲＧが“Ｌ”となり
かつトリガクロック信号／ＴＲＧが“Ｈ”となると、ト
ランジスタＰ１６，Ｎ１７がオンする。それにより、ト
ライステートインバータＧ１５はインバータとして動作
する。一方、トリガクロック信号ＴＲＧが“Ｈ”となり
かつトリガクロック信号／ＴＲＧが“Ｌ”となると、ト
ランジスタＰ１６，Ｎ１７がオフする。それにより、ト
ライステートインバータＧ１５は高インピーダンス状態
になる。
かつトリガクロック信号／ＴＲＧが“Ｈ”となると、ト
ランジスタＰ１６，Ｎ１７がオンする。それにより、ト
ライステートインバータＧ１５はインバータとして動作
する。一方、トリガクロック信号ＴＲＧが“Ｈ”となり
かつトリガクロック信号／ＴＲＧが“Ｌ”となると、ト
ランジスタＰ１６，Ｎ１７がオフする。それにより、ト
ライステートインバータＧ１５は高インピーダンス状態
になる。
【００９４】図３に示されるように、トライステートイ
ンバータＧ１５は４つのトランジスタにより構成され
る。したがって、２つのトランジスタを追加するだけで
この実施例の並／直列変換回路１０を実現することがで
きる。
ンバータＧ１５は４つのトランジスタにより構成され
る。したがって、２つのトランジスタを追加するだけで
この実施例の並／直列変換回路１０を実現することがで
きる。
【００９５】（２） 第２の実施例 図４は、第２の実施例による直／並列変換回路の構成を
示す図である。図４の直／並列変換回路２０が図１１の
直／並列変換回路２０ａと異なるのは次の点である。
示す図である。図４の直／並列変換回路２０が図１１の
直／並列変換回路２０ａと異なるのは次の点である。
【００９６】各スレーブラッチ２３に含まれるレシオラ
ッチＬ２２が、インバータＧ２３およびトライステート
ウィークインバータＧ２７により構成される。インバー
タＧ２３はノードｎ２４とノードｎ２５との間に接続さ
れ、トライステートウィークインバータＧ２７はノード
ｎ２５とノードｎ２４との間にインバータＧ２３と逆並
列に接続される。トライステートウィークインバータＧ
２７の制御端子にはトリガクロック信号／ＴＲＧが与え
られる。
ッチＬ２２が、インバータＧ２３およびトライステート
ウィークインバータＧ２７により構成される。インバー
タＧ２３はノードｎ２４とノードｎ２５との間に接続さ
れ、トライステートウィークインバータＧ２７はノード
ｎ２５とノードｎ２４との間にインバータＧ２３と逆並
列に接続される。トライステートウィークインバータＧ
２７の制御端子にはトリガクロック信号／ＴＲＧが与え
られる。
【００９７】トライステートウィークインバータＧ２７
に含まれるトランジスタのゲート幅とゲート長との比
は、インバータＧ２３に含まれるトランジスタのゲート
幅とゲート長との比の約１／５に設定される。それによ
り、トライステートウィークインバータＧ２７はインバ
ータＧ２３の１／５程度の電流駆動能力を有する。
に含まれるトランジスタのゲート幅とゲート長との比
は、インバータＧ２３に含まれるトランジスタのゲート
幅とゲート長との比の約１／５に設定される。それによ
り、トライステートウィークインバータＧ２７はインバ
ータＧ２３の１／５程度の電流駆動能力を有する。
【００９８】各スレーブラッチ２３に含まれるスイッチ
Ｓ２２は第２のクロック信号ＣＬＫ２により制御され
る。ｎ個のレジスタ回路２１が第１および第２のクロッ
ク信号ＣＬＫ１，ＣＬＫ２により信号を転送するシフト
レジスタを構成する。他の部分の構成は、図１１に示さ
れる構成と同様である。
Ｓ２２は第２のクロック信号ＣＬＫ２により制御され
る。ｎ個のレジスタ回路２１が第１および第２のクロッ
ク信号ＣＬＫ１，ＣＬＫ２により信号を転送するシフト
レジスタを構成する。他の部分の構成は、図１１に示さ
れる構成と同様である。
【００９９】次に、図５のタイミング図を参照しながら
図４の直／並列変換回路２０の動作を説明する。
図４の直／並列変換回路２０の動作を説明する。
【０１００】サイクルＣＹ１において、第１のクロック
信号ＣＬＫ１が“Ｈ”になると、各マスタラッチ２２内
のスイッチＳ２１がオンする。それにより、前段のスレ
ーブラッチ２３に保持された信号が各マスタラッチ２２
内のレシオラッチＬ２１に転送され、保持される。
信号ＣＬＫ１が“Ｈ”になると、各マスタラッチ２２内
のスイッチＳ２１がオンする。それにより、前段のスレ
ーブラッチ２３に保持された信号が各マスタラッチ２２
内のレシオラッチＬ２１に転送され、保持される。
【０１０１】次に、第２のクロック信号ＣＬＫ２が
“Ｈ”になると、各スレーブラッチ２３内のスイッチＳ
２２がオンする。それにより、各マスタラッチ２２内の
レシオラッチＬ２１に保持された信号が各スレーブラッ
チ２３内のレシオラッチＬ２２に転送され、保持され
る。
“Ｈ”になると、各スレーブラッチ２３内のスイッチＳ
２２がオンする。それにより、各マスタラッチ２２内の
レシオラッチＬ２１に保持された信号が各スレーブラッ
チ２３内のレシオラッチＬ２２に転送され、保持され
る。
【０１０２】サイクルＣＹ２〜ＣＹｎ−１においても、
サイクルＣＹ１と同様の動作が行なわれる。
サイクルＣＹ１と同様の動作が行なわれる。
【０１０３】サイクルＣＹｎにおいて、第１のクロック
信号ＣＬＫ１が“Ｈ”になると、各マスタラッチ２２内
のスイッチＳ２１がオンする。それにより、前段のスレ
ーブラッチ２３内のレシオラッチＬ２２に保持された信
号が各マスタラッチ２２内のレシオラッチＬ２１に転送
され、保持される。
信号ＣＬＫ１が“Ｈ”になると、各マスタラッチ２２内
のスイッチＳ２１がオンする。それにより、前段のスレ
ーブラッチ２３内のレシオラッチＬ２２に保持された信
号が各マスタラッチ２２内のレシオラッチＬ２１に転送
され、保持される。
【０１０４】次に、トリガクロック信号ＴＲＧが“Ｈ”
になると、各並列出力ラッチ２４内のスイッチＳ２３が
オンする。それにより、各マスタラッチ２２内のレシオ
ラッチＬ２１に保持された信号が各並列出力ラッチ２４
内のレシオラッチＬ２３に転送され、保持される。各レ
シオラッチＬ２３に保持された信号は、並列出力信号Ｄ
Ｏ（ｍ）として並列出力端子２７に出力される。ここ
で、ｍは０〜ｎ−１の整数を表わす。
になると、各並列出力ラッチ２４内のスイッチＳ２３が
オンする。それにより、各マスタラッチ２２内のレシオ
ラッチＬ２１に保持された信号が各並列出力ラッチ２４
内のレシオラッチＬ２３に転送され、保持される。各レ
シオラッチＬ２３に保持された信号は、並列出力信号Ｄ
Ｏ（ｍ）として並列出力端子２７に出力される。ここ
で、ｍは０〜ｎ−１の整数を表わす。
【０１０５】このとき、第２のクロック信号ＣＬＫ２も
“Ｈ”となるので、各スレーブラッチ２３内のスイッチ
Ｓ２２もオンする。しかしながら、トリガクロック信号
／ＴＲＧが“Ｌ”となるので、レシオラッチＬ２２のト
ライステートウィークインバータＧ２７が高インピーダ
ンス状態になる。
“Ｈ”となるので、各スレーブラッチ２３内のスイッチ
Ｓ２２もオンする。しかしながら、トリガクロック信号
／ＴＲＧが“Ｌ”となるので、レシオラッチＬ２２のト
ライステートウィークインバータＧ２７が高インピーダ
ンス状態になる。
【０１０６】したがって、スイッチＳ２２がオンして
も、レシオラッチＬ２１内のインバータＧ２１はレシオ
ラッチＬ２２内のトライステートウィークインバータＧ
２７と競合することにはならず、レシオラッチＬ２３内
のウィークインバータＧ２６のみと競合することにな
る。その結果、レシオラッチＬ２１からレシオラッチＬ
２３に与えられる信号が安定する。
も、レシオラッチＬ２１内のインバータＧ２１はレシオ
ラッチＬ２２内のトライステートウィークインバータＧ
２７と競合することにはならず、レシオラッチＬ２３内
のウィークインバータＧ２６のみと競合することにな
る。その結果、レシオラッチＬ２１からレシオラッチＬ
２３に与えられる信号が安定する。
【０１０７】このようにして、直列入力端子２５に与え
られた直列信号が、複数のレジスタ回路２１内を順次シ
フトされ、並列出力端子２７から並列出力信号ＤＯ
（０）〜ＤＯ（ｎ−１）として出力される。
られた直列信号が、複数のレジスタ回路２１内を順次シ
フトされ、並列出力端子２７から並列出力信号ＤＯ
（０）〜ＤＯ（ｎ−１）として出力される。
【０１０８】上記のように、この実施例の直／並列変換
回路２０においては、各レシオラッチＬ２１から各レシ
オラッチＬ２３に並列出力信号が与えられている間は、
各レシオラッチＬ２２内のトライステートウィークイン
バータＧ２７が高インピーダンス状態になる。したがっ
て、スイッチＳ２２がオンしても、レシオラッチＬ２１
の出力信号が安定になる。
回路２０においては、各レシオラッチＬ２１から各レシ
オラッチＬ２３に並列出力信号が与えられている間は、
各レシオラッチＬ２２内のトライステートウィークイン
バータＧ２７が高インピーダンス状態になる。したがっ
て、スイッチＳ２２がオンしても、レシオラッチＬ２１
の出力信号が安定になる。
【０１０９】図６は、マスタラッチ２２，スレーブラッ
チ２３および並列出力ラッチ２４の詳細な構成を示す回
路図である。
チ２３および並列出力ラッチ２４の詳細な構成を示す回
路図である。
【０１１０】マスタラッチ２２において、スイッチＳ２
１は、ＮＭＯＳトランジスタＮ２１およびＰＭＯＳトラ
ンジスタＰ２１を含む。トランジスタＮ２１のゲートに
は第１のクロック信号ＣＬＫ１が与えられ、トランジス
タＰ２１のゲートには第１のクロック信号ＣＬＫ１の反
転信号／ＣＬＫ１が与えられる。
１は、ＮＭＯＳトランジスタＮ２１およびＰＭＯＳトラ
ンジスタＰ２１を含む。トランジスタＮ２１のゲートに
は第１のクロック信号ＣＬＫ１が与えられ、トランジス
タＰ２１のゲートには第１のクロック信号ＣＬＫ１の反
転信号／ＣＬＫ１が与えられる。
【０１１１】インバータＧ２１はＰＭＯＳトランジスタ
Ｐ２２およびＮＭＯＳトランジスタＮ２２を含む。ウィ
ークインバータＧ２２はＰＭＯＳウィークトランジスタ
Ｐ２３およびＮＭＯＳウィークトランジスタＮ２３を含
む。
Ｐ２２およびＮＭＯＳトランジスタＮ２２を含む。ウィ
ークインバータＧ２２はＰＭＯＳウィークトランジスタ
Ｐ２３およびＮＭＯＳウィークトランジスタＮ２３を含
む。
【０１１２】スレーブラッチ２３において、スイッチＳ
２２は、ＮＭＯＳトランジスタＮ２４およびＰＭＯＳト
ランジスタＰ２４を含む。トランジスタＮ２４のゲート
には第２のクロック信号ＣＬＫ２が与えられ、トランジ
スタＰ２４のゲートには第２のクロック信号ＣＬＫ２の
反転信号／ＣＬＫ２が与えられる。
２２は、ＮＭＯＳトランジスタＮ２４およびＰＭＯＳト
ランジスタＰ２４を含む。トランジスタＮ２４のゲート
には第２のクロック信号ＣＬＫ２が与えられ、トランジ
スタＰ２４のゲートには第２のクロック信号ＣＬＫ２の
反転信号／ＣＬＫ２が与えられる。
【０１１３】インバータＧ２３はＰＭＯＳトランジスタ
Ｐ２５およびＮＭＯＳトランジスタＮ２５を含む。トラ
イステートウィークインバータＧ２７はＰＭＯＳトラン
ジスタＰ２６、ＰＭＯＳウィークトランジスタＰ２７、
ＮＭＯＳウィークトランジスタＮ２６およびＮＭＯＳト
ランジスタＮ２７を含む。トランジスタＰ２６，Ｐ２７
は電源端子とノードｎ２４との間に直列に接続される。
トランジスタＮ２６，Ｎ２７はノードｎ２４と接地端子
との間に直列に接続される。トランジスタＰ２６のゲー
トにはトリガクロック信号ＴＲＧが与えられる。トラン
ジスタＰ２７，Ｎ２６のゲートはノードｎ２５に接続さ
れる。トランジスタＮ２７のゲートにはトリガクロック
信号／ＴＲＧが与えられる。
Ｐ２５およびＮＭＯＳトランジスタＮ２５を含む。トラ
イステートウィークインバータＧ２７はＰＭＯＳトラン
ジスタＰ２６、ＰＭＯＳウィークトランジスタＰ２７、
ＮＭＯＳウィークトランジスタＮ２６およびＮＭＯＳト
ランジスタＮ２７を含む。トランジスタＰ２６，Ｐ２７
は電源端子とノードｎ２４との間に直列に接続される。
トランジスタＮ２６，Ｎ２７はノードｎ２４と接地端子
との間に直列に接続される。トランジスタＰ２６のゲー
トにはトリガクロック信号ＴＲＧが与えられる。トラン
ジスタＰ２７，Ｎ２６のゲートはノードｎ２５に接続さ
れる。トランジスタＮ２７のゲートにはトリガクロック
信号／ＴＲＧが与えられる。
【０１１４】並列出力ラッチ２４において、スイッチＳ
２３は、ＮＭＯＳトランジスタＮ２８およびＰＭＯＳト
ランジスタＰ２８を含む。トランジスタＮ２８のゲート
にはトリガクロック信号ＴＲＧが与えられ、トランジス
タＰ２８のゲートにはトリガクロック信号／ＴＲＧが与
えられる。
２３は、ＮＭＯＳトランジスタＮ２８およびＰＭＯＳト
ランジスタＰ２８を含む。トランジスタＮ２８のゲート
にはトリガクロック信号ＴＲＧが与えられ、トランジス
タＰ２８のゲートにはトリガクロック信号／ＴＲＧが与
えられる。
【０１１５】インバータＧ２５はＰＭＯＳトランジスタ
Ｐ２９およびＮＭＯＳトランジスタＮ２９を含む。ウィ
ークインバータＧ２６はＰＭＯＳウィークトランジスタ
Ｐ３０およびＮＭＯＳウィークトランジスタＮ３０を含
む。
Ｐ２９およびＮＭＯＳトランジスタＮ２９を含む。ウィ
ークインバータＧ２６はＰＭＯＳウィークトランジスタ
Ｐ３０およびＮＭＯＳウィークトランジスタＮ３０を含
む。
【０１１６】ＰＭＯＳウィークトランジスタＰ２３，Ｐ
２７，Ｐ３０のサイズ（ゲート幅とゲート長との比）
は、他のＰＭＯＳトランジスタのサイズの約１／５に設
定される。ＮＭＯＳウィークトランジスタＮ２３，Ｎ２
６，Ｎ３０のサイズは、他のＮＭＯＳトランジスタのサ
イズの約１／５に設定される。
２７，Ｐ３０のサイズ（ゲート幅とゲート長との比）
は、他のＰＭＯＳトランジスタのサイズの約１／５に設
定される。ＮＭＯＳウィークトランジスタＮ２３，Ｎ２
６，Ｎ３０のサイズは、他のＮＭＯＳトランジスタのサ
イズの約１／５に設定される。
【０１１７】トリガクロック信号ＴＲＧが“Ｌ”となり
かつトリガクロック信号／ＴＲＧが“Ｈ”となると、ト
ランジスタＰ２６，Ｎ２７がオンする。それにより、ト
ライステートウィークインバータＧ２７はウィークイン
バータとして動作する。トリガクロック信号ＴＲＧが
“Ｈ”となりかつトリガクロック信号／ＴＲＧが“Ｌ”
となると、トランジスタＰ２６，Ｎ２７がオフする。そ
れにより、トライステートウィークインバータＧ２７は
高インピーダンス状態になる。
かつトリガクロック信号／ＴＲＧが“Ｈ”となると、ト
ランジスタＰ２６，Ｎ２７がオンする。それにより、ト
ライステートウィークインバータＧ２７はウィークイン
バータとして動作する。トリガクロック信号ＴＲＧが
“Ｈ”となりかつトリガクロック信号／ＴＲＧが“Ｌ”
となると、トランジスタＰ２６，Ｎ２７がオフする。そ
れにより、トライステートウィークインバータＧ２７は
高インピーダンス状態になる。
【０１１８】図６に示されるように、トライステートウ
ィークインバータＧ２７は４つのトランジスタにより構
成される。したがって、わずか２つのトランジスタを追
加するだけで、この実施例の直／並列変換回路２０を実
現することができる。
ィークインバータＧ２７は４つのトランジスタにより構
成される。したがって、わずか２つのトランジスタを追
加するだけで、この実施例の直／並列変換回路２０を実
現することができる。
【０１１９】（３） 第３の実施例 図７は、第３の実施例によるシステムの構成を示すブロ
ック図である。図７のシステム１００は、並／直列変換
回路１０、直／並列変換回路２０、メモリ回路３０、ク
ロック発生器４０およびトリガ信号発生器５０を含む。
このシステム１００は、単一の半導体チップ上に形成さ
れてもよい。
ック図である。図７のシステム１００は、並／直列変換
回路１０、直／並列変換回路２０、メモリ回路３０、ク
ロック発生器４０およびトリガ信号発生器５０を含む。
このシステム１００は、単一の半導体チップ上に形成さ
れてもよい。
【０１２０】クロック発生器４０は、基準クロック信号
ＣＬＫを受け、第１のクロック信号ＣＬＫ１および第２
のクロック信号ＣＬＫ２を発生する。トリガ信号発生器
５０は、第１のクロック信号ＣＬＫ１および第２のクロ
ック信号ＣＬＫ２を受け、フレームパルスに応答してト
リガクロック信号ＴＲＧ，／ＴＲＧを発生する。
ＣＬＫを受け、第１のクロック信号ＣＬＫ１および第２
のクロック信号ＣＬＫ２を発生する。トリガ信号発生器
５０は、第１のクロック信号ＣＬＫ１および第２のクロ
ック信号ＣＬＫ２を受け、フレームパルスに応答してト
リガクロック信号ＴＲＧ，／ＴＲＧを発生する。
【０１２１】直／並列変換回路２０は、第１のクロック
信号ＣＬＫ１、第２のクロック信号ＣＬＫ２およびトリ
ガクロック信号ＴＲＧ，／ＴＲＧに応答して、直列入力
端子２５に与えられる直列入力信号Ｄｉｎを並列出力信
号に変換し、メモリ回路３０に与える。
信号ＣＬＫ１、第２のクロック信号ＣＬＫ２およびトリ
ガクロック信号ＴＲＧ，／ＴＲＧに応答して、直列入力
端子２５に与えられる直列入力信号Ｄｉｎを並列出力信
号に変換し、メモリ回路３０に与える。
【０１２２】並／直列変換回路１０は、第１のクロック
信号ＣＬＫ１、第２のクロック信号ＣＬＫ２およびトリ
ガクロック信号ＴＲＧ，／ＴＲＧに応答して、メモリ回
路３０から与えられる並列出力信号を直列出力信号Ｄｏ
ｕｔに変換し、直列出力端子１４に与える。
信号ＣＬＫ１、第２のクロック信号ＣＬＫ２およびトリ
ガクロック信号ＴＲＧ，／ＴＲＧに応答して、メモリ回
路３０から与えられる並列出力信号を直列出力信号Ｄｏ
ｕｔに変換し、直列出力端子１４に与える。
【０１２３】図７のシステム１００のように、メモリ回
路３０へのデータの入力のためおよびメモリ回路３０か
らのデータの出力のためにそれぞれ直／並列変換回路２
０および並／直列変換回路１０を用いると、動作速度の
速い外部装置と動作速度の遅いメモリ回路３０とを結合
することができる。
路３０へのデータの入力のためおよびメモリ回路３０か
らのデータの出力のためにそれぞれ直／並列変換回路２
０および並／直列変換回路１０を用いると、動作速度の
速い外部装置と動作速度の遅いメモリ回路３０とを結合
することができる。
【０１２４】この発明による並／直列変換回路および直
／並列変換回路は、図７のシステム１００に限らず、種
々のシステム、回路等に用いることができる。
／並列変換回路は、図７のシステム１００に限らず、種
々のシステム、回路等に用いることができる。
【０１２５】
【発明の効果】第１の発明によれば、各第１のラッチ回
路への並列信号の入力時には各第２のラッチ回路を構成
する第１の反転手段が高インピーダンス状態になるの
で、たとえ第１のスイッチ手段がオンしても前段の第２
のラッチ回路の第１の反転手段により各第１のラッチ回
路に保持される信号が反転されることはない。したがっ
て、誤動作が生じない並／直列変換回路が得られる。
路への並列信号の入力時には各第２のラッチ回路を構成
する第１の反転手段が高インピーダンス状態になるの
で、たとえ第１のスイッチ手段がオンしても前段の第２
のラッチ回路の第１の反転手段により各第１のラッチ回
路に保持される信号が反転されることはない。したがっ
て、誤動作が生じない並／直列変換回路が得られる。
【０１２６】第２の発明によれば、各第３のラッチ回路
への並列信号の出力時には各第２のラッチ回路を構成す
る第２の反転手段が高インピーダンス状態になるので、
たとえ第２のスイッチ手段がオンしても第１のラッチ回
路の出力信号が不安定になることはない。したがって、
誤動作が生じない直／並列変換回路が得られる。
への並列信号の出力時には各第２のラッチ回路を構成す
る第２の反転手段が高インピーダンス状態になるので、
たとえ第２のスイッチ手段がオンしても第１のラッチ回
路の出力信号が不安定になることはない。したがって、
誤動作が生じない直／並列変換回路が得られる。
【０１２７】第３の発明によれば、第１の発明に係る並
／直列変換回路および第２の発明に係る直／並列変換回
路が用いられるので、誤動作が生じないシステムが得ら
れる。
／直列変換回路および第２の発明に係る直／並列変換回
路が用いられるので、誤動作が生じないシステムが得ら
れる。
【図１】第１の実施例による並／直列変換回路の構成を
示す図である。
示す図である。
【図２】図１の並／直列変換回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図３】図１の並／直列変換回路に含まれるマスタラッ
チおよびスレーブラッチの詳細な構成を示す回路図であ
る。
チおよびスレーブラッチの詳細な構成を示す回路図であ
る。
【図４】第２の実施例による直／並列変換回路の構成を
示す図である。
示す図である。
【図５】図４の直／並列変換回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図６】図４の直／並列変換回路に含まれるマスタラッ
チ、スレーブラッチおよび並列出力ラッチの詳細な構成
を示す回路図である。
チ、スレーブラッチおよび並列出力ラッチの詳細な構成
を示す回路図である。
【図７】第３の実施例によるシステムの構成を示すブロ
ック図である。
ック図である。
【図８】従来の並／直列変換回路の構成を示す図であ
る。
る。
【図９】図８の並／直列変換回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図１０】図８の並／直列変換回路の問題点を説明する
ための図である。
ための図である。
【図１１】従来の直／並列変換回路の構成を示す図であ
る。
る。
【図１２】図１１の直／並列変換回路の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図１３】図１１の直／並列変換回路の問題点を説明す
るための図である。
るための図である。
１０ 並／直列変換回路 １１ レジスタ回路 １２ マスタラッチ １３ スレーブラッチ １４ 直列出力端子 １６ 並列入力端子 ２０ 直／並列変換回路 ２１ レジスタ回路 ２２ マスタラッチ ２３ スレーブラッチ ２４ 並列出力ラッチ ２５ 直列入力端子 ２７ 並列出力端子 Ｓ１１，Ｓ１２，Ｓ１３，Ｓ２１，Ｓ２２，Ｓ２３ ス
イッチ Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２，Ｌ２３ レシオラッ
チ Ｇ１１，Ｇ２１，Ｇ２３，Ｇ２５ インバータ Ｇ１２，Ｇ１４，Ｇ２２，Ｇ２６ ウィークインバータ Ｇ１５ トライステートインバータ Ｇ２７ トライステートウィークインバータ ＣＬＫ１ 第１のクロック信号 ＣＬＫ２ 第２のクロック信号 ＴＲＧ，／ＴＲＧ トリガクロック信号 なお、各図中同一符号は同一または相当部分を示す。
イッチ Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２，Ｌ２３ レシオラッ
チ Ｇ１１，Ｇ２１，Ｇ２３，Ｇ２５ インバータ Ｇ１２，Ｇ１４，Ｇ２２，Ｇ２６ ウィークインバータ Ｇ１５ トライステートインバータ Ｇ２７ トライステートウィークインバータ ＣＬＫ１ 第１のクロック信号 ＣＬＫ２ 第２のクロック信号 ＴＲＧ，／ＴＲＧ トリガクロック信号 なお、各図中同一符号は同一または相当部分を示す。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 9/00 G11C 19/00 G11C 19/28
Claims (3)
- 【請求項１】 複数の並列信号を直列信号に変換する並
／直列変換回路であって、 前記複数の並列信号に対応して設けられかつ直列に接続
された複数のレジスタ手段を備え、 前記複数のレジスタ手段の各々は第１および第２の保持
手段を含み、 前記第１の保持手段は、 第１のラッチ回路と、 第１のクロック信号に応答して、前段から与えられる信
号を前記第１のラッチ回路に供給する第１のスイッチ手
段と、 所定の制御信号に応答して、対応する並列信号を前記第
１のラッチ回路に供給する第２のスイッチ手段とを含
み、 前記第２の保持手段は、 第２のラッチ回路と、 第２のクロック信号に応答して、前記第１の保持手段か
ら与えられる信号を前記第２のラッチ回路に供給する第
３のスイッチ手段とを含み、 前記第２のラッチ回路は、 前記第３のスイッチ手段からの信号を受け、前記制御信
号に応答して高インピーダンス状態になるトライステー
ト型の第１の反転手段と、 前記第１の反転手段に逆並列に接続されかつ前記第１の
反転手段よりも小さい駆動能力を有する第２の反転手段
とを含む、並／直列変換回路。 - 【請求項２】 直列信号を複数の並列信号に変換する直
／並列変換回路であって、 前記複数の並列信号に対応して設けられかつ直列に接続
された複数のレジスタ手段を備え、 前記複数のレジスタ手段の各々は第１、第２および第３
の保持手段を含み、 前記第１の保持手段は、 第１のラッチ回路と、 第１のクロック信号に応答して、前段から与えられる信
号を前記第１のラッチ回路に供給する第１のスイッチ手
段とを含み、 前記第２の保持手段は、 第２のラッチ回路と、 第２のクロック信号に応答して、前記第１の保持手段か
ら与えられる信号を前記第２のラッチ回路に供給する第
２のスイッチ手段とを含み、 前記第３の保持手段は、 第３のラッチ回路と、 所定の制御信号に応答して、前記第１の保持手段から与
えられる信号を並列信号として前記第３のラッチ回路に
供給する第３のスイッチ手段とを含み、 前記第２のラッチ回路は、 前記第２のスイッチ手段からの信号を受ける第１の反転
手段と、 前記第１の反転手段に逆並列に接続されかつ前記第１の
反転手段よりも小さい駆動能力を有し、前記制御信号に
応答して高インピーダンス状態になるトライステート型
の第２の反転手段とを含む、直／並列変換回路。 - 【請求項３】 基準クロック信号に応答して第１および
第２のクロック信号を発生するクロック信号発生手段
と、 前記基準クロック信号に応答して制御信号を発生する制
御信号発生手段と、 直列信号を複数の並列信号に変換する直／並列変換手段
と、 前記直／並列変換手段により変換された前記複数の並列
信号を受け、複数の並列信号を出力する回路手段と、 前記回路手段から出力される前記複数の並列信号を直列
信号に変換する並／直列変換手段を備え、 前記直／並列変換手段は、前記複数の並列信号に対応し
て設けられかつ直列に接続された複数のレジスタ手段を
含み、 前記複数のレジスタ手段の各々は、第１、第２および第
３の保持手段を含み、前記第１の保持手段は、 第１のラッチ回路と、 前記第１のクロック信号に応答して、前段から与えられ
る信号を前記第１のラッチ回路に供給する第１のスイッ
チ手段とを含み、 前記第２の保持手段は、 第２のラッチ回路と、 前記第２のクロック信号に応答して、前記第１の保持手
段から与えられる信号を前記第２のラッチ回路に供給す
る第２のスイッチ手段とを含み、 前記第３の保持手段は、 第３のラッチ回路と、 前記制御信号に応答して、前記第１の保持手段から与え
られる信号を並列信号として前記第３のラッチ回路に供
給する第３のスイッチ手段とを含み、 前記第２のラッチ回路は、 前記第２のスイッチ手段からの信号を受ける第１の反転
手段と、 前記第１の反転手段に逆並列に接続されかつ前記第１の
反転手段よりも小さい駆動能力を有し、前記制御信号に
応答して高インピーダンス状態になるトライステート型
の第２の反転手段とを含み、 前記並／直列変換手段は、前記複数の並列信号に対応し
て設けられかつ直列に接続された複数のレジスタ手段を
含み、 前記複数のレジスタ手段の各々は第４および第５の保持
手段を含み、 前記第４の保持手段は、 第４のラッチ回路と、 前記第１のクロック信号に応答して、前段から与えられ
る信号を前記第４のラッチ回路に供給する第４のスイッ
チ手段と、 前記制御信号に応答して、対応する並列信号を前記第４
のラッチ回路に供給する第５のスイッチ手段とを含み、 前記第５の保持手段は、 第５のラッチ回路と、 前記第２のクロック信号に応答して、前記第４の保持手
段から与えられる信号を前記第５のラッチ回路に供給す
る第６のスイッチ手段とを含み、 前記第５のラッチ回路は、 前記第６のスイッチ手段からの信号を受け、前記制御信
号に応答して高インピーダンス状態になるトライステー
ト型の第３の反転手段と、 前記第３の反転手段に逆並列に接続されかつ前記第３の
反転手段よりも小さい駆動能力を有する第４の反転手段
とを含む、システム。
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|---|---|---|---|
| JP4124890A JP2764360B2 (ja) | 1992-05-18 | 1992-05-18 | 並／直列変換回路、直／並列変換回路およびそれらを含むシステム |
| US07/989,855 US5321399A (en) | 1992-05-18 | 1992-12-14 | Parallel/serial conversion circuit, serial/parallel conversion circuit and system including such circuits |
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|---|---|---|---|
| JP4124890A JP2764360B2 (ja) | 1992-05-18 | 1992-05-18 | 並／直列変換回路、直／並列変換回路およびそれらを含むシステム |
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| JP4124890A Expired - Fee Related JP2764360B2 (ja) | 1992-05-18 | 1992-05-18 | 並／直列変換回路、直／並列変換回路およびそれらを含むシステム |
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-
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