KR0144406B1 - 동기식 메모리 장치의 신호전달회로 - Google Patents

동기식 메모리 장치의 신호전달회로

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KR0144406B1
KR0144406B1 KR1019940040593A KR19940040593A KR0144406B1 KR 0144406 B1 KR0144406 B1 KR 0144406B1 KR 1019940040593 A KR1019940040593 A KR 1019940040593A KR 19940040593 A KR19940040593 A KR 19940040593A KR 0144406 B1 KR0144406 B1 KR 0144406B1
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Abstract

동기식 메모리장치의 신호전단회로는 메모리 셀들로부터 외부의 전송될 데이터신호의 잠복기간을 용이하게 조절할 수 있다. 이를 위하여 상기 동기식 메모리장치의 신호전달회로는 메모리 셀들로부터의 판독되는 데이터신호를 입력하기 위한 입력라인과, 외부로부터의 클럭신호를 입력하기 위한 제어라인과, 상기 제어라인으로부터의 클럭신호에 의하여 상기 입력라인으로부터의 데이터신호를 임의의 노드쪽으로 전송하기 위한 제 1 제어용 스위치와, 상기 노드상의 데이타신호를 유지시키기 위한 제1기억소자와, 상기 노드 및 출력라인의 사이에 병렬 접속되어 상기 노드로부터의 상기 데이터신호를 입력하여 저장하고 기 저장된 데이터신호를 상기 출력라인쪽으로 전송하기 위한 적어도 2개이상의 레지스터와, 상기 제어라인으로부터의 상기 클럭신호에 의하여 상기 적어도 2개 이상의 레지스터들이 상기 클럭신호에 동기하여 순차적이고 교번적으로 동작하도록 상기 제2 및 제3 클럭신호를 공급하는 제어부를 구비한다.

Description

동기식 메모리장치의 신호전달회로
제1도는 종래의 동기식 메모리장치의 신호전달회로의 회로도
제2도는 본 발명의 제1 실시예에 따른 동기식 메모리장치의 신호전달 회로의 회로도
제3도는 제2도에 도시된 데이터 레지스터의 구체회로도
제4도는 본 발명의 제2실시예에 따른 동기식 메모리장치의 신호전달 회로의 회로도
제5도는 제4도에 도시된 데이터 레지스터의 구체회로도
*도면의 주요 부분에 대한 부호의 설명
30 : PMOS트랜지스터 32 : NMOS 트랜지스터
34, 36, 38 : 제1 내지 제3 레지스터 40 : 제어부
본 발명은 동기식 메모리장치에 있어서 외부의 주변회로의 억세스 속도와, 메모리장치를 매치시키기 위하여 메모리셀로부터의 데이터신호를 외부로부터의 클럭신호에 동기시켜 외부의 회로쪽으로 출력하는 파이프 라인 구조의 신호전달회로에 관한 것으로 특히 자체내에서의 상기 데이터신호의 잠복기긴의 조절이 용이한 동기식 메모리장치의 신호 전달회로에 관한 것이다.
상기 파이프 라인 구조의 신호전달장치는 메모리 셀로부터의 데이터신호를 외부의 주변회로(예를 들면, 마이크로 프로써서)의 억세스 속도와, 매칭시키기 위하여 외부의 주변회로로부터의 클럭신호에 의하여 일정기간 지연시킨 후 상기 클럭신호와, 동기시켜 지연된 데이터신호를 외부의 주변회로쪽으로 전송한다. 이를 위하여 상기 파이프 라인 구조의 신호전달회로는 메모리 셀 및 출력라인의 사이에 직력 접속된 다수의 제어용 스위치소자와, 상기 제어용 스위치소자의 출력단에 각각 접속되는 기억소자들을 구비한다. 상기 다수의 제어용 스위치소자들은 클럭신호에 의하여 각각 구동되어 2진신호의 통로를 개폐하고 그리고 상기 기억소자들은 상기 제어용 스위치소자를 경우 입력되는 2진신호를 일시 기억하는 기능을 한다. 참고로 상기 파이프 라인 구조의 신호 전달회로를 제1도를 참조하여 상세히 설명하자면 다음과, 같다.
제1도에 있어서 제1 NMOS트랜지스터(Q1) 및 제1 PMOS트랜지스터(Q2)와, 인버터(G1)은 하나의 제어용 스위치를 구성하여 제어라인(15)으로부터 하이논리의 클럭신호가 입력될 경우에 입력라인(11)으로부터의 데이터신호를 제1노드(17)쪽으로 전송한다. 그리고 순환루프의 형태로 접속된 두 개의 인버터(G6, G7)는 상기 제1노드(17)상의 데이터신호를 유지시킨다.
그리고 하나의 제어용 스위치를 구성하는 제2 NMOS트랜지스터(Q3) 및 제2 PMOS 트랜지스터(Q4)와, 인버터(G2)은 상기 제어라인(15)으로부터 로우논리의 클럭신호가 입력될 경우에 상기 제1노드(17)상의 데이터신호를 제2노드(19)쪽으로 전송한다. 그리고 순환루프의 형태로 접속된 두 개의 인버터(G8, G9)는 상기 제2노드(19)상의 데이터신호를 유지시킨다.
하나의 제어용 스위치를 구성하는 제3 NMOS트랜지스터(Q5) 및 제3 PMOS 트랜지스터(Q6)와, 인버터(G3)은 상기 제어라인(15)으로부터 하이논리의 클럭신호가 입력될 경우에 상기 제2노드(19)상의 데이터신호를 제3노드(21)쪽으로 전송한다. 그리고 순환루프의 형태로 접속된 두 개의 인버터(G10, G11)는 상기 제3노드(21)상의 데이터신호를 유지시킨다.
또한, 하나의 제어용 스위치를 구성하는 제4 NMOS트랜지스터(Q7) 및 제4 PMOS 트랜지스터(Q8)와, 인버터(G4)은 상기 제어라인(15)으로부터 로우논리의 클럭신호가 입력될 경우에 상기 제3노드(21)상의 데이터신호를 제4노드(23)쪽으로 전송한다. 그리고 순환루프의 형태로 접속된 두 개의 인버터(G12, G13)는 상기 제4노드(23)상의 데이터신호를 유지시킨다.
하나의 제어용 스위치를 구성하는 제5 NMOS트랜지스터(Q9) 및 제5 PMOS 트랜지스터(Q10)와, 인버터(G5)은 상기 제어라인(15)으로부터 하이논리의 클럭신호가 입력될 경우에 상기 제4노드(23)상의 데이터신호를 출력라인(13)쪽으로 전송한다. 그리고 순환루프의 형태로 접속된 두 개의 인버터(G14, G15)는 상기 출력라인(13)상의 데이터신호를 유지시킨다.
결과적으로, 입력라인(11)상의 데이터신호는 첫 번째 클럭신호가 입력될 경우에 상기 제1노드(17)쪽으로 전송되고, 두 번째 클럭신호가 입력될 경우에 상기 제1노드(17)쪽으로 전송되고, 두 번째 클럭신호가 입력될 경우에 상기 제 1 노드(17)에서 제2노드(19)를 경유하여 상기 제3노드(21)쪽으로 전송되고 세 번째 클럭신호가 입력될 때에는 상기 데이터신호는 상기 제3노드(23)에서 상기 제4노드(23)를 경유하여 상기 출력라인(13)쪽으로 전송된다.
상기 파이프 라인 구조의 신호전달장치에 의하여 데이터신호가 지연되는 기간을 잠복기간(lateney)이라 한다. 상기 잠복기간은 리드(Read) 및 라이트(Write)동작을 구분하는 칼럼 어드레스 스트로브(Column Address Stroube : 이하 CAS 라 함)신호로부터 데이터신호가 외부의 주변장치쪽으로 출력될 때까지 소요되는 외부로부터의 클럭신호의 수에 의하여 결정된다. 즉, 상기 데이터신호의 잠복기간은 외부로부터의 클럭주기 및 클럭신호의 수에 의하여 결정된다. 상기 크릭주기는 상기 제어용 스위치소자 및 기억소자의 전파지연시간 이상의 기간으로 제한되고, 그리고 상기 클럭신호의 수는 하나 이상의 제어용 스위치소자 및 기억소자를 제거함에 의하여 조절가능하다. 종래의 파이프 라인 구조의 신호전달회로는 클럭주기를 이용하여 데이터신호의 잠복기간을 조절할 경우, 상기 제어용 스위치소자 및 기억소자의 전파 지연시간에 의하여 제한된다. 반면에, 클럭신호의 수에 의하여 상기 데이터신호의 잠복기간을 조절할 경우에는 상기 제어용 스위치소자 및 기억소자의 전파지연시간 및 상기 클럭신호의 주기와의 편차가 발생한다. 이로 인하여, 상기 종래의 파이프라인 구조의 신호전달회로는 상기 외부로부터의 클럭신호의 주기 및 소요 개수를 가감하여 상기 데이터신호의 잠복기간을 조절함으로 상기 데이터신호의 잠복기간의 조절이 매우 어려운 문제점을 안고 있었다. 그리고 상기 클럭신호의 주기 및 수를 조절하는 경우, 종래의 파이프 라인 구조의 신호전달회로는 필요 이상의주기를 갖는 클럭신호를 채택하거나 또는 필요 이상의 제어용 스위치소자 및 기억소자를 소요하는 문제점을 안고 있었다.
따라서, 본 발명의 목적은 데이터신호의 잠복기간을 용이하게 조절할 수 있는 동기식 메모리장치의 신호전달회로를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 동기식 메모리장치의 신호 전달회로는 메모리 셀들로부터의 판독되는 데이터신호를 입력하기 위한 입력라인과, 외부로부터의 클럭신호를 입력하기 위한 제어라인과, 상기 제어라인으로 부터의 클럭신호에 의하여 상기 입력라인으로 부터의 데이터신호를 임의의 노드쪽으로 전송하기 위한 제1 절환수단과, 상기 노드상의 데이터신호를 유지시키기 위한 제1기억수단과, 상기 노드 및 출력라인의 사이에 병렬 접속되어 상기 노드로부터의 상기 데이터신호를 입력하여 저장하고 기 저장된 데이터신호를 상기 출력라인쪽으로 전송하기 위한 적어도 2개 이상의 레지스터수단과, 상기 제어라인으로부터의 상기 클럭신호에 의하여 상기 적어도 2개 이상의 레지스터 수단들이 상기 클럭신호에 동기하여 순차적이고 교번적으로 동작하도록 상기 제2 및 제3 클럭신호를 공급하는 제어수단을 구비한다.
이하 본 발명의 실시예들을 첨부한 도면을 참조하여 상세히 설명하기로 한다.
제2도는 본 발명의 제1실시예에 따른 동기식 메모리장치의 신호 전달회로를 도시한다.
제2도에 있어서 제어라인(35)으로부터의 클럭신호에 의하여 구동되는 제1 제어용스위치는 입력라인(31)으로부터의 데이터신호를 노드(37)쪽으로 전송한다. 이를 위하여 상기 제1 제어용 스위치는 PMOS 및 NMOS 트랜지스터(30, 32)와, 하나의 인버터(G3)로 구현된다. 그리고 상기 노드(37)에 순환루프의 형태로 접속된 두 개의 인버터(G2, G3)는 상기 노드(37)상의 데이터신호를 유지시키는 기억소자의 기능을 한다.
상기 노드(37) 및 출력라인(33)의 사이에 병렬 접속된 제1 내지 제3 레지스터(34, 36, 38)는 상기 노드(37)로부터의 상기 데이터신호를 입력하여 저장하고 기 저장된 데이터신호를 상기 출력라인(33)쪽으로 전송하는 기능을 한다. 그리고 상기 제1 내지 제3 레지스터(34, 36, 38)는 제어부(40)의 제어하에 하나씩 순차적으로 구동된다.
상기 제어부(40)는 상기 제어라인(35)으로부터의 상기 클럭신호에 의하여 상기 적어도 2개 이상의 레지스터수단들이 상기 클럭신호에 동기하여 순차적이고 교번적으로 동작하도록 상기 제2 및 제3 클럭신호를 공급한다.
제3도는 제2도에 도시된 제1 내지 제3 레지스터(34, 36, 38)을 상세하게 도시한다.
제3도에 있어서, PMOS 및 NMOS 트랜지스터(40, 42)와, 인버터(G9)으로 이루어진 제2 제어용스위치는 라인(41)을 통하여 상기 제어부(41)로부터 제2클럭신호가 인가될 경우 상기 노드(37)로부터의 데이터 신호를 노드(45)쪽으로 전송한다. 상기 노드(45)에 순환루프의 형태로 접속된 두 개의 인버터(G4, G5)는 상기 노드(45)상의 데이터신호를 유지시키는 기억소자의 기능을 한다.
그리고 PMOS 및 NMOS 트랜지스터(44, 46)와, 인버터(G10)으로 이루어진 제3 제어용 스위치는 라인(43) 및 인버터(G8)을 통하여 상기 제어부(41)로부터 제3 클럭신호가 반전되어 인가될 경우 상기 노드(45)로부터의 데이터신호를 노드(47)쪽으로 전송한다. 상기 노드(47)에 순환루프의 형태로 접속된 두 개의 인버터(G6, G7)도 기억소자로서 상기 노드(47)상의 데이터신호룰 유지시킨다.
또한, PMOS 및 NMOS 트랜지스터(48, 50)와, 인버터(G11)으로 이루어진 제4 제어용스위치는 상기 라인(43)을 통하여 상기 제어부(41)로부터 제3 클럭신호가 인가될 경우 상기 노드(47)로부터의 데이터신호룰 출력라인(33)쪽으로 전송한다.
제4도는 본 발명의 제2 실시예에 따른 동기식 메모리장치의 신호 전달회로를 도시한다.
제4도에 있어서, 제어라인(35)으로부터의 클럭신호에 의하여 구동되는 제1 제어용스위치는 진위의 입력라인(31)으로부터의 진위의 데이터신호를 노드(37)쪽으로 전송한다. 이를 위하여, 상기 제1 제어용 스위치는 PMOS 및 NMOS 트랜지스터(30, 32)와, 하나의 인버터(G3)로 구현된다. 그리고 상기 노드(37)상의 진위의 데이터신호를 유지시키는 기억소자의 기능을 한다.
상기 제어라인(35)으로부터의 클럭신호에 의하여 구동되는 제2 제어용스위치는 보수의 입력라인(51)으로부터의 보수의 데이터신호를 노드(53)쪽으로 전송한다. 이를 위하여 상기 제2 제어용스위치는 PMOS 및 NMOS트랜지스터(52, 54)와, 하나의 인버터(G12)로 구현된다. 그리고 상기 노드(53)에 순환루프의 형태로 접속된 두 개의 인버터(G13, G14)는 기억소자로서 상기 노드(53)상의 상기 보수의 데이터신호를 유지시킨다.
상기 양 노드(37, 53)과, 진위 및 보수의 출력라인(33, 55)의 사이에 병렬 접속된 제1 내지 제3 레지스터(34, 36, 38)는 상기 양 노드(37, 53)로부터의 상기 진위 및 보수의 데이터신호를 입력하고 저장하고 기 저장된 진위 및 보수의 데이터신호를 입력하여 저장하고 기 저장된 진위 및 보수의 데이터신호룰 상기 진위 및 보수의 출력라인(33, 55)쪽으로 각각 전송하는 기능을 한다. 그리고 상기 제1 내지 제3 레지스터(34, 36, 38)는 제어부(40)의 제어하에 하나씩 순차적으로 구동된다.
상기 제어부(40)는 상기 제어라인(35)으로부터의 상기 클럭신호에 의하여 상기 적어도 2개 이상의 레지스터수단들이 상기 클럭신호에 동기하여 순차적으로 교번적으로 동작하도록 제어한다.
제5도는 제4도에 도시된 제1내지 제3 레지스터를 상세하게 도시하는 구체회로도이다.
제5도에 있어서, 제3 제어용스위치는 라인(59)를 경유하여 상기제어부(40)으로부터의 로우 논리의 입력인에이블신호에 의하여 상기 노드(37)로부터의 로우논리의 진위의 데이터신호를 반전시켜 노드(63)쪽으로 전송하고 라인(61)를 경유하여 상기 제어부(40)으로부터의 하이 논리의 리세트신호에 의하여 상기 노드(63)상의 진위의 데이터신호를 초기화한다. 이를 위하여 상기 제3 제어용스위치는 두 개의 PMOS 트랜지스터(52, 54) 및 하나의 NMOS트랜지스터(56)으로 형성된다. 상기 노드(63)에 순환루프의 형태로 접속된 두 개의 인버터(G15, G16)은 기억소자로서 상기 노드(63)상의 진위의 데이터신호를 유지시킨다.
그리고 제4 제어용스위치는 상기 라인(59)를 경유하여 상기 제어부(40)으로부터의 로우논리의 입력인에이블신호에 의하여 상기 노드(53)로부터의 로우논리의 보수의 데이터신호를 반전시켜 노드(65)쪽으로 전송하고, 라인(61)를 경유하여 상기 제어부(40)으로부터의 하이논리의 리세트신호에 의하여 상기 노드(65)상의 보수의 데이터신호를 초기화한다. 이를 위하여 상기 제4 제어용스위치는 두 개의 PMOS 트랜지스터(66, 68) 및 하나의 NMOS 트랜지스터(70)로 형성된다. 상기 노드(65)에 순환루프의 형태로 접속된 두 개의 인버터(G22, G23)은 상기 노드(65)상의 보수의 데이터신호를 유지시키는 기억소자의 기능을 한다.
절환제어회로(80)는 라인(57)로부터의 출력인에이블신호와 상기 양노드(63, 65)상의 진위 및 보수의 데이터신호를 조합하여 데이터신호가 상기 노드(63) 또는 상기 노드(65)상에 존재할 경우 상기 로우논리의 펄스를 갖는 인에이블신호를 반전시켜 하이논리의 절환클럭을 발생한다. 이를 위하여 상기 절환제어회로(80)는 NOR게이트(NO1), 인버터(G9) 및 NAND게이트(NA1)으로 구현되고 그리고 상기 절환클럭을 노드(71)을 경유하여 송출한다.
PMOS 및 NMOS 트랜지스터(58, 60)와, 인버터(G20)으로 이루어진 제5 제어용스위치는 상기 노드(71)로부터의 절환클릭이 인가될 때 상기 인버터(G15)를 경유하는 상기 노드(63)으로부터의 상기 진위의 데이터 신호를 노드(67)쪽으로 전송한다. 상기 노드(67)에 순환루프의 형태로 접속된 두 개의 인버터(G17, G18)도 기억소자로서 상기 노드(67)상의 데이터신호를 유지시킨다.
PMOS 및 NMOS 트랜지스터(72, 74)와, 인버터(G26)으로 이루어진 제6 제어용스위치는 상기 노드(71)로부터의 절환클릭이 인가될 때, 상기 노드(65)으로부터의 상기 보수의 데이터신호를 노드(69)쪽으로 전송한다. 상기 노드(69)에 순환루프의 형태로 접속된 두 개의 인버터(G24, G25)도 기억소자로서 상기 노드(69)상의 데이터신호롤 유지시킨다.
또한 PMOS 및 NMOS 트랜지스터(62, 64)와, 인버터(G21)으로 이루어진 제7 제어용스위치는 상기 라인(57)을 통하여 상기 제어부(41)로부터 출력인에이블신호가 인가될 경우, 상기 노드(67)로부터의 진위의 데이터신호를 진위의 출력라인(33)쪽으로 전송한다. PMOS 및 NMOS트랜지스터(76, 78)와, 인버터(G27)으로 이루어진 제7 제어용스위치는 상기 라인(57)을 통하여 상기 제어부(41)로부터 출력인에이블신호가 인가될 경우, 상기 노드(69)로부터의 보수의 데이터신호를 보수의 출력라인(55)쪽으로 전송한다.
상술한 바와, 같이 본 발명의 동기식 메모리장치의 신호전달회로는 병렬형태의 파이프 라인 구조로 레지스터를 접속하여 잠복기를 용이하게 조절할 수 있으며 또한 제한된 주기 이하의 클럭신호를 이용할 수 있도록하여 데이터의 전송속도를 향상시킬 수 있다.

Claims (6)

  1. 다수의 메모리 셀을 구비한 동기식 메모리장치에 있어서, 상기 메모리 셀들로부터의 판독되는 데이터신호를 입력하기 위한 입력라인과, 외부로부터의 클럭신호를 입력하기 위한 제어라인과, 상기 제어라인으로부터의 클럭신호에 의하여 상기 입력라인으로부터의 데이터신호를 임의의 노드쪽으로 전송하기 위한 제1 절환수단과, 상기 노드상의 데이터신호를 유지시키기 위한 제1기억수단과, 상기 노드 및 출력라인의 사이에 병렬 접속되어 상기 노드로부터의 상기 데이터신호룰 입력하여 저장하고 기 저장된 데이터신호를 상기 출력라인쪽으로 전송하기 위한 적어도 2개 이상의 레지스터수단과, 상기 제어라인으로부터의 상기 클럭신호에 의하여 상기 적어도 2개 이상의 레지스터수단들이 상기 클럭신호에 동기하여 순차적이고 교번적으로 동작하도록 상기 제2 및 제3 클럭신호를 공급하는 제어수단을 구비한 것을 특징으로 하는 신호전달회로.
  2. 제1항에 있어서, 상기 레지스터수단이 상기 노드 및 상기 출력라인의 사이에 직력 접속되어 상기 제2 및 제3 클럭신호에 의하여 구동되는 제2 및 제3 절환수단과, 상기 제3 클럭신호를 반전시키기 위한 반전소자와, 상기 제2 및 제3 절환수단의 사이에 접속되어 상기 반전소자로부터의 상기 반전된 제3 클럭신호에 의하여 구동되는 제4 절환수단과, 상기 제2 및 제4 절환수단의 출력단자상의 데이터신호를 각각 유지시키기 위한 제2 및 제3 기억수단을 구비한 것을 특징으로 하는 신호전달회로.
  3. 제2항에 있어서, 상기 제1 내지 제4 절환수단이 각각 NMOS 및 PMOS 트랜지스터로 이루어진 패스 트랜지스터를 구비하는 것을 특징으로 하는 신호전달회로.
  4. 제2항에 있어서, 상기 제1 내지 제3 기억수단이 순환루프를 이루도록 병렬접속된 두 개의 인버터를 구비하는 것을 특징으로 하는 신호전달회로.
  5. 다수의 메모리 셀을 구비한 동기식 메모리장치에 있어서, 상기 메모리 셀들로부터의 판독되는 진위의 데이터신호를 입력하기 위한 제1 입력라인과, 상기 메모리 셀들로부터의 판독되는 보수의 데이터신호를 입력하기 위한 제2 입력라인과, 외부로부터의 클럭신호를 입력하기 위한 제어라인과, 상기 제어라인으로부터의 클럭신호에 의하여 상기 제1 입력라인으로부터의 상기 진위의 데이터신호를 임의의 제1 노드쪽으로 전송하기 위한 제1 절환수단과, 상기 제1 노드상의 상기 진위의 데이터신호를 유지시키기 위한 제1기억수단과, 상기 제어라인으로부터의 클럭신호에 의하여 상기 제2 입력라인으로부터의 상기 보수의 데이터신호를 제2 노드쪽으로 전송하기 위한 제2 절환수단과, 상기 제2 노드상의 상기 보수의 데이터신호를 유지시키기 위한 제1기억수단과, 상기 제1 및 제2 노드와, 진위 및 보수의 출력라인의 사이에 병렬 접속되어 상기 제1 및 제2 노드로부터의 상기 진위 및 보수의 데이터신호를 입력하여 저장하고 기 저장된 진위 및 보수의 데이터신호를 상기 진위 및 보수의 출력라인쪽으로 전송하기 위한 적어도 2개 이상의 레지스터수단과, 상기 제어라인으로부터의 상기 클럭신호에 의하여 적어도 2개 이상의 레지스터들이 상기 클럭신호에 동기하여 순차적이고 교번적으로 동작하도록 상기 제2 및 제3 클럭신호를 공급하는 제어수단을 구비한 것을 특징으로 하는 신호전달회로.
  6. 제5항에 있어서, 상기 레지스터수단이 상기 제1 노드 및 상기 진위의 출력라인의 사이에 직력 접속되어 상기 제2 및 제3 클럭신호에 의하여 구동되는 제3 및 제4 절환수단과, 상기 제3 및 제4 절환수단의 사이에 접속된 제5 절환수단과, 상기 제3 및 제 5절환수단의 출력단자상의 데이터신호를 각각 유지시키기 위한 제3 및 제4 기억수단과, 상기 제2 노드 및 상기 보수의 출력라인의 사이에 직렬 접속되어 상기 제2 및 제3 클럭신호에 의하여 구동되는 제6 및 제7 절환수단과, 상기 제6 및 제7 절환수단의 사이에 접속된 제8 절환수단과, 상기 제6 및 제8 절환수단의 출력단자상의 데이터신호를 각각 유지시키기 위한 제5 및 제6기억수단과, 상기 제3 및 제6 절환수단의출력단자상의 진위 및 보수의 데이터신호와, 상기 제3 클럭신호를 논리조합하여 상기 제5 및 제8 절환수단을 제어하는 논이연산수단을 구비한 것을 특징으로 하는 신호전달회로.
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