KR100314149B1 - 반도체소자의신호변환장치 - Google Patents

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Abstract

본 발명은 반도체 소자의 내부 어드레스신호 변환장치(내부 데이터 신호)에 관한 것으로, 디램의 동작시 어드레스(데이터)의 변화가 동일한 어드레스(데이터)를 사용하면서 빈번히 변하는 경우에 자주 사용되는 어드레스 신호(데이터 신호)를 메모리 셀에 기억시켜 두었다가 새로운 어드레스(데이터)의 변환에서 상기 메모리 셀에 저장된 어드레스(데이터)를 발생시켜 내부를 동작시키도록 회로를 구현함으로써, 모든 어드레스(데이터)를 입력시키지 않고도 단순히 몇 개의 어드레스 신호(데이터신호)만을 구동시켜 원하는 데이터를 선택하도록 하였다.

Description

반도체 소자의 신호 변환장치
제 1 도는 종래의 어드레스 입력 버퍼회로를 도시한 회로도.
제 2 도는 본 발명에 의한 반도체 소자의 신호 변환장치의 개념도
제 3 도는 상기 제 2 도의 회로도.
제 4 도는 본 발명에 사용된 어드레스 기억장치의 회로도
제 5 도는 상기 제 2 도의 카운터 회로도.
제 6 도는 본 발명의 제1 동작 타이밍도.
제 7 도는 본 발명의 제2 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
100 : 셀 블럭부 101 : 어드레스 입력 버퍼부
102 : 리드 디코더부 103 : 라이트 디코더부
104 : 멀티플렉스 회로부 105 : 어드레스 발생부
106 : 카운터 회로부
본 발명은 반도체 기억소자의 신호 변환장치에 관한 것으로, 특히 빈번히 액세스(access)되는 어드레스로 어드레스 신호를 변화시키는 경우에 모든 어드레스를 입력시키지 않고도 단순히 몇 개의 어드레스 신호만을 구동시켜 원하는 데이터의 선택이 가능하도록 한 반도체 소자의 신호 변환장치에 관한 것이다.
본 발명은 반도체 기억소자의 신호 변환장치에 관한 것으로, 특히 빈번히 액세스(access)되는 데이터로 데이터 신호를 변화시키는 경우에 모든 데이터를 입력시키지 않고도 단순히 몇 개의 데이터 신호만을 구동시켜 원하는 데이터의 선택이 가능하도록 한 반도체 소자의 신호 변환장치에 관한 것이다.
제 1 도는 종래의 어드레스 버퍼회로를 간단하게 도식적으로 나타낸 것으로, 외부 어드레스 신호를 입력하여 내부 어드레스 신호를 만들어 내는 입력 버퍼부(101)를 나타낸 것이다.
상기 종래의 경우에는 내부 어드레스 신호(add_int)를 만들기 위해서 외부에서 어드레스 신호를 그때마다 변화시켜 주어야 한다. 즉, 제1 어드레스에서 제2 어드레스로 변하는 경우에는 외부에서 어드레스 갯수에 해당하는 모든 어드레스를 발생하여야 한다. 그리고 만약에 그 변화가 제1 의 상태에서 제2 의 상태로, 제3 의 상태로, 다시 제1 의 상태로 변하는 경우 등과 같이 일정한 어드레스 패턴(address pattern)이 반복되는 경우에도 상기 어드레스 갯수에 해당하는 모든 어드레스를 외부에서 변화시켜 주어야 하는데, 그럴 경우 모든 어드레스를 구동시키기 위하여 기억소자의 외부에서 파워의 소모가 많이 발생하는 문제점이 생기게 된다.
따라서 본 발명에서는 내부 어드레스 발생시 외부에서 어드레스 갯수에 해당 하는 모든 어드레스를 발생하지 않고서도 일부의 어드레스 핀만을 구동시켜 원하는 데이터의 선택이 가능하도록 한 반도체 소자의 신호 변환장치를 제공하는데 그 목적이 있다.
상기 본 발명에서는 내부 데이터 신호 발생시 외부에서 데이터 갯수에 해당 하는 모든 데이터를 발생하지 않고서도 일부의 데이터 핀만을 구동시켜 원하는 데이터의 선택이 가능하도록 한 반도체 소자의 신호 변환장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명은 다수의 외부 어드레스 신호를 입력받는 어드레스 입력버퍼 수단과, 입력된 다수의 외부 어드레스 신호를 저장하는 다수의 메모리 셀 수단과, 입력된 외부 어드레스 신호를 저장하기 위해 특정 메모리 셀을 선택하는 라이트 디코더 수단과, 특정 메모리 셀에 저장된 어드레스 신호를 읽기 위해 특정 메모리 셀을 선택하는 리드 디코더 수단과, 메모리셀 수단으로부터 출력된 어드레스 신호를 연속적인 내부 어드레스 신호로 발생하는 어드레스 발생수단과, 외부 어드레스 신호 및 메모리 셀에 저장된 어드레스 신호를 절환하여 어드레스 발생수단으로 전달하는 제 1멀티플렉스 수단 및 제1 멀티플렉스 수단의 절환동작을 제어하는 제 1멀티플렉스 제어수단을 구비한다.
또 다른 목적을 달성하기 위한 본 발명은, 다수의 외부 데이터 신호를 입력 받는 데이터 입력버퍼 수단과, 입력된 다수의 외부 데이터 신호를 저장하는 다수의 메모리셀 수단과, 입력된 외부 데이터 신호를 저장하기 위해 특겅 메모리 셀을 선택하는 라이트 디코더 수단과, 특정 메모리 셀에 저장된 데이터 신호를 읽기 위해 특정 메모리 셀을 선택하는 리드 디코더 수단과, 메모리셀 수단으로부터 출력된 데이터 신호를 연속적인 내부 데이터 신호로 발생시키기 위한 데이터 발생 기능을 갖는 어드레스 발생수단과, 외부 데이터 신호 및 메모리 셀에 저장된 데이터 신호를 절환하여 데이터 발생수단으로 전달하는 제 1멀티플렉스 수단과, 제1 멀티플렉스 수단의 절환동작을 제어하는 제 1멀티플렉스 제어수단을 구비한다.
따라서, 본 발명의 반도체 소자의 신호 변환장치는 디램의 동작시 어드레스 의 변화가 동일한 어드레스를 사용하면서 빈번히 변하는 경우에 자주 사용되는 어 드레스 신호를 데이터 레지스터부에 기억시켜 두었다가 새로운 어드레스의 변환에 서 상기 데이터 레지스터부에 저장된 어드레스를 발생시켜 내부를 동작시키도록 회 로를 구현하였다.
제2도는 본 발명에 의한 반도체 소자의 신호 변환장치의 개념도로서, 외부에서 입력되는 어드레스를 받아들이는 어드레스 입력버퍼부(101)와, 상기 어드레스 입력버퍼부(101)로부터의 입력된 어드레스를 저장하기 위한 셀 블럭부(100)와, 상기 어드레스 입력버퍼부(101)로부터 입력된 외부 어드레스 신호(add_ext) 및 상기 셀 블럭부(100)로부터의 저장된 어드레스 신호(add_reg)를 절환하여 어드레스 발생부(105)로 전달하기 위한 멀티플렉스 회로부(104)와, 연속적인 내부 어드레스 신호를 발생시키기 위한 어드레스 발생부(105)를 구비한다.
그 동작을 살펴보면, 제1 동작에서는 외부에서 입력되는 어드레스 신호 (add_ext)를 이용하여 내부 어드레스 신호(add_int)를 생성하고, 제2 동작에서는 상기 셀 블럭부(100)에 저장된 어드레스 신호(add_reg)를 이용하여 내부 어드레스 신호(add_int)를 생성한다.
상기 셀 블럭부(100)는 외부에서 입력되는 어드레스 신호(add_ext)에 의해 각 메모리 셀이 선택이 되어지고, 외부에서 프로그램(program)이 가능하다.
제3도는 상기 제2도의 회로도로서, 상기 셀 블럭부(100)는 외부에서 입력되는 어드레스 신호가 n개인 경우 n개의 기억장치를 가지고 있는 k개의 셀로 구성된 메모리 셀부(m1_1∼m4_n)로 구성되어 있다.
상기 메모리 셀부(m1_1∼m4_n)에 외부에서 입력되는 어드레스 신호(add_ext)를 기억시키기 위해서 상기 라이트 디코더(write decoder)부(103)는 제어신호(p_write) 및 반전게이트(G14 및 G15)에 의해 반전된 데이터 신호(dq1, dq2)를 입력으로 하는 NAND게이트(G16)와, 제어신호(p_write) 및 반전게이트(G18)에 의해 반전된 데이터 신호(dq2)와 데이터 신호(dq1)를 입력으로 하는 NAND게이트(G19)와, 제어신호(p_write) 및 반전게이트(G21)에 의해 반전된 데이터 신호(dq1)와 데이터 신호(dq2)를 입력으로 하는 NAND게이트(G22)와, 제어신호(p_write) 및 데이터 신호(dq1,dq2)를 입력으로 하는 NAND게이트(G24)를 구비한다. 상기 NAND게이트(G16)의 출력신호는 반전게이트(G17)를 통하여 상기 셀 블럭(100)의 제1 메모리 셀부(m1)에 입력이 되고, 상기 NAND게이트(G19)의 출력신호는 반전게이트(G2O)를 통하여 상기 셀 블럭(100)의 제2메모리 셀부(m2)에 입력이 되고, 상기 NAND게이트(G22)의 출력신호는 반전게이트(G23)를 통하여 상기 셀 블럭(100)의 제3 메모리 셀부(m3)에 입력이 되고, 상기 NAND게이트(G24)의 출력신호는 반전게이트(G25)를 통하여 상기 셀 블럭(100)의 제4 메모리 셀부(m4)에 입력이 된다.
상기 라이트 디코더(write decoder)부(103)는 상기 메모리 셀부(m1_1∼m4_n)의 메모리 셀을 선택하기 위하여 어드레스 신호(add1,add2)와 제어신호(p_read)를 사용하였다.
그리고, 상기 메모리 셀부(m1_1∼m4_n)에 저장된 어드레스 신호(add_ext)를 읽기 위해서 상기 리드 디코더(read decoder)부(102)는 제어신호(p_read) 및 반전게이트(G2 및 G3)에 의해 반전된 어드레스 신호(add1,add2)를 입력으로 하는 NAND 게이트(G4)와, 제어신호(p_read) 및 반전게이트(G6)에 의해 반전된 어드레스 신호(add2)와 어드레스 신호(add1)를 입력으로 하는 NAND게이트(G7)와, 제어신호 (p_read) 및 반전게이트(G9)에 의해 반전된 어드레스 신호(add1)와 어드레스 신호 (add2)를 입력으로 하는 NAND게이트(G10)와, 제어신호(p_read) 및 어드레스 신호 (add1,add2)를 입력으로 하는 NAND게이트(G12)를 구비한다. 상기 NAND게이트(G4)의 출력신호는 반전게이트(G5)를 통하여 상기 셀 블럭(100)의 제1 메모리 셀부(ml_1~m1_n)에 입력이 되어 상기 메모리 셀에 저장된 어드레스를 선택하고, 상기 NAND게이트(G7)의 출력신호는 반전게이트(G8)를 통하여 상기 셀 블럭(100)의 제2메모리 셀부(m2_1∼m2_n)에 입력이 되어 상기 메모리 셀에 저장된 어드레스를 선택하고, 상기 NAND게이트(G10)의 출력신호는 반전게이트(G11)를 통하여 상기 셀블럭(100)의 제3메모리 셀부(m3_1∼m3_n)에 입력이 되어 상기 메모리 셀에 저장된 어드레스를 선택하고, 상기 NAND게이트(G12)의 출력신호는 반전게이트(G13)를 통하여 상기 셀 블럭(100)의 제4 메모리 셀부(m4_1∼m4_n)에 입력이 되어 상기 메모리 셀에 저장된 어드레스를 선택하여 상기 멀티플렉스 회로부(104)로 출력한다.
상기 리드 디코더(read decoder)부(102)는 상기 메모리 셀부(m1_1∼m4_n)의 메모리 셀을 선택하기 위하여 어드레스 신호(add1,add2)를 사용하였다.
상기 본 발명에서는 외부에서 입력되는 2개의 어드레스 신호(add1,add2)를 이용하여 최소 4개의 어드레스 신호에 대하여 원하는 어드레스 신호가 입력되는 것과 동일한 효과를 얻을 수 있다. 즉, 단지 몇 개의 어드레스를 이용하여 서로 다른 2n 가짓수의 서로 다른 n개 어드레스가 입력되는 효과가 있다.
상기 리드 디코더부(102)는 상기 셀 블럭부(100)의 메모리 셀에 저장된 어드레스 신호를 읽기 위해서 제어신호(P_read)를 첨가하였는데 이 제어신호는 소자의 외부에서 입력되는 제어신호를 이용하여 내부에서 만든 신호이다.
상기 멀티플렉스 회로부(104)는 노드(N1) 및 노드(N2) 사이에 접속되고 게이트에 제어신호(sig1)가 연결된 NMOS트랜지스터(Q1)와, 노드(N3) 및 상기 노드(N2) 사이에 접속되고 게이트에 제어신호(sig2)가 연결된 NMOS트랜지스터(Q2)와, 노드(N4) 및 노드(N5) 사이에 접속되고 게이트에 제어신호(sig1)가 연결된 NMOS트랜지스터(Q3)와, 노드(N6) 및 상기 노드(N5) 사이에 접속되고 게이트에 제어신호(sig2)가 연결된 NMOS트랜지스터(Q4)와, 노드(N7) 및 노드(N8) 사이에 접속되고 게이트에 제어신호(sig1)가 연결된 NMOS트랜지스터(Q5)와, 노드(N9) 및 상기 노드(N8) 사이에 접속되고 게이트에 제어신호(sig2)가 연결된 NMOS트랜지스터(Q6)를 구비한다.
상기 NMOS트랜지스터(Q1∼Q6)는 게이트에 접속된 제어신호(sig1 및 sig2)에 의해 동작이 제어되어 상기 셀 블럭부(100)의 메모리 셀에 저장된 어드레스 신호를 내부 어드레스 신호(addint_n)로 출력하게 된다.
제 4 도는 본 발명에 사용된 셀 블럭부(100)의 메모리 셀의 회로도로서, 노드(N1O) 및 노드(N11) 사이에 접속되며 게이트에 라이트 신호(wrt)가 연결된 NMOS 트랜지스터(Q7)와, 상기 노드(N11)에 병렬 접속되어 입력 어드레스를 기억시키기 위한 인버터(G10,G11)로 구성된 메모리 셀과, 상기 노드(N11) 및 노드(N12) 사이에 접속되며 게이트에 리드 신호(rd)가 연결된 NMOS트랜지스터(Q8)로 구성된다.
상기 레지스터 라이트 제어신호(wrt)가 '하이'가 되면, 상기 NMOS트랜지스 터(Q7)는 턴-온되어 상기 메모리 셀부의 입력신호(reg_in)가 상기 노드(N11)로 전달 된다. 상기 노드(N11)에 전달된 어드레스 신호는 상기 인버터(G10,G11)로 구성된 메모리 셀에 저장되어 다음 어드레스 신호가 입력될 때까지 현재의 어드레스를 유지한다. 이때 레지스터 리드 제어신호(rd)가 '하이'가 되면 상기 NMOS트랜지스터(Q8)이 턴-온되어 상기 메모리 셀에 저장된 어드레스 신호를 상기 노드(N12)로 출력하게 된다.
제5도는 본 발명의 메모리셀부가 연속적인 데이터의 리드 라이트 동작을 수행하기 위한 어드레스 발생부(105)의 회로로서, 특정한 동작에서 어드레스가 4개인 경우의 순차적인 내부 어드레스를 만드는 장치이다.
상기 어드레스 발생부(105)는 노드(N17) 및 노드(N18) 사이에 접속되며 NMOS트랜지스터의 게이트에 노드(N16)가 연결되고 PMOS트랜지스터의 게이트에 노드(N25)가 연결된 전달트랜지스터(Q9)와, 상기 노드(N18) 및 노드(N19) 사이에 접속된 인버터(G14)와, 상기 노드(N19) 및 노드(N2O) 사이에 접속되며 NMOS트랜지스터의 게이트에 노드(N23)가 연결되고 PMOS트랜지스터의 게이트에 노드(N16)가 연결된 전달트랜지스터(Q10)와, 상기 노드(N2O) 및 노드(N21) 사이에 접속된 인버터(G15)와, 상기 노드(N21) 및 노드(N22) 사이에 접속된 인버터(G16)와, 상기 노드(N21) 및 상기 노드(N17) 사이에 접속된 인버터(G13)와, 입력신호(in)를 입력하는 노드(N16)와, 상기 노드(N16) 및 상기 노드(N23) 사이에 접속된 인버터(G12)와, 상기 노드(N18) 및 노드(N24) 사이에 걱속되며 PMOS트랜지스터의 게이트에 노드(N16)가 연결되고 NMOS트랜지스터의 게이트에 노드(N25)가 연결된 전달트랜지스터(Q11)와, 상기 노드(N24) 및 상기 노드(N19) 사이에 접속된 인버터(G17)와, 상기 노드(N2O) 및 노드(N26)사이에 접속되며 NMOS트랜지스터의 게이트에 상기 노드(N16)가 연결되고 PMOS트랜지스터의 게이트에 상기 노드(N25)가 연결된 전달트랜지스터(Q12)와, 상기 노드(N26) 및 노드(N21) 사이에 접속된 인버터(G18)와, 노드(N13) 및 상기 노드(N2O) 사이에 접속되며 게이트에 제어신호(sig3)가 접속된 NMOS트랜지스터(Q13)와, 노드(N14) 및 노드(N15) 사이에 접속되며 게이트에 제어 신호(sig4)가 접속된 NMOS트랜지스터(Q14)와, 상기 노드(N22) 및 상기 노드(N15) 사이에 접속되며 게이트에 반전된 제어신호(sig4)가 연결된 NMOS트랜지스터(Q15)와, 내부 어드레스 신호를 출력하는 노드(N15)를 구비한다.
그 동작을 살펴보면, 상기 제어신호(sig3)가 '하이'상태이면 상기 NMOS트랜지스터(Q13)가 턴-온되어 상피 노드(N13)로부터의 내부 어드레스 신호(add_int1)가 상기 노드(N2O)로 전달된다. 상기 입력된 어드레스로부터 순차적인 내부 어드레스 신호를 발생시키기 위한 상기 어드레스 발생부(105)는 순차적인 내부 어드레스 신호를 만들기 위하여 인크리먼트 시그널(increment signal)로 인(in)이라는 클럭신호(clk)를 사용하였다.
상기 노드(N2O)의 어드레스 전위신호가 '하이'라 하면, 상기 노드(N21)는 로우, 상기 노드(N22)는 하이가 된다. 이때 클럭신호(clk)가 '하이'가 되면, 상기 전달트랜지스터(Q9 및 Q12)가 턴-온되어 상기 노드(N21)의 전위신호를 파음 클럭 신호(clk)가 입력될 때까지 상기 인버터(G15 및 G18)로 구성된 메모리 셀에 저장하게 되고 출력신호를 현재의 전위상태로 유지시킨다. 한편, 상기 노드(N21)의 어드레스 전위신호(로우)는 피드 백(feed back)되어 인버터(G13)에 의해 반전된 신호를 상기 노드(N17)에 전달하게 된다. 이때 상기 노드(N17)의 전위신호는 클럭신호(clk)에 의해 턴온되어 있는 전달트랜지스터(Q7)를 지나 상기 노드(N18)로 어드레스 전위신호를 전달하게 된다. 따라서 상기 노드(N18)는 하이, 상기 노드(N19)는 로우를 만든다.
그리고 상기 노드(N19)의 어드레스 전위신호는 클럭신호(clk)가 하이에서 로우로 바뀌면, 상기 전달트랜지스터(Q10 및 Q11)가 턴-온되어 상기 인버터(G14 및 G17)로 구성된 메모리 셀에 저장된 데이터에 의해 상기 노드(N2O)에 전달된 어드레스 전위신호를 로우로 유지시킨다.
따라서, 노드(N21)는 하이, 노드(N22)는 로우가 되어 출력상태가 하이에서 로우로 바뀌면서 원(one) 비트의 데이터가 카운터된다.
한편, 상기 제어신호(sig4)가 '하이'가 되면 상기 NMOS트랜지스터(Q14)가 턴온되어 상기 제3도의 셀 블럭부(100)의 메모리 셀에 저장된 데이터가 상기 노드(N15)로 출력되어 내부 어드레스 신호(add_int3)를 만든다.
그리고, 상기 제어신호(sig4)가 '로우'가 되면 상기 NMOS트랜지스터(Q15)가 턴-온되어 상기 카운터 회로부(105)로부터의 내부 어드레스 신호(add_int2)를 상기 노드(N15 및 N22)로 전달하여 내부 어드레스 신호(add_int3)를 출력하게 된다.
제6도 및 제7도는 본 발명에 사용된 제어신호(sig1 및 sig2)에 의한 내부 어드레스 신호의 동작 타이밍도를 나타낸 것으로, 상기 제3도 내지 제4도를 참조하기로 한다.
먼저, 제6도는 상기 멀티플렉스 회로부(104)의 제어신호(sig1)가 하이, 제어신호(sig2)가 로우일 때의 내부 어드레스 신호(add_int)가 발생하는 동작 타이밍도로서, 상기 제어신호(sig1 및 sig2)의 조건에 의해서 상기 NMOS트랜지스터(Q1,Q3,Q5)가 턴-온되어 외부에서 입력되는 어드레스 신호가 상기 출력노드(N2∼N8)로 전달되어 내부 어드레스 신호(addint_1∼addint_n)를 만든다.
상기 제7도는 상기 멀티플렉스 회로부(104)의 제어신호(sig1)가 로우, 제어신호(sig2)가 하이 일때의 내부 어드레스 신호(add_int)가 발생하는 동작 타이밍도로서, 상기 제어신호(sig1 및 sig2)의 조건에 의해서 상기 NM7S트랜지스터(Q2,Q4,Q6)가 턴-온되어 외부에서 입력되는 어드레스 신호가 상기 셀 블럭부(100)의 메모리 셀을 선택하고, 거기에 저장된 어드레스 레지스터 신호가 상기 출력노드(N2∼N8)로 전달되어 내부 어드레스 신호(addint_1∼addint_n)를 만든다.
상기 본 발명의 반도체 소자의 신호 변환장치는 상기 어드레스 신호 대신 데이터 신호를 입력하여 내부 데이터신호 변환장치로도 사용이 가능하다.
상기 내부 데이터신호 변환장치로 사용할 경우의 구성과 동작은 상기 내부 어드레스신호 변환장치의 경우와 동일하므로 여기서는 그 동작에 대해서만 간단히 설명하기로 한다.
그 동작을 설명하면, 제1 의 동작에서는 외부에서 입력되는 데이터 신호를 소자의 내부로 전달하고, 제2 의 동작에서는 메모리 셀에 저장된 데이터 신호를 소자의 내부로 전달한다.
상기 메모리 셀의 선택은 상기 내부 어드레스신호 변환장치와는 달리 라이트 동작에서는 어드레스 신호에 의해 선택이 되어지고, 리드 동작에서는 데이터 신호에 의해 선택되어 동작한다.
이상에서 설명한 본 발명의 반도체 소자의 신호 변환장치를 반도체 소자의 내부에 구현하게 되면, 빈번히 액세스(access)되는 어드레스로 어드레스 신호를 변화시키는 경우에 모든 어드레스를 입력시키지 않고도 단순히 몇 개의 어드레스 신호만을 구동시켜 원하는 데이터의 선택이 가능하므로 파워의 소모를 줄일 수 있는 효과가 있다.
또한, 이상에서 설명한 본 발명의 반도체 소자의 신호 변환장치를 반도체 소자의 내부에 구현하게 되면, 빈번히 액세스(access)되는 데이터로 데이터 신호를 변화시키는 경우에 모든 데이터를 입력시키지 않고도 단순히 몇 개의 데이터 신호만을 구동시켜 원하는 데이터의 선택이 가능하므로 파워의 소모를 줄일 수 있는 효과가 있다.

Claims (10)

  1. (정정) 반도체 메모리 소자에 있어서, 다수의 외부 어드레스 신호를 입력받는 어드레스 입력버퍼 수단과, 상기 입력된 다수의 외부 어드레스 신호를 저장하는 다수의 메모리 셀 수단과, 상기 입력된 외부 어드레스 신호를 저장하기 위해 특정 메모리 셀을 선택하는라이트 디코더 수단과, 상기 특정 메모리 셀에 저장된 어드레스 신호를 읽기 위해 특정 메모리 셀을 선택하는 리드 디코더 수단과, 상기 메모리셀 수단으로부터 출력된 어드레스 신호를 연속적인 내부 어드레스 신호로 발생하는 어드레스 발생수단과, 상기 외부 어드레스 신호 및 상기 메모리 셀에 저장된 어드레스 신호를 절환하여 상기 어드레스 발생수단으로 전달하는 제 1멀티플렉스 수단; 및 상기 제1 멀티플렉스 수단의 절환동작을 제어하는 제 1멀티플렉스 제어수단을 구비하는 것을 특징으로 하는 반도체소자의 신호변환장치.
  2. (정정) 제 1 항에 있어서, 상기 외부 어드레스 신호 및 상기 어드레스 발생수단으로부터 출력된 내부 어드레스 신호를 절환하여 출력단자로 출력하는 제2 멀티플렉스 수단; 및 상기 제2 멀티플렉스 수단의 절환동작을 제어하는 제 2멀티플렉스 제어수단을 추가로 구비하는 것을 특징으로 하는 반도체소자의 신호변환장치.
  3. (정정) 제 1 항 또는 제 2 항에 있어서, 상기 어드레스 발생수단은, 상기 메모리 셀 수단으로 하여금 데이터를 순차적으로 리드하도록 순차 어드레스를 발생하는 것을 특징으로 하는 반도체소자의 신호변환장치.
  4. (정정) 제 2 항에 있어서, 상기 제2 멀티플렉스 수단은, 상기 어드레스 입력 버퍼수단으로부터의 어드레스 신호와 상기 어드레스 발생수단으로부터 출력된 신호 중 어느 하나를 상기 제 2멀티플렉스 제어수단의 제어에 따라 선택하여 상기 출력단자로 전달하는 것을 특징으로 하는 반도체소자의 신호변환장치.
  5. (정정) 제 1 항에 있어서, 상기 메모리셀 수단은, 상기 어드레스 입력 버퍼수단으로부터 입력된 어드레스 신호가 n개인 경우 n개의 메모리 장치를 가지고 있는 k(k=1,2,3 ‥‥ )개의 셀로 구성된 것을 특징으로 하는 반도체소자의 신호변환장치.
  6. (정정) 제 1 항에 있어서, 상기 메모리셀 수단은, 라이트 동작에서는 입력되는 어드레스 신호가 데이터 신호 핀에 의해서 선택된 메모리 셀에 상기 어드레스를 저장하고, 리드 동작에서는 상기 어드레스 입력 버퍼수단으로부터 입력된 어드레스 신호에 의해 선택되는 메모리 셀에 저장된 어드레스 신호를 출력하는 것을 특징으로 하는 반도체소자의 신호변환장치.
  7. (정정) 제 1 항에 있어서, 상기 제1 멀티플렉스 수단은, 상기 어드레스 입력 버퍼수단으로부터의 어드레스 신호와 상기 메모리 셀 수단으로부터의 저장된 어드레스 신호 중 어느 하나를 상기 제 1멀티플렉스 제어수단의 제어에 따라 선택하여 상기 어드레스 발생수단으로 전달하는 것을 특징으로 하는 반도체소자의 신호변환장치.
  8. (정정) 반도체 메모리 장치에 있어서, 다수의 외부 데이터 신호를 입력받는 데이터 입력버퍼 수단과, 상기 입력된 다수의 외부 데이터 신호를 저장하는 다수의 메모리셀 수단과, 상기 입력된 외부 데이터 신호를 저장하기 위해 특정 메모리 셀을 선택하는 라이트 디코더 수단과, 상기 특정 메모리 셀에 저장된 데이터 신호를 읽기 위해 특정 메모리 셀을 선택하는 리드 디코더 수단과, 상기 메모리셀 수단으로부터 출력된 데이터 신호를 연속적인 내부 데이터 신호로 발생시키기 위한 데이터 발생기능을 갖는 어드레스 발생수단과, 상기 외부 데이터 신호 및 상기 메모리 셀에 저장된 데이터 신호를 절환하여 상기 어드레스 발생수단으로 전달하는 제 1멀티플렉스 수단과, 상기 제1 멀티플렉스 수단의 절환동작을 제어하는 제 1멀티플렉스 제어수단을 구비하는 것을 특징으로 하는 반도체소자의 신호변환장치.
  9. (정정) 제 8 항에 있어서, 상기 외부 데이터 신호 및 상기 어드레스 발생수단으로부터 출력된 내부 데이터 신호를 절환하여 출력단자로 출력하는 제2 멀티플렉스 수단과, 상기 제2 멀티플렉스 수단의 절환동작을 제어하는 제 2멀티플렉스 제어수단을 추가로 구비하는 것을 특징으로 하는 반도체소자의 신호변환장치.
  10. (정정) 제 8 항에 있어서, 상기 메모리셀 수단은 라이트 동작에서는 입력되는 데이터 신호가 어드레스에 의해 선택된 메모리 셀에 상기 데이터를 저장하고, 리드 동작에서는 상기 데이터 입력 버퍼수단으로부터 입력된 데이터 신호에 의해 선택되는 메모리 셀에 저장된 데이터 신호를 출력하는 것을 특징으로 하는 반도체소자의 신호변환장치.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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