KR0140470B1

KR0140470B1 - 캐시 메모리의 기능을 갖는 메모리 장치

Info

Publication number: KR0140470B1
Application number: KR1019940028858A
Authority: KR
Inventors: 이재진
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1994-11-04
Filing date: 1994-11-04
Publication date: 1998-07-01
Also published as: KR960018895A

Abstract

내용없음

Description

캐시 메모리의 기능을 갖는 메모리 장치

제1도는 종래 기술에 의한 리드 모디파이 라이트 동작회로의 일실시예를 도시한 회로도.

제2도는 싱글 비트 단위의 리드 모디파이 라이트 동작을 수행하는 경우의 타이밍도.

제3도는 본 발명의 실시예에 따른 캐시 메모리의 기능을 갖는 메모리장치의 회로도.

제4도는 제3도의 레지스터가 연속적인 데이터의 리드 라이트 동작을 수행하기 위한 어드레스 발생장치의 일실시예.

제5도는 연속적인 리드 동작 및 연속적인 라이트 동작으로 리드 모디파이 라이트 동작을 수행하는 경우의 타이밍도.

*도면의 주요부분에 대한 부호의 설명

11,21:제1,제2출력 버퍼부12,22:제1,제2입력 버퍼부

30:데이타 레지스터수단33,34:메모리 셀부

40,41:멀티플렉스 회로부50:어드레스 발생부

51,52:카운터 회로부53~56:메모리 셀부

본 발명은 반도체 기억소자의 리드 모디파이 라이트(read modify write:rmw) 동작회로에 관한 것으로, 보다 상세하게는 연속적인 리드 동작 이후에 시간의 지연됨이 없이 바로 연속적인 라이트 동작이 가능하도록 된 캐시 메모리의 기능을 갖는 메모리 장치에 관한 것이다.

제1도는 종래 기술의 리드 모디파이 라이트 동작회로의 일실시예로서, 외부에 일시저장된 데이타를 소자의 내부에 저장하기 위한 제1,제2입력 버퍼부(12,22)와, 이 제1,제2입력버퍼부(12,22)에 의해 입력되는 데이타를 소자의 셀 어레이 블럭에 저장하는 내부 메모리부(13)와, 이 내부 메모리부(13)에 저장된 데이타를 소자 외부로 출력하기 위한 제1,제2출력 버퍼부(11,21)로 구성된다.

여기서, 상기 제1입력 버퍼부(12)는 라이트 인에이블신호(we1)와 출력단자(dq1)의 신호를 입력받아 낸드(NAND)처리하는 낸드 게이트(L1)와, 이 낸드 게이트(L1)의 출력신호를 반전시켜 내부 메모리부(13)로 입력시키는 인버터(L2)로 구성된다.

상기 제2입력 버퍼부(22)는 라이트 인에이블신호(we2)와 출력단자(dq2)의 신호를 입력받아 낸드처리하는 낸드 게이트(L3)와, 이 낸드 게이트(L3)의 출력신호를 반전시켜 내부 메모리부(13)로 입력시키는 인버터(L4) 로 구성된다.

그리고, 상기 제1출력 버퍼부(11)는 출력 인에이블신호(oe1)와 내부메모리부(13)로부터의 출력신호를 입력받아 낸드처리하는 낸드 게이트(L5)와, 상기 출력 인에이블신호(oe1) 및 인버터(L6)를 매개로 한 상기 내부 메모리부(13)로부터의 출력데이터를 입력받아 낸드처리하는 낸드 게이트(L7)와, 이 낸드 게이트(L7)의 출력신호를 반전시키는 인버터(L8)와, 일단이 전원단(vdd)에 접속되고 게이트가 상기 낸드 게이트(L5)의 출력단에 접속된 PMOS트랜지스터(Q1) 및 , 이 PMOS트랜지스터(Q1)에 직렬로 접속되고 게이트가 상기 인버터(L8)의 출력단에 접속된 NMOS트랜지스터(Q2)로 구성되고, 상기 PMOS트랜지스터(Q1)와 NMOS트랜지스터(Q2)의 연결노드를 출력단자(dq1)로 한다.

상기 제2출력 버퍼부(21)는 출력 인에이블신호(oe2)와 내부 메모리부(13)로부터의 출력데이타를 입력받아 낸드 처리하는 낸드 게이트(L9)와, 상기 출력 인에이블신호(oe2) 및 인버터(L10)를 매개로 한 상기 내부 메모리부(13)로부터의 출력데이타를 입력받아 낸드처리하는 낸드 게이트(L11)와, 이 낸드 게이트(L11)의 출력신호를 반전시키는 인버터(L12)와, 일단이 전원단(vdd)에 접속되고 게이트가 상기 낸드 게이트(L9)의 출력단에 접속된 PMOS트랜지스터(Q2) 및 , 이 PMOS트랜지스터(Q3)에 직렬로 접속되고 게이트가 상기 인버터(L12)의 출력단에 접속된 NMOS트랜지스터(Q4)로 구성되고, 상기 PMOS트랜지스터(Q3)와 NMOS트랜지스터(Q4)의 연결노드를 출력단자(dq2)로 한다.

상기 내부 메모리부(13)는 셀 어레이 블럭에 저장된 데이타를 읽기 위하여 리드 데이타 경로를 미리 어떤 초기 값으로 프리차지시키고 있다가 리드 신호가 입력되는 경우에 동작하게 되는데, 리드 신호가 입력되면 상기 리드 신호에 의해 동작이 결정되는 제1,제2출력버퍼부(11,21)가 동작하여 상기 리드 데이타 신호를 출력단자(dq1,dq2)로 출력한다.

이와 같이 구성된 종래의 리드 모디파이 라이트 동작회로는, 디램 소자가 버스트리드(burst read)동작으로 연소해서 데이타를 출력하고 난 이후에 출력한 데이타를 기억소자에서 다시 쓰는 동작을 수행하는 경우에는 상기 리드 데이타가 출력된 출력핀을 통하여 라이트 데이타가 입력되고 상기 입력된 데이타를 제1,제2입력 버퍼부(12,22)에 의해 내부 메모리부(13)에 저장하게 된다.

이와 같이 기억 장치의 데이타를 읽어들이고 이 읽어들인 데이타를 처리한 데이타를 동일한 어드레스의 기억장치에 기억시키는 동작 즉, 리드 모디파이 라이트(rmw) 동작을 수행하는 경우에 있어서는 동작이 느리다. 왜냐하면, 상기 데이타 입력핀과 출력핀을 공통으로 사용함으로써, 하나의 데이타를 출력하고 난 이후에 모디파이드 데이타가 입력될 때까지 데이타 핀이 기다리게되므로 리드 모디파이(modify) 라이트(이하 rmw)동작을 수행하는데에 많은 시간이 걸리게 되는 문제점이 생긴다.

제2도의 타이밍도는 상기와 같은 동작을 하는 종래 경우의 타이밍도로서, 싱글 비트단위의 리드 모디파이 라이트 동작을 수행하는 경우의 타이밍도를 나타낸 것이다.

이 경우는 디램(DRAM)의 대기 시간(latency time)이 3이고, 상기 디램에서 출력된 데이타를 처리하여 다시 데이타를 보내는 장치의 처리속도를 대기시간 1이라고 한 경우로서, 이 경우에 하나의 데이타의 리드 모디파이 라이트 동작을 수행하는 경우에 소요되는 시간은 클럭(clk)을 기준으로 할 때 7 클럭이 소요된다.

따라서 본 발명은 상술한 종래의 사정을 감안하여 이루어진 것으로, 연속적인 리드동작 이후에 시간의 지연됨이 없이 바로 연속적인 라이트동작이 가능하도록 한 캐시 메모리의 기능을 갖는 메모리 장치를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따르면, 리드 데이타가 출력되는 데이타 출력핀과, 라이트 데이타가 입력되는 데이타 입력핀과, 입력되는 라이트 데이타를 셀 어레이 블럭에 저장하는 내부 메모리부와, 상기 내부 메모리부에 저장된 데이타를 소자의 외부로 출력하는 출력 버퍼수단과, 리드 동작중에 상기 데이타 입력핀을 통해 입력되는 상기 라이트 데이타를 일시적으로 저장함과 더불어 라이트 명령에 따라 일시저장된 데이타를 상기 내부 메모리부로 제공하는 데이타 레지스터수단과, 상기 데이타 레지스터수단에 일시 저장된 데이타를 상기 내부 메모리부로 입력하는 입력 버퍼수단과, 상기 데이타 레지스터수단에 대한 순차적인 데이타 리드/라이트 동작 수행을 위해 어드레스를 발생하여 상기 데이타 레지스터수단으로 공급하는 어드레스 신호 발생수단을 구비한 캐시 메모리의 기능을 갖는 메모리 장치가 제공된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.

제3도는 본 발명의 실시예에 따른 캐시 메모리의 기능을 갖는 메모리장치의 회로도로서, 입력 데이타를 셀 어레이 블럭에 저장하는 내부 메모리부(13)와, 상기 내부 메모리부(13)에 저장된 데이타를 소자의 외부로 출력하기 위한 제1,제2출력 버퍼부(11,21)와, 상기 제1,제2출력 버퍼부(11,21)로부터의 리드 데이타를 출력하거나 라이트 데이타를 입력받는 입/출력단자(dq1,dq2; 본 발명의 실시예에서는 dq1을 리드 데이타 출력핀, dq2를 라이트 데이타 입력핀으로 설정함)와, 외부에서 입력되는 데이타를 일시적으로 저장하고 일시저장된 데이타를 상기 내부 메모리부(13)로 제공하는 데이타 레지스터수단(30)과, 상기 데이타 레지스터수단(30)에 일시 저장된 데이타를 상기 내부 메모리부(13)로 입력하는 제1,제2입력 버퍼부(12,22)와, 상기 데이타 레지스터수단(30)이 연속적인 데이타의 리드/라이트 동작을 수행하도록 순차적인 내부 어드레스를 만들어 그 데이타 레지스터수단(30)으로 제공하는 어드레스 신호 발생부(50)를 구비한다.

여기서, 상기 제1,제2출력 버퍼부(11,21)는 제1도에 도시된 종래의 출력 버퍼부와 동일한 내부구조를 이루고 있음으로 그에 대한 설명은 생략한다.

그리고, 상기 제1,제2입력 버퍼부(12,22)는 제1도에 도시된 종래의 입력 버퍼부와 유사한데, 차이점이라면 상기 데이타 레지스터수단(30)의 데이타를 내부 메모리부(13)로 전달하는 멀티플렉스 회로부(40,41)가 포함되는 것이 차이난다.

즉, 상기 멀티플렉스 회로부(40)는 라이트 인에이블신호(We1) 및 인버터(L13)에 의해 반전된 상기 라이트 인에이블신호(We1)에 의해 제어되어 상기 제1입력 버퍼부(12)의 구성요소인 인버터(L2)로부터의 신호를 노드(L2)를 통해 상기 내부 메모리부(13)로 전달하는 전달게이트(Q9)로 이루어진다. 상기 내부 메모리부(13)와 상기 전달게이트(Q9) 사이의 노드(N2)는 후술하는 데이타 레지스터부(31,32)내의 NMOS트랜지스터(Q7,Q8)의 일단에 접속된다.

따라서, 상기 멀티플렉스 회로부(40)에서는 노멀 라이트 데이타가 제1입력 버퍼부(12)로 입력되면 전달 게이트(Q9)가 온되어 그 노멀 라이트데이타를 내부 메모리부(13)로 입력시키고, 후술하는 데이타 레지스터부(31,32) 내의 데이타를 라이트하는 경우 전달 게이트(Q9)가 오프되고 NMOS트랜지스터(Q7,Q8) 중의 하나가 턴온되어 해당 메모리 셀부에 저장된 데이타를 내부 메모리부(13)로 입력시킨다.

그리고, 상기 멀티플렉스 회로부(41)는 라이트 인에이블신호(We2) 및 인버터(L14)에 의해 반전된 상기 라이트 인에이블신호(We2)에 의해 제어되어 상기 제2입력 버퍼부(22)의 구성요소인 인버터(L4)로부터의 신호를 노드(N5)를 통해 상기 내부 메모리부(13)로 전달하는 전달게이트(Q10)로 이루어진다. 상기 내부 메모리부(13)와 상기 전달게이트(Q10) 사이의 노드(N5)는 후술하는 데이타 레지스터부(31,32)내의 NMOS트랜지스터(Q7,Q8)의 일단에 접속(즉, 상기 노드(N2)의 경우와 동일한 단자에 접속)된다.

상기 멀티플렉스 회로부(41)의 경우도 상술한 멀티플렉스 회로부(40)와 동일기능을 수행한다.

한편, 상기 제1입력 버퍼부(12)내의 낸드 게이트(L1)의 일단(즉, 리드데이타 출력핀(dq1)과 접속된 단자)이 후술하는 데이타 레지스터부(31; 32)의 NMOS트랜지스터(Q5; Q6)의 일단에 접속되고, 상기 제2입력 버퍼부(22)내의 낸드 게이트(L3)의 일단(즉,라이트 데이타 입력핀(dq2)과 접속된 단자)도 역시 상기 NMOS트랜지스터(Q5; Q6)의 동일한 단자에 접속된다.

그리고, 상기 데이타 레지스터수단(30)은 클럭신호(clk) 및 인버터와 딜레이 소자를 통해 지연된 클럭신호(clk)를 입력받아 노어(NOR)처리하는 노어게이트(G1)와, 이 노어게이트(G1)로부터의 신호와 상기 어드레스발생부(50)로부터의 어드레스 신호(a1,a0:a1b, a0b)와 라이트신호(wrtb) 및 리드신호(rdb)를 입력받아 외부에서 입력되는 데이타에 대한 연속적인 리드/라이트동작을 수행하는 복수의 데이타 레지스터부(31.32)로 구성된다.

여기서, 상기 데이타 레지스터부(31)는 상기 노어게이트(G1)로부터의 신호 및 상기 어드레스 신호 발생부(50)로부터의 어드레스 신호 신호(a1b,a0b; 내부 어드레스)를 입력받아 낸드(NAND)처리하는 낸드게이트(G2)와, 그 낸드게이트(G2)로부터의 신호 및 라이트신호(wrtb)를 입력받아 노어(NOR)처리하는 노어게이트(G3)와, 게이트가 상기 노어게이트(G3)의 출력단에 접속되고 입력측이 상기 입/출력핀(dq1,dq2)의 신호를 입력받도록 접속된 NMOS트랜지스터(Q5)와, 래치구조의 인버터(G4,G5)와 그 인버터(G4)의 출력단과 인버터(G5)의 입력측에 접속된 인버터(G6)로 이루어지면서 상기 NMOS트랜지스터(Q5)의 출력측에 접속된 메모리 셀부(33)와, 상기 낸드게이트(G2)의 출력신호 및 리드신호(rdb)를 입력받아 노어(NOR)처리하는 노어게이트(G7) 및, 상기 인버터(G6)의 출력단과 상기 내부 메모리부(13)의 노드(N2) 사이에서 게이트가 상기 노어게이트(G7)의 출력단에 접속된 NMOS트랜지스터(Q7)로 구성된다.

그리고, 상기 데이타 레지스터부(32)는 상기 노어게이트(G1)로부터의 신호 및 상기 어드레스 발생부(50)로부터의 어드레스 신호(a1.a0; 내부 어드레스)를 입력받아 낸드(NAND) 처리하는 낸드게이트(G8)와, 그 낸드게이트(G8)로부터의 신호 및 라이트신호(wrtb)를 입력받아 노어(NOR)처리하는 노어게이트(G9)와, 게이트가 상기 노어게이트(G9)의 출력단에 접속되고 입력측이 상기 입/출력핀(dq1,dq2)의 신호를 입력받도록 접속된 NMOS트랜지스터(Q6)와, 래치구조의 인버터(G10,G11)와 그 인버터(G10)의 출력단과 인버터(G11)의 입력측에 접속된 인버터(G12)로 이루어지면서 상기 NMOS트랜지스터(Q6)의 출력측에 접소된 메모리 셀부(34)와, 상기 낸드게이트(G8)의 출력신호 및 리드신호(rdb)를 입력받아 노어(NOR)처리하는 노어게이트(G8) 및, 상기 인버터(G12)의 출력단과 상기 내부 메모리부(13)의 노드(N5) 사이에서 게이트가 상기 노어게이트(G13)의 출력단에 접속된 NMOS트랜지스터(Q8)로 구성된다.

그리고, 제3도에 도시된 wrt는 메모리 라이트 신호가 아니라 레지스터 라이트를 나타내는 신호로서 디램 동작의 리드동작중에 데이타가 라이트 데이타 입력핀(dq2)으로 입력되는 경우 그 입력되는 데이타를 레지스터에 저장시키기 위한 신호이고, rd는 메모리 리드신호가아니라 레지스터 리드를 나타내는 신호로서 디램 동작의 라이트동작으로 레지스터의 데이타 신호를 디램에 쓰기 위한 신호이다.

본 발명의 실시예에서의 데이타 레지스터부(31)는 어드레스 신호 0에 해당하는 것이고, 데이타 레지스터부(32)는 어드레스 3에 해당하는 것으로, 실질적으로는 4개의 레지스터를 도시하여야 하나, 도면의 이해를 돕기 위해 2개만을 도시하였다.

한편, 상기 어드레스 발생부(50)는 제4도에 도시된 바와 같이, 동작인에이블신호(en) 및 클럭신호(clk)를 입력받아 낸드(NAND)처리하는 낸드 게이트(K)로부터의 출력신호를 피드백되는 기생성된 어드레스 신호(a0)에 대한 전달 제어신호로 하여 동작 인에이블신호(en)의 입력에 맞추어 어드레스 신호(a0,a0b)를 출력하는 카운터 회로부(51)와, 상기 카운터 회로부(51)에서 생성되는 어드레스 신호(a0)를 피드백되는 기생성된 어드레스 신호(a1)에 대한 전달 제어신호로 하여 동작 인에이블신호(en)의 입력에 맞추어 어드레스 신호 신호(a1,a1b)를 출력하는 카운터 회로부(52)로 구성된다.

여기서, 상기 동작 인에이블신호(en)로서는 제3도에 도시된 wrtb,rdb라는 신호의 반전신호가 입력된다.

그리고, 상기 카운터 회로부(51)는 상기 낸드 게이트(K)로부터의 출력신호 및 인버터(K1)에 의해 반전된 상기 낸드 게이트(K)의 출력신호에 의해 온/오프스위칭동작하면서 피드백되는 어드레스 신호 (a0)를 후단으로 전달하는 전달 트랜지스터(Q11)와, 이 전달 트랜지스터(Q11)를 통한 신호를 일시 저장하는 메모리 셀부(53)와, 상기 낸드 게이트(K)로부터의 출력신호 및 인버터(K1)에 의해 반전된 상기 낸드 게이트(K)의 출력신호에 의해 온/오프스위칭동작하면서 상기 메모리 셀부(53)의 신호를 후단으로 전달하는 전달 트랜지스터(Q13)와, 이 전달 트랜지스터(Q13)를 통한 신호를 일시 저장하는 메모리 셀부(54) 및, 이 메모리 셀부(54)에서 출력되는 신호에 대하여 반전동작을 수행하여 어드레스 신호 신호(a0,a0b)로서 출력하는 인버터(G19,G20)로 구성된다.

상기 메모리 셀부(53)는 상기 전달 트랜지스터(Q11)를 통한 신호를 일시 저장하는 래치구조의 인버터(G15,G16)와, 이 인버터(G15)와 인버터(G16) 사이에 설치되어 상기 낸드 게이트(K)로부터의 출력신호 및 인버터(K1)에 의해 반전된 상기 낸드 게이트(K)의 출력신호에 의해 온/오프스위칭동작하는 전달 트랜지스터(Q12)로 구성된다.

상기 메모리 셀부(54)는 상기 동작 인에이블신호(en)와 상기 전달 트랜지스터(Q13)를 통한 신호를 입력받아 낸드처리하는 낸드 게이트(G17)와, 상기 낸드 게이트(K)로부터의 출력신호 및 인버터(K1)에 의해 반전된 상기 낸드 게이트(K)의 출력신호에 의해 온/오프스위칭동작하면서 인버터(G18)를 통한 상기 낸드 게이트(G17)의 출력신호를 그 낸드 게이트(G17)의 일입력단으로 전달하는 전달 트랜지스터(Q14)로 구성된다.

이러한 구성의 상기 카운터 회로부(51)는 클럭 신호(clk)가 로우인 상태에서 노드(N17)가 하이이면, 노드(N18)는 로우, 노드(N19)는 하이가 된다. 그리고 전달 트랜지스터(Q14)는 노드(N13)가 하이 상태이므로 턴-온되어 상기 노드(N17)의 전위신호를 다음 클럭 신호(clk)가 입력될 때까지 메모리 셀부(54)에 저장하고 출력신호를 현재의 전위상태로 유지시킨다.

한편, 상기 노드(N19)의 전위신호(하이)는 피드 백(feed back)되어 클럭신호(clk)가 로우일 때 상기 노드(N13)가 하이가 되어 전달 트랜지스터(Q11)를 통하여 노드(N16)를 로우로 만든다. 그리고 상기 노드(N16)의 전위신호는 클럭신호(clk)가 로우에서 하이로 바뀌면, 전달 트랜지스터(Q12,Q13)가 턴-온되어 메모리 셀부(53)에 저장된 데이타가 상기 노드(N17)로 전달된다.

따라서, 노드(N17)는 로우, 노드(N18)는 하이, 노드(N19)는 로우가 되어 출력상태가 하이에서 로우로 바뀌면서 한(one) 비트의 데이타가 카운터된다.

한편, 상기 클럭신호 회로부(51)는 출력단에 한개의 인버터(G20)를 더 첨가하여 상기 어드레스 신호 신호의 반전 어드레스 신호 신호를 출력하도록 함으로써 두 개의 어드레스(즉, a0,a0b)를 카운터하게 된다.

그리고, 상기 카운터 회로부(52)는 상기 카운터 회로부(51)로 부터의 어드레스 신호(a0) 및 인버터(K2)에 의해 반전된 상기 어드레스 신호(즉, a0b가 됨)에 의해 온/오프스위칭동작하면서 피드백되는 어드레스 신호(a1)를 후단으로 전달하는 전달 트랜지스터(Q15)와, 이 전달 트랜지스터(Q15)를 통한 신호를 일시 저장하는 메모리 셀부(55)와, 상기 카운터 회로부(51)로부터의 어드레스 신호(a0) 및 인버터(K2)에 의해 반전된 상기 어드레스 신호 신호(즉, a0b가 됨)에 의해 온/오프스위칭동작하면서 그 메모리셀부(55)의 신호를 후단으로 전달하는 전달 트랜지스터(Q17)와, 이 전달 트랜지스터(Q17)를 통한 신호를 일시 저장하는 메모리 셀부(56) 및, 이 메모리 셀부(56)에서 출력되는 신호에 대하여 반전동작을 수행하여 어드레스 신호(a1,a1b)로서 출력하는 인버터(G25,G26)로 구성된다.

상기 메모리 셀부(55)는 상기 전달 트랜지스터(Q15)를 통한 신호를 일시 저장하는 래치구조의 인버터(G21,G22)와, 이 인버터(G21)와 인버터(G22) 사이에 설치되어 상기 카운터 회로부(51)로부터의 어드레스 신호 신호(a0) 및 인버터(K2)에 의해 반전된 상기 어드레스 신호(즉, a0b가 됨)에 의해 온/오프스위칭동작하는 전달 트랜지스터(Q16)로 구성된다.

상기 메모리 셀부(56)는 상기 동작 인에이블신호(en)와 상기 전달 트랜지스터(Q17)를 통한 신호를 입력받아 낸드처리하는 낸드 게이트(G23)와, 상기 카운터 회로부(51)로부터의 어드레스 신호(a0) 및 인버터(K2)에 의해 반전된 상기 어드레스 신호(즉, a0b가 됨)에 의해 온/오프스위칭동작하면서 인버터(G24)를 통한 상기 낸드 게이트(G23)의 출력신호를 그 낸드 게이트(G23)의 일입력단으로 전달하는 전달 트랜지스터(Q18)로 구성된다.

이러한 구성의 상기 카운터 회로부(52)는 상기 카운터 회로부(51)의 출력단의 전위신호(N19)를 입력신호로 사용하여 상술한 카운터 회로부(51)에서의 동작과 유사하게 행함으로써, 상기 카운터 회로부(52)를 통해서는 두 개의 어드레스(즉, a1,a1b)를 카운터하게 된다.

이와 같이 하여 상술한 어드레스 신호 발생부(50)에서는 순차적인 내부어드레스(a0,a0b,a1,a1b)를 만들어 낸다.

이어, 상기와 같이 구성된 본 발명의 실시예에 따른 캐시 메모리의 기능을 갖는 메모리 장치의 동작에 대해 도 3의 회로도를 참조하여 설명하면 다음과 같다.

먼저, 리드동작중에 데이타 입력핀으로 입력되는 데이타신호를 데이타레지스터에 저장하는 동작에 대해 설명하면, 예를 들어 연속동작 버스트랭스(burst length)=4, 리드 레이턴시(read latency)=3, 데이타 처리레이턴시=2라고 설정한다.

이 경우, 제5도에 도시된 바와 같이 클럭 0(T0)에서 리드 명령이 입력되고, 클럭 3, 4, 5, 6(T3,T4,T5,T6)에서 데이타가 출력되며, 클럭 5,6,7,8(T5,T6,T7,T8)에서 처리된 데이타가 마이크로 프로세서(도시생략)에서 출력된다.

다시 말해서, 내부 메모리부(13)의 셀 어레이 블럭에 저장된 데이타를 읽기 위하여 리드 신호(rdb)가 입력되면 상기 리드 신호(rdb)에 의해 동작이 결정되는 제1출력버퍼부(11)가 동작하여 상기 리드 데이타를 리드 데이타 출력핀(dq1)을 통해 출력한다.

그리고, 데이타가 출력되지 않은 라이트 데이타 입력핀(dq2)을 통해서는 상기 출력단자(dq1)의 출력신호의 처리된 모디파이드 라이트 데이타가 입력되고, 이 입력된 모디파이드 라이트 데이타는 노드(N7)를 통하여 노드(N9)에 전달되어 상기 데이타 레지스터수단(30)에 저장된다.

여기서, 상기 데이타 레지스터수단(30)내의 데이타 레지스터부(31)의 낸드 게이트(G2)는 어드레스 신호(a1b,a0b) 및 노어 게이트(G1)의 출력신호를 입력으로 하고, 데이타 레지스터부(32)의 낸드 게이트(G8)는 어드레스 신호(a1,a0) 및 노어 게이트(G1)의 출력신호를 입력으로 하여 상기 데이타 레지스터부(31,32)를 선택하기 위한 전위신호를 출력하는 디코더의 기능을 한다.

따라서, 상기 데이타 레지스터부(31)내의 노어 게이트(G3) 및 상기 데이타 레지스터부(32)내의 노어 게이트(G9)는 상기 낸드 게이트(G2,G8)의 출력노드 및 라이트 입력신호(wrtb)가 모두 로우로 인에이블될 때 하이를 출력하게 되므로, NMOS트랜지스터(Q5,Q6)가 턴온되어 상기 노드(N9)의 전위신호를 메모리 셀부(33,34)에 일시적으로 저장하게 된다.

이와 반대로, 데이타 레지스터에 저장된 데이타 신호를 디램 내부의 셀로 옮기는 동작에 대해 설명하면, 이 동작은 제5도에 도시된 바와 같이 리드 명령어 다음에 입력되는 라이트 명령어에 의해 수행된다.

즉, NMOS트랜지스터(Q7,Q8)는 클럭신호(clk) 및 리드 신호(rdb)에 의해 제어되는 노어 게이트(G7,G13)의 출력신호에 의해 턴-온되므로, 그 NMOS트랜지스터(Q7,Q8)가 턴온되면 상기 메모리 셀부(33,34)에 저장된 데이타 신호는 노드(N2,N5)를 통하여 내부 메모리부(13)에 저장된다.

그리고, 제5도는 연속적인 리드 동작 및 연속적인 라이트 동작으로 리드 모디파이 라이트 동작을 수행하는 경우의 타이밍도로서, 내부 메모리부(13)의 데이타에 대해 어드레스별로 연속적으로 리드 동작을 수행하게 되면 상기 리드된 출력신호는 데이타 레지스터에 순차적으로 저장되고, 이후 라이트 명령에 의해 그 데이타 레지스터에 일시 저장된 데이타가 연속적으로 내부 메모리부(13)로 라이트된다.

이상에서 설명한 본 발명의 캐시 메모리 기능을 갖는 메모리 장치를 반도체 기억소자의 내부에 구현하게 되면 연속적인 리드 동작을 수행하고 난 이후에 연속적인 라이트 동작이 가능하므로 데이타의 리드 모디파이드 라이트(rmw)시 동작속도를 빠르게 할 수 있는 효과가 있다.

Claims

리드 데이타가 출력되는 데이타 출력핀과, 라이트 데이타가 입력되는 데이타 입력핀과, 입력되는 라이트 데이타를 셀 어레이 블럭에 저장하는 내부 메모리부와, 상기 내부 메모리부에 저장된 데이타를 소자의 외부로 출력하는 출력 버퍼수단과, 리드동작중에 상기 데이타 입력핀을 통해 입력되는 상기 라이트 데이타를 일시적으로 저장함과 더불어 라이트 명령에 따라 일시저장된 데이타를 상기 내부 메모리로 제공하는 데이타 레지스터수단과, 상기 데이타 레지스터수단에 일시 저장된 데이타를 상기 내부 메모리부로 입력하는 입력 버퍼수단과, 상기 데이타 레지스터수단에 대한 순차적인 데이타 리드/라이트 동작 수행을 위해 어드레스를 발생하여 상기 데이타 레지스터수단으로 공급하는 어드레스 발생수단을 구비하는 것을 특징으로 하는 캐시 메모리의 기능을 갖는 메모리 장치.
제1항에 있어서, 상기 입력 버퍼수단은 전달게이트를 갖춘 멀티플렉스 회로부를 포함하는 것을 특징으로 하는 캐시 메모리의 기능을 갖는 메모리 장치.
제1항에 있어서, 상기 데이타 레지스터수단은 상기 연속적으로 저장된 데이타를 상기 어드레스 신호 발생수단에 의해 입력된 순서 또는 그 반대의 순서로 상기 내부 메모리부로 전달하는 것을 특징으로 하는 캐시 메모리의 기능을 갖는 메모리 장치.