KR20010003914A - 기입 주기의 프로그래밍이 가능한 동기식 메모리 장치 및 이를 이용한 데이터 기입 방법 - Google Patents

기입 주기의 프로그래밍이 가능한 동기식 메모리 장치 및 이를 이용한 데이터 기입 방법 Download PDF

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Abstract

기입 주기의 프로그래밍이 가능한 동기식 메모리 장치 및 이를 이용한 데이터 기입 방법이 제공된다. 본 발명의 동기식 메모리 장치는, 행과 열로 배열된 복수개의 메모리 셀을 구비하는 메모리 셀 어레이와, 상기 메모리 셀로 기입되는 데이터를 전송하는 입출력 라인을 소정의 전압 레벨로 프리차지하는 프리차지회로, 및 칼럼선택신호의 활성에 응답하여, 상기 입출력 라인의 데이터를 선택되는 메모리 셀로 기입하는 칼럼선택회로를 구비하며, 상기 칼럼선택신호의 활성주기는 상기 기준클럭신호의 주기와의 관계를 나타내는 기입주기모드에 의하여 결정된다. 이와 같이, 시스템 클럭 주파수에 대한 정보가 기입주기모드로써 모드 레지스터에 프로그램되므로, 데이터 기입 횟수가 가변될 수 있다. 따라서, 시스템의 최대 동작속도가 메모리 장치의 기입 시간에 의하여 제한되지 않는다.

Description

기입 주기의 프로그래밍이 가능한 동기식 메모리 장치 및 이를 이용한 데이터 기입 방법{Memory device of programmable write cycle and data write method using the same}
본 발명은 동기식(synchronous) 메모리 장치에 관한 것으로서, 특히 기입 명령어의 활성화로부터 메모리 셀에 데이터가 기입되는 구조를 가지는 동기식 메모리 장치 및 이를 이용한 데이터 기입 방법에 관한 것이다.
최근, 메모리 장치의 억세스 시간을 개선하고자 외부 시스템 클럭과 메모리 장치의 동작을 동기화시킨 동기식 메모리 장치가 개발된 바 있다. 동기식 메모리 장치에서는 외부 시스템에서 입력되는 시스템 클럭신호를 기준으로하여 데이터의 기입이나 독출 동작이 제어된다. 따라서, 외부 시스템이 고속화되어 시스템 클럭신호의 주파수가 증가되면 데이터의 기입이나 독출 동작 속도 역시 이에 적합하도록 조절되어야 한다.
일반적인 동기식 메모리 장치에 있어서, 데이터 독출시 시스템 클럭 주파수 증가에 대한 메모리 장치 억세스 타임의 상대적인 저하는 카스 레이턴시(CAS latency) 증가에 의해 해결된다. 상기 카스 레이턴시는, 칼럼 어드레스 스트로우브(Columm Address Strobe) 신호의 활성화와 데이터 출력(DQ)사이의 기간으로 정의된다. 즉, 외부 시스템이 고속화되어 시스템의 동작 주파수가 높아지더라도, 상기 카스 레이턴시를 증가시킴에 따라, 데이터가 시스템 클럭에 동기되어 출력될 수 있다.
이처럼 독출 동작에 있어서는, 동기식 메모리 장치의 독출동작 속도가 직접적으로 빨라지지 않더라도, 칼럼 어드레스 신호 발생후 최초의 데이터가 독출되는 시점 즉, 카스 레이턴시만 늘려 정의되면, 빨라진 시스템 클럭에 동기되어 데이터가 출력될 수 있다. 이는, 데이터 독출시, 현재의 데이터를 처리하는 동안 다음에 호출할 메모리 셀의 어드레스를 미리 입력시키기 때문에 가능하다.
그런데, 이러한 독출 동작과는 다르게 데이터 기입 동작의 경우에는, 현재의 데이터가 처리된 다음에야 비로소 다음번 데이터 처리가 가능하다. 종래에는, 데이터 기입 시간 즉, 기입 명령어의 활성화로부터 메모리 셀에 데이터가 기입되기까지 소요되는 시간이 시스템 클럭의 주기보다 작아, 한 번의 기입 동작이 시스템 클럭 한 싸이클 내에서 충분히 완료될 수 있었다.
그러나, 시스템이 고속화되어 시스템 클럭의 주기가 작아지면 한 주기내에 데이터 기입 동작이 이루어지지 않는 경우가 발생된다. 따라서, 시스템의 최대 동작속도는 메모리 장치의 기입 시간에 의하여 제한된다.
본 발명이 이루고자 하는 기술적 과제는, 시스템의 동작속도가 메모리 장치의 기입 시간에 의해 제한되지 않는 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 메모리 장치를 이용한 데이터 기입 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적 블록도이다.
도 2는 도 1의 제어신호 발생회로를 보여주는 블록도이다.
도 3은 도 2에 도시된 클럭 버퍼를 구체적으로 보여주는 회로도이다.
도 4는 도 2에 도시된 칼럼어드레스 스트로브 버퍼를 구체적으로 보여주는 회로도이다.
도 5는 도 2에 도시된 기입허용버퍼를 구체적으로 보여주는 회로도이다.
도 6은 도 2에 도시된 프리차지신호 발생회로를 구체적으로 보여주는 회로도이다.
도 7은 도 2에 도시된 칼럼선택라인 디스에이블신호 발생회로를 구체적으로 보여주는 회로도이다.
도 8은 도 1의 칼럼선택라인 버퍼를 구체적으로 보여주는 회로도이다.
도 9 및 도 10은 도 1에 도시된 본 발명의 메모리 장치를 구동하는 주요 신호들의 타이밍도이다.
상기 과제를 해결하기 위한 본 발명에 의한 메모리 장치는, 기준클럭신호에 동기되어 기입을 수행하는 동기식 메모리 장치이다. 상기 동기식 메모리 장치는, 행과 열로 배열된 복수개의 메모리 셀을 구비하는 메모리 셀 어레이와, 상기 메모리 셀로 기입되는 데이터를 전송하는 입출력 라인을 소정의 전압 레벨로 프리차지하는 프리차지회로, 및 칼럼선택신호의 활성에 응답하여, 상기 입출력 라인의 데이터를 선택되는 메모리 셀로 기입하는 칼럼선택회로를 구비하며, 상기 칼럼선택신호의 활성주기는 상기 기준클럭신호의 주기와의 관계를 나타내는 기입주기모드에 의하여 결정된다.
여기서, 상기 기입주기모드는, 사용자에 의하여 결정될 수 있으며, 기입 명령어 입력으로부터 상기 메모리 셀로 데이터가 기입되기까지 소요되는 기준클럭신호 주기의 수를 나타내는 복수개의 기입주기모드들 중 어느 하나이다.
상기 과제를 해결하기 위한 본 발명에 의한 메모리 장치는 또한, 기입 명령어 입력 후 칼럼선택신호의 활성에 응답하여 메모리 셀로 데이터를 기입하는 데이터 기입 동작이 수행되고, 상기 칼럼선택신호의 비활성에 응답하여 상기 기입 동작이 완료되는 메모리 장치이다. 상기 메모리 장치는, 시스템 클럭신호, 칼럼어드레스 스트로브신호, 기입허용신호를 입력하여 상기 칼럼선택신호를 비활성하는 칼럼선택라인 디스에이블신호를 발생하는 제어신호 발생회로와, 사용자가 지정하는 어드레스에 응답하여 특정 기입주기모드를 선택하도록, 상기 기입주기모드가 프로그램되는 모드 레지스터를 구비한다. 이때, 상기 칼럼선택신호의 활성주기는 상기 기준클럭신호의 주기와의 관계를 나타내는 기입주기모드에 의하여 결정된다.
그리고, 상기 제어신호 발생회로는, 상기 시스템 클럭신호에 응답하여 데이터 입출력시 기준이 되는 기준클럭신호를 발생하는 클럭버퍼, 상기 칼럼어드레스 스트로브신호의 활성에 응답하여 일정시간 활성하는 칼럼선택 제어신호를 발생하는 칼럼어드레스 스트로브 버퍼, 상기 기입허용신호의 활성에 응답하여 일정시간 동안 활성하는 기입 마스터 신호를 발생하되, 상기 기입주기모드가 제2 기입주기모드인 경우 상기 기입 마스터 신호가 일정시간 지연된 기입 마스터 지연신호를 발생하는 기입허용버퍼를 구비한다. 상기 제어신호 발생회로는 또한, 상기 기준클럭신호에 응답하여 입출력 라인을 일정 레벨로 프리차지하되, 상기 기입 마스터 지연신호가 활성하는 구간동안에는 비활성하는 프리차지신호를 발생하는 프리차지신호 발생회로와, 상기 프리차지신호 및 칼럼선택 제어신호에 응답하여, 칼럼선택라인을 디스에이블시키는 칼럼선택라인 디스에이블 신호를 발생하는 칼럼선택라인 디스에이블신호 발생회로를 더 구비한다.
상기 다른 과제를 해결하기 위한 본 발명의 데이터 기입 방법은, 칼럼선택신호의 활성에 응답하여, 특정 메모리 셀로 데이터를 기입하는 동기식 메모리 장치의 데이터 기입 방법이다. 이는, 기입 명령어 처리에 소요되는 기준클럭신호의 개수를 프로그래밍하여 메모리 장치의 모드 레지스터 세트 내의 적어도 하나의 비트에 저장하고, 상기 메모리 장치를 독출모드에서 기입모드로 전환하는 기입허용신호를 수신하여 기입 마스터신호와 기입 마스터 지연신호를 발생한다. 그리고, 상기 기준신호와 기입 마스터 지연신호에 응답하여 입출력라인 프리차지신호를 발생하되, 프로그래밍된 상기 기준클럭신호의 개수가 1보다 큰 경우 상기 기입 명령어 처리시간까지 비활성하고, 상기 프리차지신호의 활성에 응답하여 비활성하는 칼럼선택라인 디스에이블신호를 발생한 후, 디코딩된 어드레스에 해당되는 칼럼선택라인의 활성에 응답하여 활성하고, 상기 칼럼선택라인 디스에이블신호에 응답하여 비활성하는 칼럼선택신호를 발생한다.
본 발명에 의하면, 시스템 클럭 주파수에 대한 정보가 기입주기모드로써 모드 레지스터에 프로그램되므로, 데이터 기입 횟수가 가변될 수 있다. 따라서, 시스템의 최대 동작속도가 메모리 장치의 기입 시간에 의하여 제한되지 않는다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적 블록도로서, 편의상 데이터 기입 경로에 위치한 회로들이 주로 도시된다. 도 1에 도시된 본 실시예의 메모리 장치는 외부 시스템 클럭신호(CLK)에 응답하여 발생되는 기준클럭신호(PCLK)에 따라 데이터 입출력 동작이 제어되는 동기식 디램(Synchronous DRAM)이다.
도 1을 참조하면, 본 발명의 메모리 장치는, 특정 메모리 셀을 선택하는 회로들을 포함하는 코어부와, 상기 코어부에 제공되는 여러 가지 신호들을 발생하는 회로들을 포함하는 주변부로 구분된다.
먼저, 코어부는, 도시된 바와 같이, 메모리 셀 어레이(10)와, 로우 디코더(20), 칼럼 디코더(30), 칼럼선택회로(40) 및 센스앰프회로(65)를 구비한다.
상기 메모리 셀 어레이(10)는 복수개의 워드라인(WL)과 비트라인(BL,BLB)의 교차점에 위치한 복수개의 메모리 셀(MC)을 포함하며, 상기 로우 디코더(20) 및 칼럼 디코더(30)는 상기 메모리 셀 어레이(10) 내의 특정 메모리 셀(MC)을 선택한다.
상기 칼럼선택회로(40)는 디코딩된 어드레스(DAi)에 의해 선택되는 비트라인(BL,BLB)을 대응하는 입출력 라인(IO,IOB)에 연결하고, 상기 센스앰프회로(65)는 선택된 비트라인(BL,BLB)의 데이터를 감지 증폭하여 상기 입출력라인(IO,IOB)으로 전달하거나, 입출력라인(IO,IOB) 데이터를 감지 증폭하여 해당 비트라인으로 전달한다.
여기서, 상기 로우 디코더(20), 칼럼 디코더(30) 및 센스앰프회로(65)는 공지된 회로로 구현될 수 있으며, 상기 칼럼선택회로(40)는 칼럼선택라인 버퍼(50)와, 칼럼 스위치(60)를 구비한다. 상기 칼럼선택라인 버퍼(50)는 상기 디코딩된 어드레스(DAi)의 활성에 응답하여 활성하고 칼럼선택라인 디스에이블신호(CSLDIS)에 응답하여 비활성하는 칼럼선택신호(CSLi)를 발생한다. 그리고, 상기 칼럼 스위치(60)는 상기 칼럼선택신호(CSLi)의 활성에 응답하여 특정의 비트라인(BL,BLB)을 입출력 라인(IO,IOB)에 연결한다.
그리고, 상기 주변부는, 어드레스 버퍼(85)와, 데이터 입력 버퍼(70), 기입 드라이버(75), 및 프리차지 회로(80)를 구비한다.
상기 어드레스 버퍼(85) 및 데이터 입력 버퍼(70)는 외부로부터 입력되는 어드레스(ADDR) 및 기입 데이터(DIN)를 씨모스(CMOS) 레벨로 전환한다. 상기 기입 드라이버(75)는 기입 마스터 신호(PWR)에 응답하여 상기 데이터 입력버퍼(70)를 통해 입출력로부터 상기 기입 데이터(DIN)를 상기 입출력라인(IO,IOB)으로 전송한다. 그리고, 상기 프리차지 회로(80)는 기입 또는 독출동작에 대비하여 상기 입출력 라인(IO,IOB)을 소정의 전압 레벨로 프리차지한다.
여기서, 상기 어드레스 및 데이터 입력 버퍼(65,70)는 공지된 회로들로 구현될 수 있다. 상기 기입 드라이버(75)를 인에이블시키는 상기 기입 마스터 신호(PWR)는 메모리 장치가 기입 모드로 진입하면 활성하는 신호로서, 메모리 장치가 기입 모드에 있음을 알리는 신호이다.
그리고, 상기 프리차지 회로(80)는 소정의 프리차지 신호(IOPRG)에 응답하여 활성하고, 바람직하기로는, 입출력 라인(IO,IOB)의 전압 레벨을 동일하게 유지하는 등화기(equalizer, 82)와, 입출력 라인(IO,IOB)을 소정 레벨 예컨대, 전원전압-문턱전압(Vcc-Vtn) 레벨로 유지하는 프리차지 트랜지스터들(84,86)로 구현된다. 여기서, 문턱전압(Vtn)은 상기 프리차지 트랜지스터들(84,86)의 문턱전압이다.
상기 주변부는 또한, 제어신호 발생회로(100) 및 모드 레지스터 세트(mode register set, 90)를 구비한다.
상기 제어신호 발생회로(100)는 외부로부터 소정의 신호들(CLK,CASB,WEB)을 입력하여 상기 메모리 장치의 동작을 제어하는 각종 제어신호들(PCLK,IOPRG,CSLDIS,PWR)을 발생한다. 상기 제어신호 발생회로(100)는, 후술되는 도 3을 참조하여, 자세히 기술된다.
그리고, 상기 모드 레지스터 세트(90)에는, 상기 메모리 장치가 특정 시스템에 적합하도록 하기 위한 여러 가지 동작 모드들이 프로그램된다. 상기 모드 레지스터 세트(90)에 프로그램되는 모드로는 예를 들면, 버스트 길이(burst length)를 규정하는 버스트 길이, 버스트의 순차성 여부를 규정하는 버스트 형태(burst type), 칼럼 어드레스로부터 데이터 출력까지의 싸이클을 규정하는 레이턴시 모드가 있다.
본 발명에 의하면, 상기 모드들 이외에, 기입 시간을 규정하는 기입주기모드(WM)가 프로그램된다. 상기 기입주기모드(WM)는 시스템 클럭신호(CLK)에 대한 정보를 포함하며, 기입 명령어 입력으로부터 상기 메모리 셀로 데이터가 기입되기까지 소요되는 기준클럭신호 주기의 수에 의한 영향을 받는다. 그리고, 상기 기입주기모드(WM)는 다른 동작 모드들과 마찬가지로 상기 제어신호 발생회로(100)로 제공되어, 특히 기입시 발생되는 상기 제어신호들(PCLK,IOPRG,CSLDIS,PWR)을 제어한다.
상기 기입주기모드는, 프로그램된 다른 모드들과 마찬가지로, 외부로부터 입력되는 어드레스(ADDR)에 의해 선택될 수 있다. 예를 들면, 제어신호 발생회로의 입력신호들(CASB,WEB,CS,RASB;여기서, CS는 칩 선택신호이고, RASB는 로우 어드레스 스트로브신호임)이 모두 로우 레벨일 때 시스템 클럭신호(CLK)에 동기되어 입력되는 어드레스는 모드 레지스터 정보로써 인식된다. 바람직하기로는, 상기 기입주기모드(WM)는 적어도 두 개의 기입주기모드 중 하나가 선택될 수 있도록 적어도 한 비트의 모드 레지스터로 구현된다.
즉, 본 발명의 실시예에 따른 메모리 장치에 의하면, 시스템 클럭 주파수에 대한 정보가 기입주기모드(WM)로써 상기 모드 레지스터 세트(90)에 프로그램된다. 그리고, 사용자에 의해 선택된 상기 기입주기모드에 따라 특정 형태의 제어신호들(IOPRG,CSLDIS)이 발생된다. 따라서, 상기 시스템 클럭 주파수에 적합하도록 상기 메모리 장치의 기입 동작이 제어된다. 예를 들면, 시스템이 저속으로 동작하여 기준클럭신호(PCLK) 한 주기 내에 한번의 기입이 가능한 경우에는 상기 기입주기모드(WM) 설정에 의해 기준클럭신호(PCLK) 매 주기마다 기입 동작이 수행된다. 이와 달리, 시스템이 고속으로 동작하여 시스템 클럭신호 한 주기 내에 한 번의 기입이 완료될 수 없는 경우 상기 기입주기모드는,적어도 두 주기의 기준클럭신호마다 기입이 수행되도록 설정된다.
이와 같이, 본 발명의 메모리 장치에 의하면, 시스템이 고속화되어 시스템 클럭신호의 주기가 짧아지더라도, 메모리 장치는 정상적으로 기입 동작을 수행할 수 있게 된다. 따라서, 종래와는 달리, 시스템의 최대 동작속도가 메모리 장치의 기입 시간에 의하여 제한되지 않는다.
도 2는 도 1의 제어신호 발생회로(100)를 보여주는 블록도이다.
도 2를 참조하면, 상기 제어신호 발생회로(100)는 클럭 버퍼(110), 칼럼어드레스 스트로브 버퍼(120), 기입허용 버퍼(130), 프리차지신호 발생회로(150), 칼럼선택라인 디스에이블신호 발생회로(160)를 구비한다.
상기 클럭 버퍼(110)는, 외부 시스템 클럭신호(CLK)를 입력하여, 데이터 입출력시 기준이 되는 기준클럭신호(PCLK,PCLKB)를 발생한다. 상기 기준클럭신호(PCLKB)는 기준클럭신호(PCLK)의 반전신호이다. 상기 클럭 버퍼(110)는 계속되는 도 3을 참조하여 구체적으로 기술된다.
상기 칼럼어드레스 스트로브 버퍼(120)는 시스템 클럭신호(CLK)에 동기되어 외부로부터 입력되는 칼럼 어드레스 스트로브신호(CASB)와, 상기 클럭 버퍼(110)를 통해 발생된 기준클럭신호(PCLK,PCLKB)를 입력하여, 소정의 칼럼선택 제어신호(PC)를 발생한다. 상기 칼럼선택 제어신호(PC)는 상기 칼럼 어드레스 스트로브신호(CASB)의 활성에 응답하여 일정시간 활성하는 신호이다(도 9 및 도 10의 타이밍도 참조). 상기 CASB 버퍼(120)는 계속되는 도 4를 참조하여 구체적으로 기술된다.
상기 기입허용버퍼(130)는 외부에서 입력되는 기입허용신호(WEB)와, 상기 내부클럭신호(PCLK,PCLKB) 및 상기 기입주기모드(WM)를 입력하여, 기입마스터신호(PWR)와 기입마스터 지연신호(PWRD)를 발생한다. 상기 기입허용신호는(WEB)는 상기 시스템 클럭신호(CLK)에 동기되어 입력되고 논리 '로우'에서 활성하는 신호이다. 그리고, 상기 기입허용신호가 논리 '로우'일 때, 상기 메모리 장치는 독출모드에서 기입모드로 전환된다. 상기 기입마스터신호(PWR)는 상기 기입허용신호(WEB)의 활성에 응답하여 소정 시간동안 활성하는 신호이고(도 9 및 도 10의 타이밍도 참조), 도 1에 도시된 기입 드라이버(75)의 제어신호로써 제공된다. 그리고, 상기 기입마스터 지연신호(PWRD)는 기입주기모드(WM)에 따라 서로 다른 형태로 발생되며, 상기 프리차지신호 발생회로(150)의 제어신호로써 제공된다. 상기 기입허용버퍼(130)는 계속되는 도 5를 참조하여 구체적으로 기술된다.
상기 프리차지신호 발생회로(150)는 상기 기준클럭신호(PCLKB)와 기입마스터 지연신호(PWRD)를 입력하여, 프리차지신호(IOPRG)를 발생한다. 상기 프리차지신호(IOPRG)는 프리차지 구간동안 활성하여, 도 1의 입출력 라인(IO,IOB)을 소정 레벨로 프리차지시키고, 기입이나 독출이 이루어지는 액티브 구간동안에는 비활성하여 입출력 라인(IO,IOB)에 데이터가 실리도록 하는 신호이다. 그리고, 상기 프리차지신호(IOPRG)는 도 1의 프리차지 회로(90)와 상기 CSLDIS 발생회로(150)의 입력신호로써 제공된다. 상기 프리차지신호 발생회로(150)는 계속되는 도 6을 참조하여 구체적으로 기술된다.
상기 칼럼선택라인 디스에이블신호 발생회로(160)는 상기 프리차지신호(IOPRG)와 칼럼선택 제어신호(PC)를 입력하여, 칼럼선택라인 디스에이블신호(CSLDIS)를 발생한다. 상기 칼럼선택라인 디스에이블신호(CSLDIS)는 상기 칼럼선택신호(CSLi)를 비활성하는 신호로서, 도 1의 칼럼선택라인 버퍼(50)의 입력신호로써 제공된다. 상기 칼럼선택라인 디스에이블신호 발생회로(160)는 계속되는 도 7을 참조하여 구체적으로 기술된다.
도 3은 상기 도 2에 도시된 클럭 버퍼(110)의 일 예를 보여주는 회로도이다. 도 3을 참조하면, 상기 클럭 버퍼(110)는 반전지연부(112), 논리부(116), 및 반전부(117)를 구비한다.
상기 반전지연부(112)는 상기 시스템 클럭신호(CLK)를 입력하고 반전지연 출력하는 복수개의 인버터들(113,114,115)로 구현된다.
상기 논리부(116)는 상기 반전지연부(112)의 출력신호와 상기 시스템 클럭신호(CLK)를 입력하는 2-입력 낸드(NAND) 게이트로 구현되고, 상기 반전부(117)는 하나의 인버터로 구현된다. 여기서, 상기 논리부(116)의 출력은 기준클럭신호(PCLKB)로서 제공되고, 상기 반전부(117)의 출력은 기준클럭신호(PCLK)로서 제공된다.
도 4는 상기 도 2에 도시된 칼럼어드레스 스트로브 버퍼(120)를 구체적으로 보여주는 회로도이다. 도 4에 도시된 바와 같이, 상기 칼럼어드레스 스트로브 버퍼(120)는 반전부(122), 제1 전송부(123) 및 제2 전송부(126)를 구비한다.
상기 반전부(122)는 입력되는 칼럼 어드레스 스트로우브신호(CASB)를 반전출력한다.
상기 제1 및 제2 전송부(123,126)는 입력되는 신호를 기준클럭신호(PCLK)의 후단 및 선단(lagging edge and leading edge)에 응답하여 전송하며, 각각은 하나의 전송 게이트(transmission gate, 124,127)와 하나의 인버터 래치(125,128)로 구현될 수 있다.
예컨대, 기준클럭신호(PCLK)가 '로우' 레벨로 천이되면, 상기 제1 전송부(123)의 전송 게이트(124)가 턴-온되고, 반전부(122)를 통해 입력되는 칼럼어드레스 스트로브신호(CASB)는 기준클럭신호(PCLK) 한 주기동안 상기 인버터 래치(125)에 래치된다. 그리고, 기준클럭신호(PCLK)가 '하이' 레벨로 천이되면 제2 전송부(126)의 전송 게이트(127)가 턴-온되고 상기 제1 전송부(123)에 래치된 칼럼 어드레스 스트로브 신호(CASB)는 기준클럭신호 한 주기동안 상기 인버터 래치(128)에 래치된다. 그리고, 상기 제2 전송부(126)의 출력신호는 칼럼선택 제어신호(PC)로써 제공된다.
따라서, 상기 칼럼어드레스 스트로브 버퍼(120)는 기준클럭신호(PCLK)의 후단에 응답하여 상기 칼럼 어드레스 스트로브신호(CASB)를 반전입력하고, 이를 1/2 클럭 주기동안 반전래치한 후, 상기 기준클럭신호(PCLK)의 선단에 응답하여 다시 반전 출력한다.
도 5는 상기 도 2에 도시된 기입허용버퍼(130)를 구체적으로 보여주는 회로도이다. 도 5에 도시된 바와 같이, 상기 기입허용버퍼(130)는 제1 반전부(131), 제1 내지 제3 전송부(132,135,138) 및 제2 반전부(141)를 구비한다.
상기 제1 반전부(131)는 상기 기입허용신호(WEB)를 반전출력한다.
상기 제1 전송부(132)는 상기 제1 반전부(131)로부터 출력되는 신호를 상기 기준클럭신호(PCLK)의 후단에 응답하여 입력하고, 기준클럭신호(PCLK)의 한 주기동안 반전래치시킨다.
상기 제2 전송부(135)는 상기 제1 전송부(132)의 출력신호를 상기 기준클럭신호(PCLK)의 선단에 응답하여 입력하고, 이를 기준클럭신호 한 주기동안 반전래치시킨다. 상기 제1 및 제2 전송부(132,135) 각각은 하나의 전송 게이트(133,136)와 하나의 인버터 래치(134,137)로 구현될 수 있다. 그리고, 상기 제2 전송부(135)의 출력신호는 도시된 바와 같이, 기입 마스터 신호(PWR)로서 제공된다.
상기 제3 전송부(138)는 상기 제2 전송부(135)의 출력신호 즉, 기입 마스터 신호(PWR)를 상기 기준클럭신호(PCLK)의 후단에 응답하여 입력하고, 상기 기입주기모드(WM)가 논리 '하이' 일 때 상기 기입 마스터 신호(PWR)를 반전래치시킨다. 반대로, 상기 기입주기모드(WM)의 논리 레벨이 '로우'이면, 상기 제3 전송부(138)는 상기 기입 마스터 신호(PWR)와는 무관하게 항상 '하이' 레벨의 신호를 출력한다.
그리고, 상기 제2 반전부(141)는 상기 제3 전송부(138)의 출력신호를 반전시켜 기입마스터 지연신호(PWRD)로서 출력한다.
따라서, 상기 기입주기모드(WM)가 논리 '로우'인 경우에는 항상 '로우' 레벨인 기입마스터 지연신호(PWRD)가 발생되고, 논리 '하이'인 경우에는 상기 기입 마스터신호(PWR)가 1/2 주기 지연된 형태의 기입 마스터 지연신호(PWRD)가 발생된다.
도 6은 상기 도 2에 도시된 프리차지신호 발생회로(150)를 구체적으로 보여주는 회로도이다. 도 6에 도시된 바와 같이, 상기 프리차지신호 발생회로(150)는 논리부(152) 및 지연부(154)로 구현될 수 있다.
상기 논리부(152)는 상기 기준클럭신호(PCLKB)와 기입마스터 지연신호(PWRD)를 입력하는 2-입력 노아 게이트(NOR GATE)로 구현될 수 있으며, 상기 지연부(154)는 복수개의 인버터들(156,158)로 구현될 수 있다.
따라서, 상기 프리차지신호 발생회로(150)는 상기 기준클럭신호(PCLKB)를 반전 출력하되, 기입마스터 지연신호(PWRD)가 '하이' 레벨로 활성한 상태에서는 '로우' 레벨로 비활성하는 프리차지신호(IOPRG)를 발생한다.
도 7은 상기 도 2에 도시된 칼럼선택라인 디스에이블신호 발생회로(160)를 구체적으로 보여주는 회로도이다. 도 7에 도시된 바와 같이, 상기 칼럼선택라인 디스에이블신호 발생회로(160)는 반전부(161), 논리부(162) 및 지연부(164)로 구현될 수 있다.
상기 반전부(161)는 상기 칼럼어드레스 스트로브 버퍼(120)의 출력신호인 칼럼선택 제어신호(PC)를 반전출력한다.
상기 논리부(162)는 상기 반전부(161) 출력신호와 프리차지신호(IOPRG)를 입력하는 2-입력 노아 게이트로 구현될 수 있으며, 상기 지연부(164)는 복수개의 인버터들(165,166)로 구현될 수 있다.
따라서, 상기 칼??선택라인 디스에이블신호 발생회로(160)는 상기 프리차지신호(IOPRG)를 반전 출력하되, 상기 칼럼선택 제어신호(PC)가 '로우' 레벨로 비활성한 상태에서는 '로우' 레벨로 비활성하는 칼럼선택라인 디스에이블신호(CSLDIS)를 발생한다.
도 8은 도 1의 칼럼선택라인 버퍼(42)를 구체적으로 보여주는 회로도이다.
도 8을 참조하면, 상기 칼럼선택라인 버퍼(42)는 칼럼 디코더(30)에 의해 디코딩된 어드레스(DAi)와 상기 칼럼선택라인 디스에이블신호(CSLDIS)를 입력하여, 칼럼선택라인을 활성하는 칼럼선택신호(CSLi)를 발생한다.
상기 칼럼선택라인 버퍼(42)는, 풀-업부(52), 풀-다운부(56) 및 래치부(58)를 구비한다.
상기 풀-업부(52)는 디코딩된 어드레스(DAi)가 '로우' 레벨로 비활성하고 상기 칼럼선택라인 디스에이블신호(CSLDIS)가 '로우' 레벨로 활성함에 응답하여, '하이' 레벨의 신호를 출력한다. 상기 풀-업부(52)는 바람직하기로는, 그 소오스(또는 드레인)이 전원전압(Vcc)과 연결되고 상기 디코딩된 어드레스(DAi)에 의해 게이팅되는 풀-업 트랜지스터(53)와, 상기 풀-업 트랜지스터(53)와는 직렬로 연결되고 상기 칼럼선택라인 디스에이블신호(CSLDIS)에 의해 게이팅되는 스위칭 트랜지스터(54)를 구비한다. 바람직하기로는, 상기 풀-업 트랜지스터(53)와 스위칭 트랜지스터는 PMOS 트랜지스터로 구현된다.
상기 풀-다운부(56)는 상기 디코딩된 어드레스(DAi)가 '하이' 레벨로 활성함에 응답하여 '로우' 레벨의 신호를 출력한다. 상기 풀-다운부(56)는 그 소오스(또는 드레인)이 접지전압(Vss)과 연결되고 상기 디코딩된 어드레스(DAi)에 의해 게이팅되는 풀-다운 트랜지스터를 구비한다. 바람직하기로는, 상기 풀-다운 트랜지스터(56)는 NMOS 트랜지스터로 구현된다.
그리고, 상기 래치부(58)는 상기 풀-업부 및 풀-다운부(52,56)의 출력을 반전래치한다. 바람직하기로는, 상기 래치부(58)는 인버터 래치로 구현된다.
도 9 및 도 10은 도 1에 도시된 본 발명의 메모리 장치를 구동하는 주요 신호들의 타이밍도로서, 연속하여 네 번의 기입동작이 이루어지는 경우가 예로써 기술된다. 그리고, 기입주기모드(WM)가 한 비트의 모드 레지스터로 구현되는 경우를 가정한다. 이때, 기입주기모드 '0'을, 시스템이 저속으로 동작하여 데이터 기입에 소요되는 기준클럭신호 주기의 수가 1인 경우로(도 9의 타이밍 참조) 가정하고, 기입주기모드 '1'을 시스템이 고속으로 동작하여 데이터 기입에 소요되는 기준클럭신호 주기의 수가 2인 경우로 가정한다(도 10의 타이밍 참조).
도 2 내지 도 8의 회로도와 도 9의 타이밍도를 참조하여, 기입주기모드가 "0"일 때 도 1에 도시된 메모리 장치의 기입 동작을 기술하면 다음과 같다. 먼저, 기입 명령어 처리에 소요되는 상기 기준클럭신호(PCLK) 주기의 개수를 기입주기모드로서, 다른 동작 모드들과 함께 메모리 장치의 모드 레지스터 세트(90) 내에 프로그래밍한다.
시스템 클럭신호(CLK)에 동기되어 칼럼 어드레스 스트로브신호(CASB)와 기입허용신호(WEB)가 '로우' 레벨로 활성하면, 이에 응답하여 각종 제어신호들(PC,PWR,PWRD,IOPRG,CSLDIS)이 상기 제어신호 발생회로(100)를 통해 발생된다. 그리고, 상기 기입허용신호(WEB)의 활성에 응답하여, 데이터 입력버퍼(70)로는 기입 데이터(DIN)가 입력된다.
상기 제어신호 발생회로(100)를 통해 발생하는 제어신호들을 구체적으로 살펴보면 다음과 같다.
먼저, 상기 시스템 클럭신호(CLK)에 응답하여 일정 주기를 가지는 기준클럭신호(PCLK,PCLKB)가 발생된다(도 3의 클럭 버퍼(110) 참조).
그리고, 상기 칼럼 어드레스 스트로브신호(CASB)가 '로우' 레벨로 활성한 후 발생하는 첫 번째 기준클럭신호(PCLK)의 선단에 응답하여, '하이' 레벨로 활성하는 칼럼선택 제어신호(PC)가 발생한다(도 4의 CASB 버퍼(120) 참조). 상기 칼럼선택 제어신호(PC)는 칼럼선택이 이루어지는 동안 '하이' 레벨 상태를 그래도 유지한다.
마찬가지로, 상기 기입허용신호(WEB)가 '로우' 레벨로 활성한 후 발생하는 첫 번째 기준클럭신호(PCLK)의 선단에 응답하여, '하이' 레벨로 활성하는 기입 마스터 신호(PWR)가 발생한다(도 5의 기입허용버퍼(130) 참조). 상기 기입 마스터 신호(PWR)는, 상기 칼럼선택 제어신호(PC)와 마찬가지로, 기입 동작이 이루어지는 동안 '하이' 레벨 상태를 그대로 유지한다.
한편, '로우' 레벨의 기입주기모드(WM)가 상기 기입허용버퍼(130)의 낸드 게이트로 입력되므로, 상기 기입 마스터 신호(PWR)와는 무관하게 항상 '로우' 레벨로 유지되는 기입마스터 지연신호(PWRD)가 발생된다.
상기 기입마스터 지연신호(PWRD)와 기준클럭신호(PCLK)에 응답하여, 기입명령이 발생되는 기준클럭신호(PCLK) 매 주기마다 일정시간동안 '하이' 레벨로 활성하는 프리차지 신호(IOPRG)가 발생한다.
그리고, 상기 프리차지신호(IOPRG)와 칼럼선택 제어신호(PC)에 응답하여, 상기 프리차지신호(IOPRG)와는 위상이 반대이고 일정시간 지연된 칼럼선택라인 디스에이블 신호(CSLDIS)가 발생된다. 상기 칼럼선택라인 디스에이블신호(CSLDIS)는 상기 기준클럭신호(PCLK) 매 주기마다 '로우' 레벨로 활성한다.
상기 제어신호 발생회로(100)를 통해 발생되는 제어신호들(CSLDIS,PWR, IOPRG)은 칼럼선택라인 버퍼(50), 기입 드라이버(75), 및 프리차지회로(80)로 제공되고, 이들의 동작을 제어한다.
예를 들면, 상기 프리차지 신호(IOPRG)는 상기 프리차지 회로(80)를 구동하여 상기 입출력 라인(IO,IOB)을 1/2Vcc 레벨로 프리차지한다. 이때, 도 9의 타이밍도에 도시된 바와 같이, 상기 프리차지 신호(IOPRG)는 상기 기준클럭신호(PCLK)의 매 주기마다 '하이' 레벨로 활성하므로, 상기 입출력 라인(IO,IOB)은 기준클럭신호(PCLK)의 매 주기마다 프리차지된다.
그리고, 상기 프리차지 신호(IOPRG)가 '로우' 레벨로 비활성하면, 기입 마스터 신호(PWR)는 상기 기입 드라이버(75)를 구동하여, 데이터 입력버퍼(70)를 통해 입력되는 기입 데이터(DIN)를 입출력 라인(IO,IOB)로 전송한다.
한편, 칼럼 디코더(30)를 통해 디코딩된 어드레스(DAi)에 응답하여, 도 8에 도시된 칼럼선택라인 버퍼(50)의 풀-다운부(56)가 인에이블되면, '하이' 레벨로 활성하는 칼럼선택신호(CSLi)가 발생한다. 상기 칼럼선택신호(CSLi)에 의해 칼럼 스위치(60)가 인에이블되어, 해당 비트라인(BL,BLB)이 입출력 라인(IO,IOB)에 연결된다.
그 결과, 입출력 라인(IO,IOB)에 전송된 상기 기입 데이터(DIN)는 상기 센스앰프회로(65)를 통해 해당 비트라인(BL,BLB)에 실린 후 메모리 셀(MC)로 기입된다.
그리고, 상기 디코딩된 어드레스(DAi)가 '로우' 레벨로 비활성하고 상기 칼럼선택라인 디스에이블신호(CSLDIS)가 '로우' 레벨로 활성하면, 상기 칼럼선택신호(CSLi)는 비활성한다. 따라서, 상기 칼럼 스위치(60)가 오프되어 입출력 라인(IO,IOB)과 비트라인(BL,BLB)과의 연결이 끊어짐으로써 한번의 기입 동작이 완료된다. 이때, 도 9의 타이밍도에 도시된 바와 같이, 상기 칼럼선택라인 디스에이블신호(CSLDIS)는 상기 기준클럭신호(PCLK)의 매 주기마다 '로우' 레벨로 활성하므로, 상기 칼럼선택신호(CSLi)는 상기 기준클럭신호(PCLK)의 매 주기마다 비활성한다.
따라서, 본 발명의 메모리 장치에 의하면, 시스템이 저속으로 동작하여 기준클럭신호(PCLK) 한 주기 내에 한번의 기입이 가능한 경우에는 상기 기입주기모드(WM) 설정에 의해 기준클럭신호(PCLK)의 매 주기마다 프리차지신호(IOPRG)와 칼럼선택라인 디스에이블신호(CSLDIS)가 활성한다. 따라서, 기준클럭신호(PCLK)의 매 주기마다 기입 동작이 이루어진다.
계속해서, 도 2 내지 도 8의 회로도와 도 10의 타이밍도를 참조하여, 기입주기모드가 "1"일 때 도 1에 도시된 메모리 장치의 기입 동작을 기술하면 다음과 같다.
칼럼 어드레스 스트로브신호(CASB)와 기입허용신호(WEB)는 시스템 클럭신호(CLK)의 두 주기마다 한번씩 활성한다. 그리고, 기입 데이터(DIN) 역시, 상기 시스템 클럭신호(CLK) 두 주기마다 한번씩 상기 데이터 입력버퍼(70)로 입력된다.
상기 시스템 클럭신호(CLK)에 응답하여 일정 펄스 폭을 가지는 기준클럭신호(PCLK,PCLKB)가 발생한다. 그리고, 상기 칼럼 어드레스 스트로브신호(CASB) 활성 후 발생하는 첫 번째 기준클럭신호(PCLK)의 선단에 응답하여 '하이' 레벨로 활성하고, 이후 발생하는 기준클럭신호(PCLK)의 선단에 응답하여 토글(toggle)되는 칼럼선택 제어신호(PC)가 발생된다. 마찬가지로, 상기 기입허용신호(WEB) 활성 후 발생하는 첫 번째 기준클럭신호(PCLK)의 선단에 응답하여 '하이' 레벨로 활성하고, 이후 발생하는 기준클럭신호(PCLK)의 선단에 응답하여 토글(toggle)되는 기입 마스터 신호(PWR)가 발생된다. 기입주기모드(WM)가 '하이' 레벨로 입력되므로, 도 5에 도시된 기입허용버퍼(130)를 통해, 상기 기입 마스터 신호(PWR)가 1/2 클럭 지연된 기입 마스터 지연신호(PWRD)가 발생된다.
상기 기입 마스터 지연신호(PWRD)와 기준클럭신호(PCLK)에 응답하여, 일정시간동안 '하이' 레벨로 활성하는 프리차지신호(IOPRG)가 발생된다. 이때, 상기 프리차지신호(IOPRG)는 '하이' 레벨의 기입 마스터 지연신호(PWRD)에 의해 '로우' 레벨로 비활성한다. 즉, 도 10에 도시된 바와 같이, 기입허용신호(WEB)의 활성 후 두 번째 기준클럭신호(PCLK)에 응답하여 발생하는 프리차지신호(IOPRG)는 상기 기입 마스터 지연신호(PWRD)에 의해 '로우' 레벨로 디스에이블된다. 따라서, 프리차지신호(IOPRG)는 기준클럭신호(PCLK)의 두 주기에 한번 활성한다. 따라서, 상기 입출력 라인(IO,IOB)은 두 싸이클 마다 1/2Vcc 레벨로 프리차지된다.
그리고, 상기 프리차지신호(IOPRG)와 칼럼선택 제어신호(PC)에 응답하여, 상기 프리차지신호(IOPRG)와는 위상이 반대이고 일정시간 지연된 칼럼선택라인 디스에이블 신호(CSLDIS)가 발생된다. 상기 프리차지신호(IOPRG)와 마찬가지로, 상기 칼럼선택라인 디스에이블신호(CSLDIS)는 상기 기준클럭신호(PCLK)의 두 주기에 한번씩 '로우' 레벨로 활성한다. 따라서, 상기 칼럼선택신호(CSLi)는 도 10에 도시된 바와 같이, 상기 기준클럭신호(PCLK) 두 주기에 한번씩 비활성한다.
즉, 칼럼 디코더(30)를 통해 디코딩된 어드레스(DAi)에 응답하여 칼럼선택신호(CSLi)가 활성하고, 상기 칼럼선택라인 디스에이블신호(CSLDIS)에 응답하여 상기 칼럼선택신호(CSLi)는 기준클럭신호(PCLK)의 두 주기마다 비활성한다. 따라서, 기준클럭신호(PCLK)에 두 주기마다 기입 동작이 이루어진다.
이와 같이, 시스템이 고속으로 동작하여 기준클럭신호(PCLK) 두 주기에 한번의 기입이 가능한 경우에는 상기 기입주기모드(WM) 설정에 의해 기준클럭신호(PCLK)의 두 주기마다 프리차지신호(IOPRG)와 칼럼선택라인 디스에이블신호(CSLDIS)가 활성한다. 따라서, 기준클럭신호(PCLK)의 두 주기마다 기입 동작이 이루어진다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 상기 실시예에서는 각종 제어신호들을 발생하는 특정 회로들이 예로써 기술되었으나, 상기 제어신호 발생회로는 도 9 및 도 10에 도시된 것과 동일 또는 유사한 타이밍을 가지는 신호들을 발생할 수 있는 다른 회로로 구현될 수도 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 메모리 장치 및 데이터 기입 방법에 의하면, 시스템 클럭 주파수에 대한 정보가 기입주기모드로써 모드 레지스터에 프로그램된다. 그리고, 사용자에 의해 기입주기모드가 선택되고, 시스템 클럭 주파수에 적합하도록 메모리 장치의 기입 동작이 제어된다. 따라서, 데이터 기입 횟수가, 프로그래밍된 상기 기입주기모드에 따라 가변될 수 있으므로, 시스템이 고속화되어 시스템 클럭의 주기가 짧아지더라도, 메모리 장치는 정상적으로 기입 동작을 수행할 수 있다. 그 결과, 시스템의 최대 동작속도가 메모리 장치의 기입 시간에 의하여 제한되지 않는다.

Claims (17)

  1. 기준클럭신호에 동기되어 기입을 수행하는 동기식 메모리 장치에 있어서,
    행과 열로 배열된 복수개의 메모리 셀을 구비하는 메모리 셀 어레이;
    상기 메모리 셀로 기입되는 데이터를 전송하는 입출력 라인을 소정의 전압 레벨로 프리차지하는 프리차지회로;
    칼럼선택신호의 활성에 응답하여, 상기 입출력 라인의 데이터를 선택되는 메모리 셀로 기입하는 칼럼선택회로; 및
    기입주기모드를 설정하는 모드 레지스터 세트를 구비하며,
    상기 칼럼선택신호의 활성주기는 상기 모드 레지스터 세트에 설정된 기입주기모드에 의하여 결정되는 것을 특징으로 하는 동기식 메모리 장치.
  2. 제1항에 있어서, 상기 기입주기모드는, 사용자에 의하여 결정되는 것을 특징으로 하는 동기식 메모리 장치.
  3. 제1항에 있어서, 상기 기입주기모드는,
    기입 명령어 입력으로부터 상기 메모리 셀로 데이터가 기입되기까지 소요되는 기준클럭신호의 주기의 수를 나타내는 복수개의 기입주기모드들 중 어느 하나인 것을 특징으로 하는 동기식 메모리 장치.
  4. 제3항에 있어서, 상기 기입주기모드는,
    상기 칼럼선택신호가 상기 기준클럭신호의 매 주기마다 활성하는 제1 기입주기모드와, 상기 기준클럭신호의 매 2 주기마다 활성하는 제2 기입주기모드를 구비하는 것을 특징으로 하는 것을 특징으로 하는 동기식 메모리 장치.
  5. 제1항에 있어서, 상기 기입주기모드는
    복수개의 비트로 구성되는 모드 레지스터(register)의 적어도 한 비트를 이용하여 프로그램되는 것을 특징으로 하는 동기식 메모리 장치.
  6. 기입 명령어 입력 후 칼럼선택신호의 활성에 응답하여 메모리 셀로 데이터를 기입하는 데이터 기입 동작이 수행되고, 상기 칼럼선택신호의 비활성에 응답하여 상기 기입 동작이 완료되는 메모리 장치에 있어서,
    시스템 클럭신호, 칼럼어드레스 스트로브신호, 기입허용신호를 입력하여 상기 칼럼선택신호를 비활성하는 칼럼선택라인 디스에이블신호를 발생하는 제어신호 발생회로;
    사용자가 지정하는 어드레스에 응답하여 특정 기입주기모드를 선택하도록, 상기 기입주기모드가 프로그램되는 모드 레지스터를 구비하고,
    상기 칼럼선택신호의 활성주기는 상기 기준클럭신호의 주기와의 관계를 나타내는 기입주기모드에 의하여 결정되는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서, 상기 기입주기모드는, 사용자에 의하여 결정되는 것을 특징으로 하는 동기식 메모리 장치.
  8. 제6항에 있어서, 상기 기입주기모드는,
    기입 명령어 입력으로부터 상기 메모리 셀로 데이터가 기입되기까지 소요되는 기준클럭신호 주기의 수를 나타내는 복수개의 기입주기모드들 중 어느 하나인 것을 특징으로 하는 동기식 메모리 장치.
  9. 제8항에 있어서, 상기 기입주기모드는,
    상기 칼럼선택신호가 상기 기준클럭신호의 매 주기마다 활성하는 제1 기입주기모드와, 상기 기준클럭신호의 매 2 주기마다 활성하는 제2 기입주기모드를 구비하는 것을 특징으로 하는 것을 특징으로 하는 동기식 메모리 장치.
  10. 제9항에 있어서, 상기 제어신호 발생회로는,
    상기 시스템 클럭신호에 응답하여 데이터 입출력시 기준이 되는 기준클럭신호를 발생하는 클럭버퍼;
    상기 칼럼어드레스 스트로브신호의 활성에 응답하여 일정시간 활성하는 칼럼선택 제어신호를 발생하는 칼럼어드레스 스트로브 버퍼;
    상기 기입허용신호의 활성에 응답하여 일정시간 동안 활성하는 기입 마스터 신호를 발생하되, 상기 기입주기모드가 제2 기입주기모드인 경우 상기 기입 마스터 신호가 일정시간 지연된 기입 마스터 지연신호를 발생하는 기입허용버퍼;
    상기 기준클럭신호에 응답하여 입출력 라인을 일정 레벨로 프리차지하되, 상기 기입 마스터 지연신호가 활성하는 구간동안에는 비활성하는 프리차지신호를 발생하는 프리차지신호 발생회로; 및
    상기 프리차지신호 및 칼럼선택 제어신호에 응답하여, 칼럼선택라인을 디스에이블시키는 칼럼선택라인 디스에이블 신호를 발생하는 칼럼선택라인 디스에이블신호 발생회로를 구비하는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서, 상기 칼럼어드레스 스트로브 버퍼는,
    상기 칼럼어드레스 스트로우브신호를 반전출력하는 반전부;
    상기 반전부 출력신호를 상기 기준클럭신호의 후단(lagging edge)에 응답하여 반전출력하는 제1 전송부; 및
    상기 제1 전송부 출력신호를 상기 기준클럭신호의 선단(leading edge)에 응답하여 반전출력하는 제2 전송부를 구비하는 것을 특징으로 하는 메모리 장치.
  12. 제10항에 있어서, 상기 기입허용버퍼는,
    상기 기입허용신호를 반전출력하는 제1 반전부;
    상기 제1 반전부의 출력신호를 상기 기준클럭신호의 하강에지에 응답하여 입력하고 한 주기 동안 반전래치시키는 제1 전송부;
    상기 제1 전송부의 출력신호를 상기 내부클럭신호의 선단에 응답하여 입력하고 한 주기 동안 반전래치시켜 상기 기입 마스터 신호로써 출력하는 제2 전송부;
    상기 기준클럭신호의 후단에 응답하여 상기 기입 마스터 신호를 입력하고, 해당 기입주기모드에서 한 주기 동안 반전래치시키는 제3 전송부; 및
    상기 제3 전송부의 출력신호를 반전시켜 기입 마스터 지연신호로서 출력하는 제2 반전부를 구비하는 것을 특징으로 하는 메모리 장치.
  13. 제10항에 있어서, 상기 프리차지신호 발생회로는,
    상기 기준클럭신호와 상기 기입 마스터 지연신호를 입력하는 2-입력 노아 게이트(NOR GATE); 및
    상기 노아 게이트의 출력신호를 일정시간 지연출력하는 지연부를 구비하는 것을 특징으로 하는 메모리 장치.
  14. 제10항에 있어서, 상기 칼럼선택라인 디스에이블신호 발생회로는,
    상기 칼럼선택 제어신호를 반전출력하는 반전부;
    상기 반전부 출력신호와 상기 프리차지신호를 입력하는 노아 게이트; 및
    상기 노아 게이트의 출력신호를 일정시간 지연출력하는 지연부를 구비하는 것을 특징으로 하는 메모리 장치.
  15. 제6항에 있어서, 상기 메모리 장치는,
    상기 칼럼선택신호의 활성에 응답하여, 입출력 라인의 데이터를 선택되는 메모리 셀로 기입하는 칼럼선택라인 버퍼를 더 구비하고,
    상기 칼럼선택라인 버퍼는,
    그 소오스(또는 드레인)가 전원전압에 연결되고, 디코딩된 상기 칼럼 어드레스에 응답하여 디스에이블되는 풀-업 트랜지스터와, 상기 풀-업 트랜지스터와는 직렬로 연결되고 상기 칼럼선택라인 디스에이블신호의 활성에 응답하여 게이팅되는 스위칭 트랜지스터를 구비하는 풀-업부;
    그 소오스(또는 드레인)가 접지전압에 연결되고 상기 디코딩된 칼럼 어드레스의 활성에 응답하여 인에이블되는 풀-다운 트랜지스터를 구비하는 풀-다운부; 및
    상기 풀-업부 및 풀-다운부의 출력을 반전래치하는 래치부를 구비하는 것을 특징으로 하는 메모리 장치.
  16. 칼럼선택신호의 활성에 응답하여, 특정 메모리 셀로 데이터를 기입하는 동기식 메모리 장치의 데이터 기입 방법에 있어서,
    (a) 기입 명령어 처리에 소요되는 기준클럭신호 주기의 개수를 프로그래밍하여 메모리 장치의 모드 레지스터 세트 내의 적어도 하나의 비트에 저장하는 단계;
    (b) 상기 메모리 장치를 독출모드에서 기입모드로 전환하는 기입허용신호를 수신하여 기입 마스터신호와 기입 마스터 지연신호를 발생하는 단계;
    (c) 상기 기준신호와 기입 마스터 지연신호에 응답하여 입출력라인 프리차지신호를 발생하되, 프로그래밍된 상기 기준클럭신호 주기의 개수가 1보다 큰 경우 상기 기입 명령어 처리시간까지 비활성하는 단계;
    (d) 상기 프리차지신호의 활성에 응답하여 비활성하는 칼럼선택라인 디스에이블신호를 발생하는 단계; 및
    (e) 디코딩된 어드레스에 해당되는 칼럼선택라인의 활성에 응답하여 활성하고, 상기 칼럼선택라인 디스에이블신호에 응답하여 비활성하는 칼럼선택신호를 발생하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 데이터 기입 방법.
  17. 제16항에 있어서, 상기 데이터 기입 횟수는 프로그래밍된 상기 기준클럭신호의 수에 따라 가변적인 것을 특징으로 하는 메모리 장치의 데이터 기입 방법.
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