KR100762906B1 - 입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치 - Google Patents

입출력 라인 프리차지 회로 및 그를 포함하는 반도체메모리 장치 Download PDF

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Abstract

본 발명은 입출력 라인 프리차지시 코어 전압을 제어하는 입출력 라인 프라차지 회로를 개시한다. 이 회로는, 라이트 동작 중 입출력 라인을 프리차지할 경우, 데이터 입출력 모드와 전원 전압 VDD 레벨에 따라 전류량이 조절된 전원 전압 VDD을 코어 전압 VCORE의 전원으로 공급해줌으로써, 프리차지에 사용되는 코어 전압 VCORE의 레벨을 제어할 수 있다.

Description

입출력 라인 프리차지 회로 및 그를 포함하는 반도체 메모리 장치{INPUT/OUPUT LINE PRECHARGE CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING INPUT/OUPUT LINE PRECHARGE CIRCUIT}
도 1은 종래 기술에 따른 반도체 메모리 장치에서 라이트 경로(write path) 중 일부를 나타내는 회로도.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치에서 라이트 경로 중 일부를 나타내는 블럭도.
도 3은 도 2의 라이트 드라이버(100)의 일 예를 나타내는 회로도.
도 4는 도 2의 프리차지부(200)의 일 예를 나타내는 회로도.
도 5는 도 2의 프리차지 제어부(300)의 일 예를 나타내는 회로도.
도 6은 도 2의 동작을 설명하기 위한 파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 입출력 라인 프리차지시 코어 전압을 제어하는 입출력 라인 프라차지 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치는 도 1에 도시된 바와 같이, 라이트 동작시 데이터 입출력 패드(DQ PAD)에서 글로벌 입출력 라인 쌍(GIOT/GIOB)을 거친 라이트 데이터 DIN를 메인 입출력 라인 쌍(MIOT/MIOB)으로 전달하는 라이트 드라이버(10)와, 라이트 또는 리드 동작 이후 메인 입출력 라인 쌍(MIOT/MIOB)을 코어 전압 VCORE으로 프리차지하는 프리차지부(20)를 포함한다.
라이트 드라이버(10)는 라이트 데이터를 래치하기 위한 래치 신호 YIOW와 데이터 입출력 모드를 선택하는 신호 AYIOS를 이용하여 라이트 제어 신호 WE 및 WEB를 출력하는 제어부(11), 라이트 제어 신호 WE 및 WEB에 의해 입력된 라이트 데이터 DIN를 래치하는 래치부(12), 래치된 데이터를 전달하는 전달부(13), 및 전달된 데이터에 따라 메인 입출력 라인 쌍(MIOT/MIOB)을 구동하는 구동부(14)를 포함한다.
제어부(11)는 래치 신호 YIOW와 데이터 입출력 모드 선택 신호 AYIOS를 부정 논리 곱하는 낸드 게이트(ND1)와, 낸드 게이트(ND1)로부터 출력된 신호를 반전하는 인버터(INV1)로 구성된다.
래치부(12)는 라이트 제어 신호 WE 및 WEB에 의해 라이트 데이터 DIN를 반전하는 인버터(INV2), 인버터(INV2)로부터 출력된 데이터를 반전하는 인버터(INV3), 및 라이트 제어 신호 WE 및 WEB에 의해 인버터(INV3)로부터 출력된 데이터를 반전하여 인버터(INV3)의 입력 단자로 제공하는 인버터(INV4)로 구성된다.
전달부(13)는 라이트 제어 신호 WE에 따라 인버터(INV3)로부터 출력된 데이터를 선택적으로 전송하는 낸드 게이트(ND2), 낸드 게이트(ND2)로부터 전송된 데이터를 이용하여 제 2 풀 다운 신호 MIDB와 제 1 풀 업 신호 MIUT를 각각 출력하는 인버터들(INV5,INV6), 라이트 제어 신호 WE에 따라 인버터(INV2)로부터 출력된 데이터를 선택적으로 전송하는 낸드 게이트(ND3), 및 낸드 게이트(ND3)로부터 전송된 데이터를 이용하여 제 1 풀 다운 신호 MIDT와 제 2 풀 업 신호 MIUB를 각각 출력하는 인버터들(INV7,INV8)로 구성된다.
구동부(14)는 제 1 풀 업 신호 MIUT에 의해 메인 입출력 라인(MIOT)을 코어 전압 VCORE으로 풀 업시키는 PMOS 트랜지스터(PM1), 제 1 풀 다운 신호 MIDT에 의해 메인 입출력 라인(MIOT)을 접지 전압 VSS으로 풀 다운시키는 NMOS 트랜지스터(NM1), 제 2 풀 업 신호 MIUB에 의해 메인 입출력 라인(MIOB)을 코어 전압 VCORE으로 풀 업시키는 PMOS 트랜지스터(PM2), 및 제 2 풀 다운 신호 MIDB에 의해 메인 입출력 라인(MIOB)을 접지 전압 VSS으로 풀 다운시키는 NMOS 트랜지스터(NM2)로 구성된다.
한편, 프리차지부(20)는 프리차지 신호 MIPC를 지연 반전하여 프리차지 제어 신호 MIPCB로 출력하는 인버터들(INV9~INV11), 프리차지 제어 신호 MIPCB에 의해 메인 입출력 라인 쌍(MIOT,MIOB)을 연결하는 PMOS 트랜지스터(PM3), 프리차지 제어 신호 MIPCB에 의해 메인 입출력 라인 쌍(MIOT,MIOB)을 코어 전압 VCORE으로 프리차지시키는 PMOS 트랜지스터들(PM4,PM5)로 구성된다.
이와 같이 구성된 종래의 라이트 드라이버(10)와 프리차지부(20)의 동작을 살펴보면, 우선, 프리차지 동작시 프리차지 신호 MIPC에 의해 메인 입출력 라인 쌍(MIOT,MIOB)이 코어 전압 VCORE으로 프리차지하고, 라이트 동작이 시작되면, 프리차지 신호 MIPC가 디스에이블됨에 따라 프리차지 동작이 해제되고 라이트 데이터 DIN가 메인 입출력 라인 쌍(MIOT,MIOB)으로 전달된다. 이때, 라이트 동작시 메인 입출력 라인 쌍(MIOT,MIOB) 중 어느 하나만 접지 전압 VSS으로 풀 다운시키므로, 코어 전압 VCORE 레벨의 저하는 발생하지 않는다.
그리고, 라이트 데이터 DIN가 메인 입출력 라인 쌍(MIOT,MIOB)을 거쳐 비트 라인 쌍으로 전달된 후, 컬럼 선택 신호에 의해 비트 라인 쌍과 입출력 라인 쌍이 분리되면, 다시 프리차지 동작이 시작된다. 이때, 메인 입출력 라인 쌍(MIOT,MIOB)이 다시 코어 전압 VCORE으로 프리차지되어야 하므로, 코어 전압 VCORE의 전류 소모가 발생할 수 있는 문제점이 있다.
특히, 16비트 단위로 데이터가 입출력되는 x16 모드인 경우, 뱅크당 64쌍의 메인 입출력 라인 쌍(MIOT,MIOB)이 프리차지되므로, 8비트 단위로 데이터가 입출력되는 x8 또는 4비트 단위로 데이터가 입출력되는 x4보다 2 내지 4배의 코어 전압 VCORE 전류 소모가 발생할 수 있다.
더욱이, 라이트 동작을 연속적으로 수행할 경우, 코어 전압 VCORE 드라이버의 구동 능력이 이를 따라가지 못할 수 있고, 아날로그 VCORE 드라이버 인에이블의 응답 특성 지연으로 인하여 초기 라이트 동작시 코어 전압 VCORE 레벨의 심한 저하가 발생할 수 있다. 그에 따라, 레벨이 저하된 코어 전압 VCORE이 메모리 셀에 라이트되어 리드 동작시 오류가 발생할 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 프리차지시 일정시간 동안 전원 전압 VDD을 코어 전압 VCORE의 전원에 공급해 줌으로써, 메인 입출력 라인 쌍(MIOT,MIOB)의 프리차 지에 사용되는 코어 전압 VCORE 레벨 저하를 방지하고자 함에 있다.
본 발명의 다른 목적은 프리차지시 데이터 입출력 모드에 따라 코어 전압 VCORE의 전원에 공급되는 전원 전압 VDD의 전류량을 조절하여 코어 전압 VCORE을 제어하고자 함에 있다.
본 발명의 또 다른 목적은 전원 전압 VDD 레벨에 따라 코어 전압 VCORE의 전원에 공급되는 전원 전압 VDD의 전류량을 조절하여 코어 전압 VCORE을 제어하고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 반도체 메모리 장치는, 글로벌 입출력 라인을 경유하여 전달된 데이터를 메인 입출력 라인으로 전달하는 라이트 드라이버; 상기 메인 입출력 라인을 제 1 전압으로 프리차지시키는 프리차지부; 및 프리차지시 데이터 입출력 모드에 따라 상기 제 1 전압의 레벨을 조절하는 프리차지 제어부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 프리차지 제어부는 데이터 입출력 폭이 클 때 일정시간 동안 제 2 전압을 상기 제 1 전압으로 공급함이 바람직하다.
상기 구성에서, 상기 프리차지 제어부는 상기 제 1 전압으로서 코어 전압을 사용하고, 상기 제 2 전압으로서 전원 전압을 사용함이 바람직하다.
상기 구성에서, 상기 프리차지 제어부는, 라이트 인에이블 신호, 프리차지 신호, 및 제 1 데이터 입출력 모드 신호에 응답하여 상기 제 2 전압 공급을 제어하는 펄스를 발생하는 전압 공급 제어부; 및 상기 전압 공급 제어부로부터 출력되는 펄스에 의해 상기 제 2 전압을 상기 제 1 전압으로 공급하는 전압 공급부;를 포함함이 바람직하다.
상기 구성에서, 상기 프리차지 제어부는 상기 제 1 데이터 입출력 모드 신호로서 4비트 단위의 데이터가 입출력될 때 인에이블되는 x4 신호를 사용함이 바람직하다.
상기 구성에서, 상기 전압 공급 제어부는, 상기 라이트 인에이블 신호, 상기 프리차지 신호, 및 상기 제 1 데이터 입출력 모드 신호를 논리 조합하여 제어 신호로 출력하는 조합부; 및 상기 제어 신호와 상기 제어 신호를 일정시간 지연시킨 신호를 조합하여 상기 펄스를 생성하는 펄스 발생부;를 포함함이 바람직하다.
상기 구성에서, 상기 조합부는, 상기 라이트 인에이블 신호와 상기 프리차지 신호를 부정 논리 곱하는 제 1 낸드 게이트; 상기 제 1 낸드 게이트에서 출력된 신호를 반전하는 제 1 인버터; 상기 제 1 데이터 입출력 모드 신호를 반전하는 제 2 인버터; 상기 제 1 인버터에서 출력된 신호와 상기 제 2 인버터에서 출력된 신호를 부정 논리 곱하는 제 2 낸드 게이트; 및 상기 제 2 낸드 게이트에서 출력된 신호를 반전하여 상기 제어 신호로 출력하는 제 3 인버터;를 포함함이 바람직하다.
상기 구성에서, 상기 펄스 발생부는, 상기 제어 신호를 일정시간 지연시키는 지연 수단; 상기 지연 수단에서 출력된 신호를 반전하는 제 4 인버터; 상기 제어 신호와 상기 제 4 인버터에서 출력된 신호를 부정 논리 곱하는 제 3 낸드 게이트; 상기 제 3 낸드 게이트에서 출력된 신호를 반전하는 제 5 인버터; 및 상기 제 5 인버터에서 출력된 신호를 반전하여 상기 펄스로 제공하는 제 6 인버터;를 포함함이 바람직하다.
상기 구성에서, 상기 전압 공급부는, 상기 펄스에 의해 턴 온되어 상기 제 2 전압을 상기 제 1 전압에 공급하는 스위칭 수단을 포함함이 바람직하다.
상기 구성에서, 상기 스위칭 수단은, 상기 펄스에 의해 턴 온되어 상기 제 1 전압을 제 1 노드로 공급하는 제 1 스위칭 수단; 및 상기 펄스에 의해 턴 온되어 상기 제 1 노드의 전압을 상기 제 2 전압으로 공급하는 제 2 스위칭 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 프리차지 제어부는 제 2 데이터 입출력 모드 신호와 상기 제 2 전압 레벨을 검출한 검출 신호를 이용하여 상기 제 2 전압의 공급 전류를 조절하는 전류 제어부를 더 포함함이 바람직하다.
상기 구성에서, 상기 전류 제어부는 상기 제 2 데이터 입출력 모드 신호로서 16비트 단위의 데이터가 입출력될 때 인에이블되는 x16 신호를 사용함이 바람직하다.
상기 구성에서, 상기 전류 제어부는, 상기 제 2 데이터 입출력 모드 신호에 의해 턴 온되어 상기 제 2 전압을 상기 제 1 전압으로 제공하기 위한 제 1 전류 패스를 형성하는 제 3 스위칭 수단; 및 상기 검출 신호에 의해 턴 온되어 상기 제 2 전압을 상기 제 1 전압으로 제공하기 위한 제 2 전류 패스를 형성하는 제 4 스위칭 수단;을 포함함이 바람직하다.
상기 구성에서, 상기 라이트 드라이버는, 상기 라이트 데이터를 래치하기 위한 래치 신호와 상기 데이터 입출력 모드를 선택하는 신호를 이용하여 라이트 제어 신호를 출력하는 제어부; 상기 라이트 제어 신호에 의해 상기 라이트 데이터를 래치하는 래치부; 상기 래치된 데이터와 상기 래치된 데이터의 위상을 반전한 데이터를 전달하는 전달부; 및 상기 전달부에서 전달된 데이터들에 따라 상기 메인 입출력 라인 쌍을 구동하는 구동부;를 포함함이 바람직하다.
상기 구성에서, 상기 프리차지부는, 상기 프리차지 동작시 인에이블되는 프리차지 신호에 의해 상기 메인 입출력 라인 쌍을 서로 연결하는 연결부; 및 상기 프리차지 신호에 의해 상기 제 1 전압을 상기 메인 입출력 라인 쌍으로 공급하는 프리차지 전압 공급부;를 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 입출력 라인 프리차지 회로는, 프리차지 동작시 데이터 입출력 라인을 코어 전압으로 프리차지하는 프리차지부; 및 상기 프리차지 동작시 테스트 모드로 동작하여 데이터 입출력 모드에 따라 일정시간 동안 전원 전압을 코어 전압의 전원으로 공급하고, 상기 전원 전압의 레벨을 검출하여 상기 전원 전압의 공급량을 조절하는 프리차지 제어부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 프리차지 제어부는, 테스트 모드로 진입하여 라이트 동작중 프리차지 동작을 수행하고 입출력되는 데이터의 비트가 작은 데이터 입출력 모드인 경우, 상기 전원 전압 공급을 제어하는 펄스를 발생하는 전압 공급 제어부; 상기 전압 공급 제어부로부터 출력되는 펄스에 의해 상기 전원 전압을 상기 코어 전압의 전원으로 공급하는 전압 공급부; 및 데이터 입출력 모드와 상기 전원 전압의 레벨에 따라 상기 전원 전압의 공급 전류량을 조절하는 전류 제어부;를 포함함 이 바람직하다.
상기 구성에서, 상기 전압 공급 제어부는 x4 비트 단위로 데이터가 입출력되는 모드인 경우 상기 펄스를 디스에이블시킴이 바람직하다.
상기 구성에서, 상기 전류 제어부는 x16 비트 단위로 데이터가 입출력되는 모드일 때 상기 전원 전압의 공급 전류량을 증가시키고, 상기 전원 전압의 레벨을 검출하여 상기 전원 전압의 레벨이 낮을 때 상기 전원 전압의 공급 전류량을 증가시킴이 바람직하다.
상기 구성에서, 상기 프리차지부는, 상기 프리차지 동작시 인에이블되는 프리차지 신호에 의해 상기 메인 입출력 라인 쌍을 서로 연결하는 연결부; 및 상기 프리차지 신호에 의해 상기 제 1 전압을 상기 메인 입출력 라인 쌍으로 공급하는 프리차지 전압 공급부;를 포함함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 실시 예로서 도 2의 블럭도가 개시되며, 본 발명의 실시 예는 라이트 동작 중 입출력 라인을 프리차지할 경우, 데이터 입출력 모드와 전원 전압 VDD 레벨에 따라 전류량이 조절된 전원 전압 VDD을 코어 전압 VCORE의 전원으로 공급해줌으로써, 프리차지에 사용되는 코어 전압 VCORE을 제어할 수 있다.
구체적으로, 도 2의 실시 예는 데이터 입출력 패드(DQ PAD)에서 글로벌 입출력 라인 쌍(GIOT/GIOB)을 경유하여 전달된 라이트 데이터 DIN를 메인 입출력 라인 쌍(MIOT/MIOB)으로 전달하는 라이트 드라이버(100), 메인 입출력 라인 쌍(MIOT/MIOB)을 코어 전압 VCORE으로 프리차지시키는 프리차지부(200), 및 라이트 동작 중 프리차지 동작을 수행할 때, 테스트 모드로 동작하여 데이터 입출력 모드에 따라 일정시간 동안 전원 전압 VDD을 코어 전압 VCORE으로 공급하고, 전원 전압 VDD의 레벨을 검출하여 전원 전압 VDD의 전류를 조절하는 프리차지 제어부(300)를 포함한다.
라이트 드라이버(100)는 도 3에 도시된 바와 같이, 라이트 데이터를 래치하기 위한 래치 신호 YIOW와 데이터 입출력 모드를 선택하는 신호 AYIOS를 이용하여 라이트 제어 신호 WE 및 WEB를 출력하는 제어부(110), 라이트 제어 신호 WE 및 WEB에 의해 입력된 라이트 데이터 DIN를 래치하는 래치부(120), 래치된 데이터를 전달하는 전달부(130), 및 전달된 데이터에 따라 메인 입출력 라인 쌍(MIOT/MIOB)을 구동하는 구동부(140)를 포함한다.
제어부(110)는 래치 신호 YIOW와 데이터 입출력 모드 선택 신호 AYIOS를 부정 논리 곱하는 낸드 게이트(ND4)와, 낸드 게이트(ND4)로부터 출력된 신호를 반전하는 인버터(INV12)로 구성될 수 있다.
래치부(120)는 라이트 제어 신호 WE 및 WEB에 의해 라이트 데이터 DIN를 반전하는 인버터(INV13), 인버터(INV13)로부터 출력된 데이터를 반전하는 인버터(INV14), 및 라이트 제어 신호 WE 및 WEB에 의해 인버터(INV14)로부터 출력된 데이터를 반전하여 인버터(INV14)의 입력 단자로 제공하는 인버터(INV15)로 구성될 수 있다.
전달부(130)는 라이트 제어 신호 WE에 따라 인버터(INV14)로부터 출력된 데이터를 선택적으로 전송하는 낸드 게이트(ND5), 낸드 게이트(ND2)로부터 전송된 데이터를 이용하여 제 2 풀 다운 신호 MIDB와 제 1 풀 업 신호 MIUT를 각각 출력하는 인버터들(INV16,INV17), 라이트 제어 신호 WE에 따라 인버터(INV13)로부터 출력된 데이터를 선택적으로 전송하는 낸드 게이트(ND6), 및 낸드 게이트(ND6)로부터 전송된 데이터를 이용하여 제 1 풀 다운 신호 MIDT와 제 2 풀 업 신호 MIUB를 각각 출력하는 인버터들(INV18,INV19)로 구성될 수 있다.
구동부(140)는 메인 입출력 라인(MIOT)을 구동하는 구동부(141)와, 메인 입출력 라인(MIOB)을 구동하는 구동부(142)를 포함한다.
여기서, 구동부(141)는 제 1 풀 업 신호 MIUT에 의해 메인 입출력 라인(MIOT)을 코어 전압 VCORE으로 풀 업시키는 PMOS 트랜지스터형 풀 업 소자(PM6)와, 제 1 풀 다운 신호 MIDT에 의해 메인 입출력 라인(MIOT)을 접지 전압 VSS으로 풀 다운시키는 NMOS 트랜지스터형 풀 다운 소자(NM3)로 구성될 수 있다.
그리고, 구동부(142)는 제 2 풀 업 신호 MIUB에 의해 메인 입출력 라인(MIOB)을 코어 전압 VCORE으로 풀 업시키는 PMOS 트랜지스터형 풀 업 소자(PM7), 및 제 2 풀 다운 신호 MIDB에 의해 메인 입출력 라인(MIOB)을 접지 전압 VSS으로 풀 다운시키는 NMOS 트랜지스터형 풀 다운 소자(NM4)로 구성될 수 있다.
도 3과 같은 구성을 갖는 라이트 드라이버(100)의 동작을 살펴보면, 라이트 데이터 DIN가 입력된 후, 소정시간이 지난 후에 데이터 입출력 모드 선택 신호 AYIOS가 해당 모드에 따라 인에이블되고 래치 신호 YIOW가 펄스로 발생하면, 정상적으로 유효한(valid) 라이트 데이터 DIN가 래치부(120)에 래치되어 전달부(130)로 제공된다.
그리고, 전달부(130)로 전달된 데이터는 제 1 및 제 2 풀 업 신호 MIUT 및 MIUB와, 제 1 및 제 2 풀 다운 신호 MIDT 및 MIDB로 발생하여 구동부(140)를 동작시키고, MIUT, MIUB, MIDT, 및 MIDB에 따라 구동부(140)가 풀 업 및 풀 다운 동작을 수행하여 메인 입출력 라인 쌍(MIOT,MIOB) 중 어느 하나에는 코어 전압 VCORE이, 나머지 하나에는 접지 전압 VSS이 전달된다.
프리차지부(200)는 도 4에 도시된 바와 같이, 프리차지 동작시 인에이블되는 프리차지 신호 MIPC를 이용하여 프리차지 제어 신호 MIPCB로 출력하는 프리차지 제어부(210), 프리차지 제어 신호 MIPCB에 의해 메인 입출력 라인 쌍(MIOT,MIOB)을 서로 연결하는 연결부(220), 및 프리차지 제어 신호 MIPCB에 의해 코어 전압 VCORE을 메인 입출력 라인 쌍(MIOT,MIOB)으로 공급하는 프리차지 전압 공급부(230)를 포함한다.
프리차지 제어부(210)는 프리차지 신호 MIPC를 지연 반전하여 프리차지 제어 신호 MIPCB로 출력하는 인버터 체인으로 구성될 수 있다. 여기서, 인버터 체인은 직렬 연결된 홀수 개의 인버터들(INV20,INV21,INV22)로 구성됨이 바람직하다.
연결부(220)는 프리차지 신호 MIPC에 의해 턴 온되어 메인 입출력 라인 쌍(MIOT,MIOB)을 서로 연결하는 PMOS 트랜지스터형 스위칭 소자(PM8)로 구성될 수 있다.
프리차지 전압 공급부(230)는 프리차지 신호 MIPC에 의해 턴 온되어 메인 입출력 라인 쌍(MIOT,MIOB)에 코어 전압 VCORE을 각각 공급하는 PMOS 트랜지스터형 풀 업 소자들(PM9,PM10)로 구성될 수 있다.
도 4와 같은 구성을 갖는 프리차지부(200)는 프리차지 신호 MIPC가 인에이블됨에 따라 메인 입출력 라인 쌍(MIOT,MIOB)에 각각 코어 전압 VCORE이 공급되고, 이와 동시에 메인 입출력 라인 쌍(MIOT,MIOB)이 서로 연결되어 각 메인 입출력 라인(MIOT,MIOB)이 동일한 레벨로 유지된다.
프리차지 제어부(300)는 도 5에 도시된 바와 같이, 라이트 동작시 인에이블되는 라이트 인에이블 신호 WTS, 프리차지 신호 MIPC, 입출력되는 데이터의 폭이 작을 때 인에이블되는 데이터 입출력 모드 신호 xL, 및 테스트 모드 탈출시 인에이블되는 테스트 신호 TVCOOVDOFF를 이용하여 전원 전압 VDD 공급을 제어하는 펄스 SP를 발생하는 전압 공급 제어부(310), 펄스 SP에 의해 전원 전압 VDD을 코어 전압 VCORE이 전달되는 노드 NODE로 공급하는 전압 공급부(320), 및 입출력되는 데이터의 폭이 클 때 인에이블되는 데이터 입출력 모드 신호 xH와 전원 전압 VDD 레벨을 검출한 검출 신호 VDET를 이용하여 전원 전압 VDD의 공급 전류를 조절하는 전류 제어부(330)를 포함한다.
여기서, 데이터 입출력 모드 신호 xL는 4비트 단위로 데이터가 입출력되는 x4 신호와 같이 입출력되는 비트 수가 작을 때 인에이블되는 신호이고, 데이터 입출력 모드 신호 xH는 16비트 단위로 데이터가 입출력되는 x16 신호와 같이 입출력되는 비트 수가 클 때 인에이블되는 신호이다. 그리고, 검출 신호 VDET는 전원 전압 VDD이 낮을 때 인에이블되고, 전원 전압 VDD이 높을 때 디스에이블되는 신호이다.
전압 공급 제어부(310)는 라이트 인에이블 신호 WTS, 프리차지 신호 MIPC, 데이터 입출력 모드 신호 xL, 및 테스트 신호 TVCOOVDOFF를 논리 조합하여 제어 신호 CTRL로 출력하는 조합부(311)와, 제어 신호 CTRL와 제어 신호 CTRL를 지연 반전시킨 신호를 조합하여 펄스 SP를 생성하는 펄스 발생부(312)를 포함한다.
여기서, 조합부(311)는 라이트 인에이블 신호 WTS와 프리차지 신호 MIPC를 부정 논리 곱하는 낸드 게이트(ND7), 낸드 게이트(ND7)에서 출력된 신호를 반전하는 인버터(INV23), 데이터 입출력 모드 신호 xL와 테스트 신호 TVCOOVDOFF를 부정 논리 합하는 노아 게이트(NR), 인버터(INV23)에서 출력된 신호와 노아 게이트(NR)에서 출력된 신호를 부정 논리 곱하는 낸드 게이트(ND8), 및 낸드 게이트(ND8)에서 출력된 신호를 반전하여 제어 신호 CTRL로 출력하는 인버터(INV24)로 구성될 수 있다.
그리고, 펄스 발생부(312)는 제어 신호 CTRL를 일정시간 지연시키는 지연 소자(DL), 지연 소자(DL)에서 출력된 신호를 반전하는 인버터(INV25), 제어 신호 CTRL와 인버터(INV25)에서 출력된 신호를 부정 논리 곱하는 낸드 게이트(ND9), 낸드 게이트(ND9)에서 출력된 신호를 반전하여 반전 펄스 SPB로 제공하는 인버터(INV26), 및 인버터(INV26)에서 출력된 신호를 반전하여 펄스 SP로 제공하는 인버터(INV27)로 구성될 수 있다.
전압 공급부(320)는 펄스 SP에 의해 턴 온되어 전원 전압 VDD을 공급하는 PMOS 트랜지스형 풀 업 소자(PM11)와, 반전 펄스 SPB에 의해 턴 온되어 전원 전압 VDD을 노드(NODE)로 제공하기 위한 제 1 전류 패스를 형성하는 NMOS 트랜지스터형 스위칭 소자(NM5)로 구성될 수 있다.
전류 제어부(330)는 데이터 입출력 모드 신호 xH를 반전하는 인버터(INV28), 인버터(INV28)에서 출력된 신호에 의해 턴 온되어 에 의해 턴 온되어 전원 전압 VDD을 노드(NODE)로 제공하기 위한 제 2 전류 패스를 형성하는 PMOS 트랜지스터형 스위칭 소자(PM12), 검출 신호 VDET를 반전하는 인버터(INV29), 및 검출 신호 VDET에 의해 턴 온되어 전원 전압 VDD을 노드(NODE)로 제공하기 위한 제 3 전류 패스를 형성하는 PMOS 트랜지스터형 스위칭 소자(PM13)로 구성될 수 있다.
도 5와 같은 구성을 갖는 전압 공급 제어부(310)에서, 라이트 인에이블 신호 WTS와 프리차지 신호 MIPC가 모두 인에이블되고, 테스트 신호 TVCOOVDOFF와 데이터 입출력 모드 신호 xL가 모두 디스에이블되면, 제어 신호 CTRL와 제어 신호 CTRL가 반전 지연된 신호에 의해 전압 공급을 위한 펄스 SP가 발생한다.
그리고, 펄스 SP에 의해 전원 전압 VDD이 제 1 전류 패스를 통해 프리차지부(200)의 코어 전압 VCORE 노드(NODE)로 공급된다. 이때, 데이터 입출력 모드 신호 xH가 인에이블되면, 전원 전압 VDD이 제 2 전류 패스로도 전달되고, 검출 신호 VDET가 인에이블되면, 전원 전압 VDD이 제 3 전류 패스로도 전달된다. 즉, 전원 전압 VDD은 데이터 입출력 모드 신호 xH와 검출 신호 VDET에 의해 전류량이 조절되어 노드(NODE)로 제공된다.
이하, 도 6을 참조하여 본 발명의 실시 예의 동작을 상세히 살펴보기로 한다.
본 발명의 실시 예는 라이트 인에이블 신호 WTS와 프리차지 신호 MIPC가 인 에이블될 때, 즉, 라이트 동작 중 프리차지 동작이 수행될 때 프리차지 제어부(300)를 구동시키며, 프리차지시 일정구간 동안 전원 전압 VDD을 코어 전압 VCORE이 발생하는 전원으로 공급해준다. 반면, 코어 전압 VCORE의 전류 소모가 작은 데이터 입출력 모드, 예를 들어, x4 모드인 경우, 프리차지 제어부(300)가 동작하지 않는다.
우선, 라이트 데이터 DIN가 래치 신호 YIOW에 의해 래치된 후, 메인 입출력 라인 쌍(MIOT,MIOB)에 각각 코어 전압 VCORE과 접지 전압 VSS 레벨로 라이트된다. 이후, 프리차지 신호 MIPC에 의해 메인 입출력 라인 쌍(MIOT,MIOB)이 코어 전압 VCORE 레벨로 프리차지된다.
이때, 라이트 인에이블 신호 WTS가 인에이블 상태인 경우, 프리차지 신호 MIPC가 디스에이블 상태에서 인에이블 상태로 되면, 펄스 SP가 발생하여 전원 전압 VDD이 코어 전압 VCORE이 발생하는 전원으로 공급된다. 그리고, 검출 신호 VDET와 데이터 입출력 모드 신호 xH는 이러한 전원 전압 VDD의 전류 공급량을 제어한다. 그 후, 프리차지 신호 MIPC의 지연에 따라 펄스 SP가 디스에이블되면, 전원 전압 VDD의 전류 공급이 중단된다.
즉, 본 발명의 실시 예는 라이트 동작 중 프리차지 동작시 코어 전압 VCORE의 전류 소모가 큰 경우, 전원 전압 VDD을 코어 전압 VCORE의 전원으로 공급해줌으로써, 코어 전압 VCORE의 레벨을 안정적으로 유지시킬 수 있는 효과가 있다.
또한, 본 발명의 실시 예는 전원 전압 VDD의 레벨에 따라 코어 전압 VCORE의 전원으로 공급해주는 전류량을 제어함으로써, 전원 전압 VDD 공급에 따른 코어 전 압 VCORE 레벨의 상승을 방지할 수 있는 효과가 있다.
아울러, 본 발명의 실시 예는 데이터 입출력 모드에 따라 전원 전압 VDD의 공급 전류량을 제어함으로써, 코어 전압 VCORE의 전류 소모가 작은 데이터 입출력 모드에서 전원 전압 VDD 공급으로 인한 전류 소모를 줄일 수 있는 효과가 있다.
이와 같이, 본 발명은 라이트 동작 중 프리차지 동작시 코어 전압 VCORE의 전류 소모가 큰 경우, 일정시간 동안 전원 전압 VDD을 코어 전압 VCORE의 전원에 공급해 줌으로써, 메인 입출력 라인 쌍(MIOT,MIOB)의 프리차지에 사용되는 코어 전압 VCORE의 레벨을 일정하게 유지시킬 수 있는 효과가 있다.
또한, 본 발명은 라이트 동작 중 프리차지 동작시, 전원 전압 VDD의 레벨에 따라 전원 전압 VDD의 전류량을 조절하여 코어 전압 VCORE의 전원으로 공급해줌으로써, 전원 전압 VDD 공급에 따른 코어 전압 VCORE 레벨의 상승을 방지할 수 있는 효과가 있다.
아울러, 본 발명은 라이트 동작 중 프리차지 동작시, 데이터 입출력 모드에 따라 전원 전압 VDD의 전류량을 조절하여 코어 전압 VCORE의 전원으로 공급해줌으로써, 코어 전압 VCORE의 전류 소모가 작은 데이터 입출력 모드에서 전원 전압 VDD 공급으로 인한 전류 소모를 줄일 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (20)

  1. 글로벌 입출력 라인을 경유하여 전달된 데이터를 메인 입출력 라인으로 전달하는 라이트 드라이버;
    상기 메인 입출력 라인을 제 1 전압으로 프리차지시키는 프리차지부; 및
    프리차지시 데이터 입출력 모드에 따라 상기 제 1 전압의 레벨을 조절하는 프리차지 제어부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프리차지 제어부는 데이터 입출력 폭에 대응하여 일정시간 동안 제 2 전압을 상기 제 1 전압의 전원으로 공급함으로써 상기 제 1 전압의 레벨을 조절함을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 프리차지 제어부는 상기 제 1 전압으로서 코어 전압을 사용하고, 상기 제 2 전압으로서 전원 전압을 사용함을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 프리차지 제어부는,
    라이트 인에이블 신호, 프리차지 신호, 및 제 1 데이터 입출력 모드 신호에 응답하여 상기 제 2 전압 공급을 제어하는 펄스를 발생하는 전압 공급 제어부; 및
    상기 전압 공급 제어부로부터 출력되는 펄스에 의해 상기 제 2 전압을 상기 제 1 전압의 전원으로 공급하는 전압 공급부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 프리차지 제어부는 상기 제 1 데이터 입출력 모드 신호로서 4비트 단위의 데이터가 입출력될 때 인에이블되는 신호를 사용함을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 전압 공급 제어부는,
    상기 라이트 인에이블 신호, 상기 프리차지 신호, 및 상기 제 1 데이터 입출력 모드 신호를 논리 조합하여 제어 신호로 출력하는 조합부; 및
    상기 제어 신호와 상기 제어 신호를 일정시간 지연시킨 신호를 조합하여 상기 펄스를 생성하는 펄스 발생부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 조합부는,
    상기 라이트 인에이블 신호와 상기 프리차지 신호를 부정 논리 곱하는 제 1 낸드 게이트;
    상기 제 1 낸드 게이트에서 출력된 신호를 반전하는 제 1 인버터;
    상기 제 1 데이터 입출력 모드 신호를 반전하는 제 2 인버터;
    상기 제 1 인버터에서 출력된 신호와 상기 제 2 인버터에서 출력된 신호를 부정 논리 곱하는 제 2 낸드 게이트; 및
    상기 제 2 낸드 게이트에서 출력된 신호를 반전하여 상기 제어 신호로 출력하는 제 3 인버터;를 포함함을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 펄스 발생부는,
    상기 제어 신호를 일정시간 지연시키는 지연 수단;
    상기 지연 수단에서 출력된 신호를 반전하는 제 4 인버터;
    상기 제어 신호와 상기 제 4 인버터에서 출력된 신호를 부정 논리 곱하는 제 3 낸드 게이트;
    상기 제 3 낸드 게이트에서 출력된 신호를 반전하는 제 5 인버터; 및
    상기 제 5 인버터에서 출력된 신호를 반전하여 상기 펄스로 제공하는 제 6 인버터;를 포함함을 특징으로 하는 반도체 메모리 장치.
  9. 제 4 항에 있어서,
    상기 전압 공급부는,
    상기 펄스에 의해 턴 온되어 상기 제 2 전압을 상기 제 1 전압의 전원으로 공급하는 스위칭 수단을 포함함을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 스위칭 수단은,
    상기 펄스에 의해 턴 온되어 상기 제 2 전압을 공급하는 제 1 스위칭 수단; 및
    상기 펄스에 의해 턴 온되어 상기 제 2 전압을 상기 제 1 전압의 전원으로 공급하는 제 2 스위칭 수단;을 포함함을 특징으로 하는 반도체 메모리 장치.
  11. 제 2 항에 있어서,
    상기 프리차지 제어부는 제 2 데이터 입출력 모드 신호와 상기 제 2 전압 레벨을 검출한 검출 신호를 이용하여 상기 제 2 전압의 공급 전류를 조절하는 전류 제어부를 더 포함함을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 전류 제어부는 상기 제 2 데이터 입출력 모드 신호로서 16비트 단위의 데이터가 입출력될 때 인에이블되는 신호를 사용함을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 전류 제어부는,
    상기 제 2 데이터 입출력 모드 신호에 의해 턴 온되어 상기 제 2 전압을 상기 제 1 전압의 전원으로 제공하기 위한 제 1 전류 패스를 형성하는 제 3 스위칭 수단; 및
    상기 검출 신호에 의해 턴 온되어 상기 제 2 전압을 상기 제 1 전압의 전원으로 제공하기 위한 제 2 전류 패스를 형성하는 제 4 스위칭 수단;을 포함함을 특징으로 하는 반도체 메모리 장치.
  14. 제 1 항에 있어서,
    상기 라이트 드라이버는,
    상기 라이트 데이터를 래치하기 위한 래치 신호와 상기 데이터 입출력 모드를 선택하는 신호를 이용하여 라이트 제어 신호를 출력하는 제어부;
    상기 라이트 제어 신호에 의해 상기 라이트 데이터를 래치하는 래치부;
    상기 래치된 데이터와 상기 래치된 데이터의 위상을 반전한 데이터를 전달하는 전달부; 및
    상기 전달부에서 전달된 데이터들에 따라 상기 메인 입출력 라인 쌍을 구동하는 구동부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  15. 제 1 항에 있어서,
    상기 프리차지부는,
    상기 프리차지 동작시 인에이블되는 프리차지 신호에 의해 상기 메인 입출력 라인 쌍을 서로 연결하는 연결부; 및
    상기 프리차지 신호에 의해 상기 제 1 전압을 상기 메인 입출력 라인 쌍으로 공급하는 프리차지 전압 공급부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  16. 라이트 동작 이후 데이터 입출력 라인을 프리차지하는 입출력 라인 프리차지 회로에 있어서,
    프리차지 동작시 상기 데이터 입출력 라인을 상기 코어 전압으로 프리차지하는 프리차지부; 및
    상기 프리차지 동작시 테스트 모드로 동작하여 데이터 입출력 모드에 따라 일정시간 동안 전원 전압을 코어 전압의 전원으로 공급하고, 상기 전원 전압의 레벨을 검출하여 상기 전원 전압의 공급량을 조절하는 프리차지 제어부;를 포함함을 특징으로 하는 입출력 라인 프리차지 회로.
  17. 제 16 항에 있어서,
    상기 프리차지 제어부는,
    테스트 모드로 진입하여 라이트 동작중 프리차지 동작을 수행하고 입출력되는 데이터의 비트가 일정치 이하의 데이터 입출력 모드인 경우, 상기 전원 전압 공급을 제어하는 펄스를 발생하는 전압 공급 제어부;
    상기 전압 공급 제어부로부터 출력되는 펄스에 의해 상기 전원 전압을 상기 코어 전압의 전원으로 공급하는 전압 공급부; 및
    데이터 입출력 모드와 상기 전원 전압의 레벨에 따라 상기 전원 전압의 공급 전류량을 조절하는 전류 제어부;를 포함함을 특징으로 하는 입출력 라인 프리차지 회로.
  18. 제 17 항에 있어서,
    상기 전압 공급 제어부는 x4 비트 단위로 데이터가 입출력되는 모드인 경우 상기 펄스를 디스에이블시킴을 특징으로 하는 입출력 라인 프리차지 회로.
  19. 제 17 항에 있어서,
    상기 전류 제어부는 x16 비트 단위로 데이터가 입출력되는 모드일 때 상기 전원 전압의 공급 전류량을 증가시키고, 상기 전원 전압의 레벨을 검출하여 상기 전원 전압의 레벨이 낮을 때 상기 전원 전압의 공급 전류량을 증가시킴을 특징으로 하는 입출력 라인 프리차지 회로.
  20. 제 16 항에 있어서,
    상기 프리차지부는,
    상기 프리차지 동작시 인에이블되는 프리차지 신호에 의해 상기 메인 입출력 라인 쌍을 서로 연결하는 연결부; 및
    상기 프리차지 신호에 의해 상기 제 1 전압을 상기 메인 입출력 라인 쌍으로 공급하는 프리차지 전압 공급부;를 포함함을 특징으로 하는 입출력 라인 프리차지 회로.
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