KR20050101855A - 라이트/프리차지 플래그 발생 회로 및 이를 이용한 센스증폭기의 비트라인 분리 구동 회로 - Google Patents

라이트/프리차지 플래그 발생 회로 및 이를 이용한 센스증폭기의 비트라인 분리 구동 회로 Download PDF

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Abstract

분리 제어 신호를 발생하는 제어부의 출력, 비트라인 센스 증폭기의 스타트 신호 및 메모리 블록 선택 신호에 따라 비트 라인 센스 증폭기의 센스 앰프와 비트라인 간을 리드 동작의 센싱 초기에 분리하기 위한 분리 회로를 제어하기 위한 분리 신호를 생성하는 센스 증폭기의 비트라인 분리 구동 회로가 제공된다. 상기 제어부는 매 클럭마다 래치되는 뱅크어드레스 신호인 제 1 입력 신호, 라이트 또는 리드 명령이 들어올 때 생성되는 제 2 입력 신호 및 리드 또는 라이트 명령에 따라 레벨이 변하는 제 3 입력 신호에 따라 제 1 제어 신호를 생성하는 라이트 펄스 발생부; 및 상기 제 1 제어 신호 및, 로우 액티브 동작 및 프리차지 동작에 따라 레벨이 변하는 제 2 제어 신호에 따라 상기 분리 제어 신호를 발생하는 분리 제어 신호 발생부를 포함한다.

Description

라이트/프리차지 플래그 발생 회로 및 이를 이용한 센스 증폭기의 비트라인 분리 구동 회로{Write/precharge flag generation circuit and circuit for driving a bit line isolation circuit in a sense amplifier using the same}
본 발명은 반도체 메모리 소자의 라이트 프리차지 플래그 발생 회로 및 이를 이용한 센스 증폭기의 비트라인 분리 구동회로에 관한 것으로, 특히 독출 동작 초기에 비트라인과 센스 증폭기 간을 효과적으로 분리시킬 수 있는 비트라인 분리 구동 회로에 관한 것이다.
일반적으로 반도체 메모리 소자의 메모리 셀에 저장된 데이터는 비트 라인 센스 증폭기에 의해 증폭된다. 도 6 은 일반적인 비트라인 센스 증폭기의 회로도이다.
센스 증폭기 제어신호(RTO, /S)에 의해 비트라인(BL, /BL)에 실린 데이터를 센싱하는 센스앰프(1)는 크로스 커플드 연결된 제 1, 제 2 엔모스 트랜지스터(NM1, NM2) 및 제 1, 제 2 피모스 트랜지스터(PM1, PM2)로 구성된다. 비트라인 분리신호(BISH)에 의해 비트라인(BL, /BL)과 센스앰프(1)간을 차단 또는 연결하는 제 1 분리 회로(2) 는 제 3 및 제 4 엔모스형 트랜지스터(NM3 및 NM4)로 구성된다. 비트라인 분리신호(BISL)에 의해 센스앰프(1)와 외부 입력 단자를 차단 또는 연결하는 제 2 분리 회로(3)는 제 5 및 제 6 엔모스형 트랜지스터(NM5 및 NM6)로 구성된다. 제 7 엔모스형 트랜지스터(NM7)는 비트라인 이퀄라이제이션 신호(BLEQ)에 의해 비트라인(BL, /BL)을 이퀄라이제이션한다. 프리차지부(4)는 비트라인 이퀄라이제이션 신호(BLEQ)에 의해 프리차지전압(VBLP)으로 비트라인(BL, /BL)을 프리차지하는 제 8 및 제 9 엔모스형 트랜지스터(NM8 및 NM9)로 구성된다. 연결부(5)는 칼럼 제어신호(YI)에 의해 센스앰프(1)에 의해 센싱된 데이터를 입출력 라인(IO, /IO)에 선택적으로 전송하는 제10 및 제11 엔모스형 트랜지스터(NM10 및 NM11)로 구성된다.
이와 같이 구성된 일반적인 비트라인 센스 증폭기의 동작을 설명하면 다음과 같다.
먼저, 대기상태(standby)에서 워드라인의 전압은 접지전압이고 비트라인 이퀄라이제이션 신호(BLEQ)가 하이레벨이므로, 비트라인(BL, /BL)은 동일한 전압(VBLP)으로 프리차지 되어 있으며, 센스앰프 제어신호(RTO, /S)도 모두 프
리차지전압(VBLP)로 프리차지 되어있다.
이어서, 비트라인 이퀄라이제이션 신호(BLEQ)가 로우 레벨이되어 비트라인(BL, /BL)이 프리차지 전압(VBLP)을 유지한 채 외부와는 단절된 플로우팅(floating) 상태가 된다.
한편, 로우 디코더가 외부에서 입력된 로우 어드레스를 디코딩하여 워드라인 한 개를 선택하고 그 전압을 상승시킨다. 따라서, 선택된 워드라인에 연결된 셀의 전하가 해당 비트라인(BL)에 실리며 비트라인의 전압을 셀의 데이터에 따라 상승 또는 하강시키게 된다. 이때, 센스앰프 제어신호(RTO, /S)에 의해 센스앰프(1)가 활성화되고 비트라인(BL, /BL)의 전압차를 증폭한다. 비트라인(BL, /BL)의 전압차가 어느 정도 벌어지면, 센스앰프 제어신호(RTO, /S)에 의해 센스앰프(1)를 디스에이블 시켜 센싱 동작을 완료한다.
상술한 비트라인 센스 증폭기에 있어서 센싱 초기에 센스 앰프가 증폭해야할 부하(load)를 줄이기 위해 비트라인과 센스 앰프 간을 제 1 분리 회로(2)에 분리하게 된다.
제 1 분리 회로(2)는 도 1에 도시된 분리 구동 회로와 도 2에 도시된 제어회로에 의해 제어된다. 도 1, 도 2 및 도 3을 참조하여 분리 구동 회로의 동작을 설명하기로 한다.
먼저 도 2의 제어 회로를 설명하기로 한다.
제어 신호(write6)는 파워업시 하이 레벨로 초기화되어 리드(read) 명령시 로우 레벨이 되는 반면, 라이트(write)명령일 때 하이 레벨이 되는 신호이다. 제어 신호(wlst_bis)는 로우 액티브 동작시 하이레벨이 되고, 프리차지 동작시 로우 레벨이 되는 신호이다.
로우 액티브의 리드 동작시 제어신호(wlst_bis)는 하이 레벨이 되고 제어 신호(write6)가 로우 레벨이 되므로 낸드 게이트(G1)의 출력(bis_ctrl)은 로우 레벨이 된다.
도 1과 관련하여, 제어 신호(sbe)는 비트 라인 센스 증폭기의 센싱 스타트 신호이며 이 신호가 하이 상태일 때 센싱이 시작된다. 제어 신호(bs_u 및 bs_d)는 블록 선택 신호이며 로우 레벨일 때 인에이블된다.
도 2의 제어 회로의 출력(bis_ctrl)이 로우 레벨이므로 노아 게이트(Nor 1)는 입력되는 신호를 반전시키게 된다. 제어 신호(sbe)가 로우 레벨에서 하이 레벨로 전이될 때(비트 라인 센스 증폭기의 센싱 시작) 낸드 게이트(nand 1)의 출력(AA)은 로우 레벨이 되어 노아 게이트(Nor 1)의 출력은 하이 레벨이 된다. 그러므로 차동 증폭기(10)의 출력이 로우 레벨이 되어 출력(node0)은 로우 레벨이 된다.
출력(node0)이 로우 레벨이 되는 순간 낸드 게이트(nand 2 및 nand 4)는 제어 신호(bs_u 및 bs_d)와 무관하게 하이 레벨을 출력한다. 그러므로 PMOS 트랜지스터(P0 및 P1)는 턴오프 된다. 또한, 출력(node0)이 로우 레벨이 되는 순간 낸드 게이트(nand 3 및 nand 5)는 제어 신호(bs_u 및 bs_d)와 무관하게 하이 레벨을 출력한다. 그러므로 출력(bsb_ud 및 bsb_dd)은 하이 레벨이 된다. 로우 액티브 상태에서는 제어 신호(bs_u 또는bs_d)중 어느 하나가 로우 레벨이므로 낸드 게이트(nand 6)의 출력이 하이 상태가 된다. 그러므로 PMOS 트랜지스터(P2 및 P3)가 턴오프된다. 따라서, NMOS 트랜지스터(n0 및 n1)가 턴온되므로 도 6의 제 1 및 제 2 분리 회로를 구동하는 제어 신호(BISH 및 BISL)는 로우 레벨이 된다.
이후, 차동 증폭기(10)의 출력이 로우 레벨에서 하이 레벨로 바뀌면 즉, 출력(node 0)이 로우 레벨에서 하이 레벨로 바뀌면 낸드 게이트(nand 2, nand 3, nand 4 및 nand 5)가 모두 인버터로 동작하게 된다. 제어 신호(bs_u)는 로우 레벨이고 제어 신호(bs_d)가 하이 레벨인 경우를 가정하면 PMOS 트랜지스터(P0)는 턴온되고 출력(bis_ud)이 하이 레벨이므로 NMOS 트랜지스터(n1)는 턴온되는 반면, PMOS트랜지스터(P1) 및 NMOS 트랜지스터(n0)는 턴오프된다. PMOS 트랜지스터(P2 및 P3)는 계속 턴오프 상태를 유지한다. 그러므로 출력(BISH)은 VPP 레벨이 되는 반면 출력(BISL)은 제로(0)레벨이 된다.
출력(BISH 및 BISL)은 도 6과 같은 비트 라인 센스 증폭기의 제 1 및 제 2 분리 회로의 입력이 된다. 이러한 종래 기술의 핵심은 센싱 초기(도 6의 rto가 하이 레벨, /S 가 로우 레벨로 움직이는 순간) 전술한 출력(BISH)을 잠시 로우 레벨로 만들었다가 일정 시간 후 VPP 레벨로 열어 주는데 있다.
또한, 로우 액티브 이후, 라이트시는 제어 신호(write)가 하이 레벨이 되어 제어 회로의 출력(bis_ctrl)이 하이 레벨이 되므로 출력(node 0)이 하이 레벨이 된다. 따라서 라이트시의 센싱 초기에 출력(BISH 및 BISL)은 로우 레벨이 되지 않는다. 그 이유는 만약 라이트시에도 리드 동작과 같이 센싱 초기에 출력(BISH 및 BISL)이 오프되면 이 오프 구간과 도 6의 컬럼 선택 라인(YI)이 인에이블되는 구간이 겹치는 경우 컬럼 선택 라인(YI)이 인에이블되어 있는 동안 도 6의 트랜지스터(NM11 및 NM12)에 의해 센스 앰프(1)에만 라이트 동작이 이루어지고 비트라인이 연결된 메모리 셀에는 라이트 동작이 이루어지지 않게 된다. 이 때문에 메모리 셀의 라이트는 컬럼 선택 라인이 닫힌 후 센스 앰프의 센싱 동작에 더 많이 의존하게 되어 tWR(라이트 명령 후 프리차지 명령이 올 수 있는 시간)이 나빠지게 된다.
그런데 상기 종래 기술의 경우 도 3에 도시된 바와 같이 로우 액티브 이후 리드 명령이 오는 경우 제어 신호(sbe)의 하이 레벨로의 전이로 인해 낸드 게이트(nand 1)의 출력이 로우 레벨로 발생하는 시점 보다 리드 명령으로 인한 제어 회로의 출력(bis_ctrl)이 로우 레벨로 전이되는 시점이 늦을 수가 있다. 이 때는 노아 게이트(nor1)의 출력이 하이 레벨로 발생하지 않거나 혹은 발생하더라도 펄스 폭이 줄어 들수 있다. 즉, 도 3d 도시된 바와같이 출력(node0)이 점선 영역까지 로우 레벨 폭을 유지해야 되나 그 보다 적은 로우 펄스 폭을 갖을 수 있게 된다. 이 경우 센싱 초기에 BISH를 일정 시간 동안 로우 레벨로 유지시키지 못하는 단점이 있다.
따라서 본 발명은 라이트/프리차지 플래그에 따라 비트 라인 센스 증폭기의 분리 회로가 동작되도록하여 상술한 단점을 해소할 수 있는 센스 증폭기의 비트라인 분리 구동 제어 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 센스 증폭기의 비트라인 분리 구동 회로는 분리 제어 신호를 발생하는 제어부의 출력 신호, 비트라인 센스 증폭기의 스타트 신호 및 메모리 블록 선택 신호에 따라 비트 라인 센스 증폭기의 센스 앰프와 비트라인 간을 리드 동작의 센싱 초기에 분리하기 위한 분리 회로를 제어하기 위한 분리 신호를 생성하는 센스 증폭기의 비트라인 분리 구동 회로에 있어서,
상기 제어부는
매 클럭마다 래치되는 뱅크어드레스 신호인 제 1 입력 신호, 라이트 또는 리드 명령이 들어올 때 생성되는 제 2 입력 신호 및 리드 또는 라이트 명령에 따라 레벨이 변하는 제 3 입력 신호에 따라 제 1 제어 신호를 생성하는 라이트 펄스 발생부; 및
상기 제 1 제어 신호 및, 로우 액티브 동작 및 프리차지 동작에 따라 레벨이 변하는 제 2 제어 신호에 따라 상기 분리 제어 신호를 발생하는 분리 제어 신호 발생부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 센스 증폭기의 비트라인 분리 구동 회로를 상세히 설명하기로 한다.
도 4 는 센스 증폭기의 비트라인 분리 구동 회로를 제어하기 위한 본 발명에 따른 제어 회로도이다.
도 5를 참조하여 제어 회로의 동작을 설명하기로 한다.
본 발명에 따른 센스 증폭기의 비트라인 분리 구동 회로는 라이트 펄스 발생부(100) 및 분리 제어 신호 발생부(200)로 구성된다. 비트 라인 분리 구동 회로는 뱅크당 하나씩 존재한다. 도 4의 제어 회로는 라이트/프리차지 플래그 회로로서 라이트 명령과 프리차지 명령을 입력으로 하고 라이트 명령일 때 제 1 레벨(예를 들어 하이 레벨)이 되고 프리차지 명령일 때 상기 제 1 레벨과 다른 제 2 레벨(로우 레벨)로 변하는 출력 신호를 만들어 낸다.
즉, 라이트/프리차지 플래그 회로는 라이트 명령시 발생하는 신호를 입력으로 하고 프리차지 명령시 발생하는 신호를 입력으로 하여 두 신호 중 어느 것이 더 최근에 입력되었느냐에 따라 서로 다른 두개의 상태를 가지는 출력 신호를 발생한다.
제어 신호(write6)는 파워업시 하이 레벨로 초기화되어 리드(read) 명령시 로우 레벨이 되는 반면, 라이트(write)명령일 때 하이 레벨이 되는 신호이다. 제어 신호(wlst_bis)는 로우 액티브 동작시 하이레벨이 되고, 프리차지 동작시 로우 레벨이 되는 신호이다. 제어 신호(write6)는 뱅크 정보를 포함하지 않는 반면에 제어 신호(wlstbis)는 뱅크 정보를 포함한다.
파워 업 신호는 전원 전압이 특정 전압이하이면 하이 레벨, 특정 전압 이상이면 로우 레벨을 유지하는 신호이다. 제어신호(bankt4)는 매 클럭마다 래치되는 뱅크어드레스 신호이다(뱅크정보를 포함한다). 제어 신호(casp6)는 라이트 또는 리드 명령이 들어 올 때 뜨는 하이 펄스의 신호이며 뱅크 정보를 포함하지 않는다.
파워 업 동작에서 파워 업 신호(pwrup)가 하이 레벨일 때 제어 신호(bankt4)와 제어 신호(casp6)가 로우 레벨이기 때문에 NMOS 트랜지스터(n1)가 턴온되므로 라이트 펄스 발생부(100)의 출력(write6dd)이 하이 레벨로 초기화된다. 따라서, 분리 제어 신호 발생부(200)의 낸드 게이트(nand2)의 출력은 하이 레벨로, 낸드 게이트(nand1)의 출력은 로우 레벨로 각각 초기화된다. 이때, 출력(bis_ctrl)은 로우 레벨이 되며 도 1의 노아 게이트(Nor1)에 입력된다.
먼저 라이트 펄스 발생부(100)의 동작을 설명하기로 한다.
a) 라이트 동작시
제어 신호(bankt4 및 casp6)가 하이 레벨일 때 낸드 게이트(G2)의 출력은 로우 레벨이 되고 인버터(G3)의 출력은 하이 레벨이 된다. 그러므로 NMOS 트랜지스터(n1)는 턴오프되고 전달 게이트(T0)가 열리고 제어 신호(write6)가 하이 레벨이므로 인버터(G4)의 출력(write6dd)은 로우 레벨이 된다. 그후, 제어 신호(casp6)가 로우 레벨로 떨어지면 낸드 게이트(G2)의 출력이 하이 레벨이되므로 전달게이트(T0)가 닫히게 되고 NMOS트랜지스터(n1)이 턴온된다. 그로인하여 인버터(G4)의 출력(write6dd)이 하이 레벨이 된다. 그러므로 제어 신호(write6dd)는 해당 뱅크의 라이 때만 발생하는 로우 펄스가 된다.
b) 리드 동작시
제어 신호(bankt4 및 casp6)가 하이 레벨이고 제어 신호(write6)가 로우 레벨이므로 낸드 게이트(G2)의 출력은 로우 레벨이 되고 인버터(G3)의 출력은 하이 레벨이 된다. 그러므로 NMOS 트랜지스터(n1)는 턴오프되고 전달 게이트(T0)가 열려 인버터(G4)의 출력(write6dd)은 하이 레벨이 된다. 그후, 제어 신호(casp6)가 로우 레벨로 떨어지면 낸드 게이트(G2)의 출력이 하이 레벨이되므로 전달게이트(T0)가 닫히게 되고 NMOS트랜지스터(n1)이 턴온된다. 그로인하여 인버터(G4)의 출력(write6dd)가 하이 레벨이 된다. 제어 신호(write6)는 라이트 때만 발생하는 로우 펄스이다.
다음으로 분리 제어 신호 발생부(200)의 동작을 설명하기로 한다.
파워업이 이루어진 후 파워업 신호(pwrup)는 로우 레벨을 유지하므로 인버터(G12)의 출력 노드(A)는 항상 하이 레벨을 유지한다. 그러므로 낸드 래치부(300)는 제어 신호(write6dd)와 낸드 게이트(nand3)의 출력을 입력으로 하는 2 입력 낸드 래치와 같이 동작하게 된다. 이들 2개의 입력은 평상시 하이 레벨을 유지한다. 낸드 래치부(300)의 제 1 입력인 제어 신호(write6dd)는 상술한 바와 같이 해당 뱅크의 라이트 명령이 들어오는 순간만 로우 레벨이 되고 제 2 입력인 낸드 게이트(nand3)의 출력은 해당 뱅크의 프리차지가가 되는 순간만 로우 레벨이 된다. 따라서, 낸드 래치(300)의 출력과 같은 레벨을 갖는 출력(bis_ctrl)은 라이트 명령이 들어올 때 하이 레벨이 되고 뱅크 프리차지가 될 때 로우 레벨이 된다.
도 5를 참조하여 분리 제어 신호 발생부의 동작을 더욱 상세히 설명하기로 한다.
제어 신호(wlst_bis)가 프리차지 명령에 따라 하이 레벨에서 로우 레벨로 떨어지면 인버터(G5)의 출력이 하이 상태가 된다. 이전 상태에서 인버터(G5, G6, G7 및 G8)를 경유하여 지연된 제어 신호(wlst_bis)는 하이 상태였으므로 낸드 게이트(G9)의 출력(BB)은 로우 레벨로 떨어진다. 그러므로 낸드 래치(300)의 출력은 로우 레벨이 되므로 인버터(G10 및 G11)를 경유한 낸드 래치(300)의 출력(bis_ctrl)은 로우 레벨이 된다.
종래 기술과 본 발명의 차이를 설명하기 위해 본 발명을 1) 특정 뱅크의 라이트 동작의 수행, 2) 해당 뱅크의 액티브 및 3) 해당 뱅크의 리드 명령이 입력되는 동작으로 구분하면 2)번 동작을 수행하기 위해서는 1)과 2) 사이에 해당 뱅크의 프리차지 동작이 반드시 있어야 한다.
종래 기술의 문제점 설명에서 센싱보다 라이트/리드 플래그(write6)가 변하는 것이 느릴 경우에 생기는 문제를 설명한바 있다. 아래에서는 이러한 종래 기술의 문제점이 어떻게 해소되는지를 설명하기로 한다.
라이트-프리차지-액티브-리드 순으로 이루어지는 동작에서 분리 제어 신호 발생부(200)의 출력(bis_ctrl)은 라이트 때 하이 레벨이었지만 도 5에 도시된 바와 같이 프리차지 때 로우 레벨로 변한다. 따라서 리드 명령이 들어오기 한 참전에 출력(bis_ctrl)이 로우 레벨로 변해 있는 것이다.
종래 기술에서는 출력(bis_ctrl)이 라이트 때 하이 레벨이였다가 리드 동작시 로우 레벨로 변하는 시점이 제어 신호(sbe)가 인에이블되는 시점 보다 늦어지는 경우에 문제가 되었다.
본 발명에서는 출력(bis_ctrl)을 라이트/리드 플래그 대신에 라이트/프리차지 플래그를 이용하여 종래 기술의 문제점을 해결하였다.
상술한 바와 같이 본 발명에 의하면 프리차지 명령에 따라 센싱 초기에 비트라인과 센스 앰프를 효과적으로 분리함으로써 비트라인 센스 증폭기의 센싱 마진과 속도를 개선할 수 있다.
도 1 은 종래 기술에 따른 센스 증폭기의 비트라인 분리 구동 회로도이다.
도 2 는 도 1을 제어하기 위한 제어 회로도이다.
도 3 은 도 1 및 도 2의 동작 설명을 위한 파형도이다.
도 4 는 센스 증폭기의 비트라인 분리 구동 회로를 제어하기 위한 본 발명에 따른 제어 회로도이다.
도 5 는 도 4의 동작 설명을 위한 파형도이다.
도 6 은 일반적인 센스 증폭기의 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
100: 라이트 펄스 발생부 200:분리 제어 신호 발생부
300: 낸드 래치

Claims (12)

  1. 분리 제어 신호를 발생하는 제어부의 출력 신호, 비트라인 센스 증폭의 스타트 신호 및 메모리 블록 선택 신호에 따라 비트 라인 센스 증폭기의 센스 앰프와 비트라인 간을 리드 동작의 센싱 초기에 분리하기 위한 분리 회로를 제어하기 위한 분리 신호를 생성하는 센스 증폭기의 비트라인 분리 구동 회로에 있어서,
    상기 제어부는
    매 클럭마다 래치되는 뱅크어드레스 신호인 제 1 입력 신호, 라이트 또는 리드 명령이 들어올 때 생성되는 제 2 입력 신호 및 리드 또는 라이트 명령에 따라 레벨이 변하는 제 3 입력 신호에 따라 제 1 제어 신호를 생성하는 라이트 펄스 발생부; 및
    상기 제 1 제어 신호 및, 로우 액티브 동작 및 프리차지 동작에 따라 레벨이 변하는 제 2 제어 신호에 따라 상기 분리 제어 신호를 발생하는 분리 제어 신호 발생부를 포함하는 센스 증폭기의 비트라인 분리 구동 회로.
  2. 제 1 항에 있어서,
    상기 제 2 입력 신호 및 제 3 입력 신호는 뱅크 정보를 포함하지 않는 센스 증폭기의 비트라인 분리 구동 회로.
  3. 제 1 항에 있어서,
    상기 제 2 제어 신호는 뱅크 정보를 포함하는 센스 증폭기의 비트라인 분리 구동 회로.
  4. 제 1 항에 있어서,
    상기 라이트 펄스 발생부는 상기 제 1 및 제 2 입력 신호를 입력으로 하는 낸드 게이트;
    상기 낸드 게이트의 출력을 반전시키기 위한 제 1 인버터;
    상기 낸드 게이트의 출력과 상기 인버터의 출력에 따라 상기 제 3 입력 신호를 제 1 노드로 전달하는 전달 게이트;
    상기 제 1 노드와 접지 간에 접속되며 상기 낸드 게이트의 출력에 따라 동작하는 트랜지스터; 및
    상기 제 1 노드의 전위를 반전시켜 상기 제 1 제어 신호를 생성하는 제 2 인버터를 포함하는 센스 증폭기의 비트라인 분리 구동 회로.
  5. 제 1 항에 있어서,
    상기 분리 제어 신호 발생부는
    상기 제 2 제어 신호를 반전시키기 위한 제 1 인버터;
    상기 제 1 인버터의 출력을 지연시키기 위한 지연부;
    상기 제 1 인버터의 출력과 상기 지연부의 출력을 입력으로 하는 제 1 낸드 게이트;
    상기 분리 제어 신호 및 상기 제 1 낸드 게이트의 출력을 입력으로 하여 상기 분리 제어 신호를 출력하는 래치를 포함하는 센스 증폭기의 비트라인 분리 구동 회로.
  6. 제 5 항에 있어서,
    상기 래치의 출력을 반전시키기 위한 제 1 인버터; 및
    상기 제 1 인버터의 출력을 반전시켜 상기 분리 제어 신호를 생성하는 제 2 인버터를 더 포함하는 센스 증폭기의 비트라인 분리 구동 회로.
  7. 제 5 항에 있어서,
    파워업 신호를 반전시켜 상기 래치를 인에이블시키는 인버터를 더 포함하는 센스 증폭기의 비트라인 분리 구동 회로.
  8. 제 5 항에 있어서,
    상기 지연부는 홀수개의 인버터로 구성된 센스 증폭기의 비트라인 분리 구동 회로.
  9. 라이트 및 리드 명령을 입력으로 하여 특정 뱅크의 라이트 동작 때 하이 레벨의 신호를 출력하고 특정 뱅크의 리드 동작 때 로우 레벨의 신호를 출력하는 라이트 펄스 발생부;
    상기 라이트 펄스 발생부의 출력과 프리차지 명령을 입력으로 하여 분리 제어 신호를 생성하는 분리 제어 신호 발생부; 및
    상기 분리 제어 신호에 따라 비트 라인 센스 증폭기의 센스 앰프와 비트라인 간을 리드 동작의 센싱 초기에 분리하기 위한 분리 회로를 포함하는 센스 증폭기의 비트라인 분리 구동 회로
  10. 제 9 항에 있어서,
    상기 라이트 명령은 뱅크 정보를 포함하지 않는 레벨 신호이고 프리차지 명령은 뱅크 정보를 포함하는 레벨 신호인 센스 증폭기의 비트라인 분리 구동 회로.
  11. 라이트 명령과 프리차지 명령을 입력으로 하고 라이트 명령일 때 제 1 레벨이 되고 프리차지 명령일 때 상기 제 1 레벨과 다른 제 2 레벨로 변하는 출력 신호를 만들어 내는 라이트/프리차지 플래그 신호 발생 회로.
  12. 라이트 명령시 발생하는 신호를 입력으로 하고 프리차지 명령시 발생하는 신호를 입력으로 하여 상기 두 신호 중 어느 것이 더 최근에 입력되었느냐에 따라 서로 다른 두개의 상태를 가지는 출력 신호를 발생하는 라이트/프리차지 플래그 신호 발생회로.
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