KR100808599B1 - 데이터 입출력 제어 회로 - Google Patents

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Abstract

본 발명은 글로벌 입출력 라인과 로컬 입출력 라인 간의 데이터를 전송하는 데이터 입출력 제어 회로에 관하여 개시한다. 개시된 본 발명은 글로벌 입출력 라인과 로컬 입출력 라인 간의 데이터 전달을 수행하는 데이터 입출력 제어 회로에 있어서, 로컬 입출력 라인의 리셋 개시 시점을 판단하는 판단부와, 판단부에서 리셋 개시 시점에 대응되는 판단신호가 출력되면, 데이터 전달용 구동 전압을 로컬 입출력 라인의 프리차지 전압으로 제공하는 구동부를 포함하여 구성되어, 데이터 전달용 구동 전압을 로컬 입출력 라인 프리차지 전압으로 인가함으로써 프리차지 성능을 개선하여 고속 동작이 가능하게 하는 데이터 입출력 제어 회로를 제공하는 효과가 있다.

Description

데이터 입출력 제어 회로{Data I/O Control Circuit}
도 1은 종래의 데이터 입출력 제어 회로를 나타내는 도면.
도 2는 본 발명의 실시예에 따른 데이터 입출력 제어 회로를 나타내는 도면.
도 3은 종래와 본 발명의 데이터 입출력 제어회 로의 프리차지 타이밍을 비교한 도면.
본 발명은 반도체 회로에 관한 것으로, 더욱 상세하게는 글로벌 입출력 라인과 로컬 입출력 라인 간의 데이터를 전송하는 데이터 입출력 제어 회로에 관한 것이다.
일반적으로, 공정 기술 및 설계 기술의 발전으로 반도체 메모리가 고집적화되고 공급전원이 낮아지면서 고속동작화 되어가는 추세에서 다수의 메모리 셀어레이와 연결된 비트라인 및 로컬 입출력 라인의 프리차지에 걸리는 시간은 동작속도에 큰 영향을 미친다.
반도체 메모리는 도 1에 도시된 바와 같이, 글로벌 입출력 라인 GIO, GIOB를 리드 동작과 라이트 동작에서 공용으로 사용한다.
리드 동작에서는 선택된 셀의 데이터가 비트라인 센스앰프를 통해 증폭되어 비트라인에 실린 상태에서, 로컬 입출력 라인 리셋 신호 LIO_RST가 하이 레벨로 디스에이블되어 로컬 입출력 라인 LIO, LIOB가 VCC/2 레벨로 플로팅(floating)되면, 상기 데이터가 로컬 입출력 라인 LIO, LIOB로 전달되어 로컬 입출력 라인 LIO, LIOB에 소정의 전압차가 발생하면 입출력 센스앰프가 상기 데이터를 증폭하여 출력한다.
라이트 동작에서는 로컬 입출력 라인 리셋 신호 LIO_RST가 하이 레벨로 디스에이블되어 로컬 입출력 라인 LIO, LIOB가 플로팅된 상태에서 라이트 인에이블 신호 BWEN이 하이 레벨로 인에이블되면, 글로벌 입출력 라인 GIO, GIOB에 실린 데이터가 라이트 드라이버부(140)에 인가되어 로컬 입출력 라인 LIO, LIOB를 구동하여, 로컬 입출력 라인 LIO, LIOB에 실린 데이터는 비트라인을 통해 메모리 셀에 쓰여진다.
한편, 로컬 입출력 라인 LIO, LIOB는 로컬 입출력 라인 리셋 신호 LIO_RST 신호가 로우 레벨로 인에이블되면, 로컬 입출력 라인 LIO, LIOB를 프리차지(Precharge)하여 다음 데이터를 받아들일 준비를 한다. 다시말해, 로컬 입출력 라인 LIO, LIOB는 리드 동작 또는 라이트 동작 이전과 이후에 VCC/2 레벨로 프리차지되어야 한다.
그러나, 상기와 같은 방법으로 고속 동작을 구현하는 경우, 라이트 동작에서의 로딩(Loading)과 프리차지부(160)의 구동력 문제로, 많이 벌어진 로컬 입출력 라인 LIO, LIOB를 프리차지시키기 위한 충분한 시간이 필요한데, 그 충분한 시간 이전에 리드 동작이 시작되는 경우 프리차지 동작이 중단된다.
따라서, 로컬 입출력 라인 LIO, LIOB가 완전히 프리차지되지 않은 상태에서 리드 동작을 수행하는 경우, 특히, 리드 동작의 데이터가 쓰기 동작의 데이터와 상반되는 경우 일반적인 리드 동작보다 로컬 입출력 라인 LIO, LIOB에 데이터를 전달하는 시간이 길어진다.
한편, 로컬 입출력 라인 LIO, LIOB에 데이터가 천이되기 이전에 입출력 센스앰프가 데이터를 증폭하는 경우, 잘못된 데이터를 출력하여 불량(Fail)을 유발시키므로 동작 속도를 빠르게 할 수 없다.
따라서, 본 발명의 목적은 로컬 입출력 라인 리셋 신호가 인에이블될 때 라이트 드라이버를 동작시켜 데이터 전달용 구동 전압을 로컬 입출력 라인 프리차지 전압으로 인가하여 프리차지 성능을 개선함으로써 고속 동작이 가능한 데이터 입출력 제어 회로를 제공하는 데 있다.
본 발명의 다른 목적은 상기 라이트 드라이버를 로컬 입출력 라인의 프리차지 동작에 구동되게 함으로써 면적을 개선한 데이터 입출력 제어 회로를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명은 글로벌 입출력 라인과 로컬 입출력 라인 간의 데이터 전달을 수행하는 데이터 입출력 제어 회로에 있어서, 상기 로컬 입출력 라인의 리셋 개시 시점을 판단하는 판단부; 상기 판단부에서 상기 리셋 개 시 시점에 대응되는 판단신호가 출력되면, 데이터 전달용 구동 전압을 상기 로컬 입출력 라인의 프리차지 전압으로 제공하는 구동부;를 포함하여 구성됨을 특징으로 한다.
여기서, 상기 판단부는 반전된 로컬 입출력 라인 리셋 신호와 상기 글로벌 입출력 라인으로부터 제공되는 데이터 신호를 논리결합하여 상기 판단신호를 출력하는 노아게이트를 포함하여 구성됨이 바람직하다.
그리고, 상기 구동부는 게이트로 인가되는 상기 판단신호에 의해 상기 데이터 전달용 구동 전압을 상기 로컬 입출력 라인으로 제공하는 PMOS 트랜지스터;게이트로 인가되는 상기 데이터 신호에 의해 접지 전압을 상기 로컬 입출력 라인으로 제공하는 NMOS 트랜지스터;를 포함하여 구성됨이 바람직하다.
상기 구동 전압은 전원 전압임이 바람직하다.
본 발명의 목적을 달성하기 위한 다른 데이터 입력 회로는, 글로벌 입출력 라인과 로컬 입출력 라인 간의 데이터 전달을 수행하는 데이터 입출력 제어회로에 있어서, 상기 로컬 입출력 라인의 리셋을 제어하는 리셋 신호를 제공하는 리셋 신호 제공부; 상기 리셋 신호가 디스에이블된 상태에서 라이트 인에이블 신호가 인에이블되면 상기 글로벌 입출력 라인에 인가된 상기 데이터를 구동하여 래치하는 제1 구동부; 상기 제1 구동부의 래치된 출력을 구동하여 상기 데이터를 상기 로컬 입출력 라인으로 출력하는 제1 구동과, 상기 리셋 신호에 따른 제2 구동을 수행하며, 상기 제2 구동에 따라 상기 로컬 입출력 라인에 상기 데이터 전달용 구동 전압을 프리차지 전압으로 제공하는 제 2 구동부; 및 상기 리셋 신호에 의하여 상기 구동 전압이 인가되는 상기 로컬 입출력 라인을 프치차지하는 프리차지부;를 포함하여 구성됨을 특징으로 한다.
여기서, 상기 리셋 신호 제공부는 상기 리셋 신호를 버퍼링하여 출력하는 짝수개의 인버터들을 포함하여 구성됨이 바람직하다.
그리고, 상기 제 1 구동부는 게이트로 상기 리셋 신호를 인가받아 상기 구동 전압을 출력 노드로 제공하는 제1 PMOS 트랜지스터; 상기 출력 노드와 접지 전압 사이에 직렬로 연결되며 게이트로 상기 라이트 인에이블 신호와 상기 글로벌 입출력 라인에 인가된 상기 데이터를 인가받아 상기 접지 전압을 상기 출력 노드로 제공하는 제1 및 제2 NMOS 트랜지스터; 및 상기 출력 노드의 신호를 래치하는 제1 및 제2 인버터;를 포함하여 구성된다.
그리고, 상기 제 2 구동부는 반전된 상기 리셋 신호와 반전된 상기 데이터를 논리조합하여 상기 로컬 입출력 라인의 개시 시점에 대응되는 판단신호를 출력하는 노아게이트; 게이트로 인가되는 상기 판단신호에 의해 상기 로컬 입출력 라인에 상기 구동 전압을 프리차지 전압으로 제공하는 PMOS 트랜지스터; 및 게이트로 인가되는 상기 데이터에 의해 상기 로컬 입출력 라인으로 접지 전압을 제공하는 NMOS 트랜지스터;를 포함하여 구성된다.
바람직하게는, 상기 프리차지부는 상기 로컬 입출력 라인 사이에 연결되고 게이트로 인가되는 상기 리셋 신호에 의해 상기 로컬 입출력 라인을 이퀄라이징하는 PMOS 트랜지스터를 구비한다.
본 발명의 목적을 달성하기 위한 또 다른 데이터 입력 회로는 글로벌 입출력 라인과 로컬 입출력 라인 간의 데이터 신호를 전달하는 데이터 입출력 제어 회로에 있어서, 상기 로컬 입출력 라인의 리셋을 제어하는 리셋 신호와 라이트 인에이블 신호에 의해 상기 글로벌 입출력 라인에 인가된 상기 데이터를 구동하여 래치하는 제1구동부; 및 상기 리셋 신호를 반전시킨 신호와 상기 제1 구동부에 래치된 신호에 의해 상기 로컬 입출력 라인을 구동하는 제2 구동부;를 포함하는 라이트 드라이버를 구비하고, 상기 라이트 드라이버는 상기 리셋 신호가 인에이블될 때 데이터 구동 전압을 상기 로컬 입출력 라인의 프리차지 전압으로 제공하는 것을 특징으로 한다.
상기 데이터 입출력 제어 회로는 상기 리셋 신호에 의해 상기 로컬 입출력 라인을 프리차지시키는 프리차지 장치를 더 포함하여 구성됨이 바람직하다.
여기서, 상기 프리차지 장치는 상기 리셋 신호에 의해 상기 로컬 입출력 라인을 이퀄라이징시키는 이퀄라이징부를 포함하여 구성됨이 바람직하다.
또한, 상기 프리차지 장치는 상기 리셋 신호에 의해 상기 로컬 입출력 라인으로 프리차지 전압을 인가하는 프리차지부를 더 포함하여 구성됨이 바람직하다.
상기 제1 구동부는 상기 리셋 신호와 상기 라이트 인에이블 신호에 의해 상기 글로벌 입출력 라인에 인가된 상기 데이터를 구동하는 제1 및 제2 구동수단; 상기 제1 및 제2 구동수단의 출력 신호를 각각 래치하는 제1 및 제2 래치수단;을 포함하여 구성된다.
상기 제2 구동부는 상기 리셋 신호를 반전한 신호와 상기 제1 구동부에 래치된 신호를 반전한 신호를 논리결합하는 노아게이트; 상기 노아게이트의 출력 신호 를 게이트로 인가받아 상기 데이터 구동 전압을 상기 로컬 입출력 라인으로 제공하는 PMOS 트랜지스터; 및 상기 제1 구동부에 래치된 신호를 게이트로 인가받아 상기 로컬 입출력 라인으로 접지 전압을 인가하는 NMOS 트랜지스터;를 포함하여 구성된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은, 라이트 드라이버로 제공되는 데이터 전달용 구동 전압을 로컬 입출력 라인 프리차지 전압으로 제공함으로써 프리차지 성능을 개선하여 고속 동작에 적합하며, 면적을 개선한 데이터 입출력 제어 회로에 관한 것으로 실시예가 도 2 같이 제시될 수 있다.
도 2를 참조하면, 본 발명의 실시예에 따른 데이터 입출력 제어 회로는, 리셋 신호 제공부(220), 라이트 드라이버부(240) 및 프리차지부(260)을 포함하여 구성된다.
리셋 신호 제공부(220)는 프리차지 명령에 의해 출력되는 로컬 입출력 라인 리셋 신호 LIO_RST를 버퍼링하여 출력하는 짝수개의 인버터들(INV1, INV2)을 포함하여 구성될 수 있으며, 로컬 입출력 라인 리셋 신호 LIO_RST는 로우 레벨로 인에이블되는 신호이다.
라이트 드라이버부(240)는 제1 구동부(242), 래치부(244), 판단부(246) 및 제2 구동부(248)를 포함하여 구성된다.
제1 구동부(242)는 게이트로 로컬 입출력 라인 리셋 신호 LIO_RST를 인가받아 전원 전압 VDD를 출력 노드(ND1, ND2)로 제공하는 PMOS 트랜지스터(PM1, PM2) 와, 출력 노드(ND1, ND2)와 접지 전압 VSS 사이에 직렬로 연결되며 게이트로 라이트 인에이블 신호 BWEN와 글로벌 입출력 라인 GIOB, GIO에 인가된 데이터를 각각 인가받아 접지 전압 VSS을 출력 노드(ND1, ND2)로 제공하는 NMOS 트랜지스터들(<NM1, NM2>, <NM3, NM4>)를 포함하여 구성될 수 있다.
래치부(244)는 출력 노드(ND1, ND2)에서 출력되는 신호를 래치하고 래치된 데이터 신호 D_LAT1, D_LAT2을 출력하는 인버터들(<INV3, INV4>, <INV5, INV6>)을 포함하여 구성될 수 있다.
판단부(246)는 래치된 데이터 신호 D_LAT1, D_LAT2와 반전된 로컬 입출력 라인 리셋 신호 LIO_RST를 인가받아 판단신호 CON1, CON2를 출력하는 노아게이트(NOR1, NOR2)를 포함하여 구성될 수 있다.
제2 구동부(248)는 게이트로 판단신호 CON1, CON2를 인가받아 전원 전압 VDD를 로컬 입출력 라인 LIO, LIOB로 공급하는 PMOS 트랜지스터(PM3, PM4)와, 게이트로 래치된 데이터 신호 D_LAT1, D_LAT2를 인가받아 접지 전압 VSS를 로컬 입출력 라인 LIO, LIOB로 공급하는 NMOS 트랜지스터(NM5, NM6)를 포함하여 구성될 수 있다.
프리차지부(260)는 로컬 입출력 라인 LIO, LIOB 사이에 연결되고 게이트로 인가되는 로컬 입출력 라인 리셋 신호 LIO_RST에 의해 로컬 입출력 라인 LIO, LIOB를 동일 전압 레벨로 이퀄라이징시키는 PMOS 트랜지스터(PM5)를 포함하여 구성될 수 있다.
여기서, 프리차지부(260)는 로컬 입출력 라인 LIO, LIOB 사이에 직렬로 연결 되어 게이트로 인가되는 상기 로컬 입출력 라인 리셋 신호 LIO_RST에 의해 로컬 입출력 라인 프리차지 전압 예를 들면, VCORE를 제공하는 PMOS 트랜지스터들로 구성된 프리차지수단을 더 포함하여 구성될 수 있다.
본 발명의 데이터 입출력 제어 회로의 동작을 살펴보면, 동작이 시작되기 전, 로컬 입출력 라인 리셋 신호 LIO_RST와, 래치된 데이터 신호 D_LAT1, D_LAT2가 각각 로우 레벨이므로 판단부(246)에서 출력되는 판단신호 CON1, CON2가 로우 레벨이 된다. 따라서, 제2 구동부(248)의 NMOS 트랜지스터(NM5, NM6)가 턴오프되고 PMOS 트랜지스터(PM3, PM4)가 턴온되어 전원 전압 VDD이 로컬 입출력 라인 LIO, LIOB로 제공되어 프리차지되며, 프리차지부(260)의 PMOS 트랜지스터(PM5)가 구동되어 로컬 입출력 라인 LIO, LIOB를 이퀄라이징시킨다.
라이트 동작이 시작되어 로컬 입출력 라인 리셋 신호 LIO_RST는 하이 레벨로 디스에이블되어 프리차지부(260)의 PMOS 트랜지스터(PM5)가 턴오프되어 로컬 입출력 라인 LIO, LIOB가 플로팅되고, 라이트 인에이블 신호 BWEN이 하이 레벨로 인에이블되면, 글로벌 입출력 라인 GIO, GIOB에 실린 데이터에 따라 래치된 데이터 신호 D_LAT1 또는 래치된 데이터 신호 D_LAT2가 로우 레벨로 떨어지고 이에 대응되어 판단부(246)의 판단신호 CON1 또는 판단신호 CON2가 로우 레벨이 된다.
따라서, 제2 구동부(248)는 래치된 데이터 신호 D_LAT1, D_LAT2를 로컬 입출력 라인 LIO, LIOB로 전달한다.
예컨데, 글로벌 입출력 라인 GIOB에 실린 데이터가 로우 레벨인 경우, 래치된 데이터 신호 D_LAT1이 로우 레벨로 떨어지고 래치된 데이터 신호 D_LAT2는 하이 레벨을 유지한다. 따라서, 판단부(246)의 판단신호 CON1은 로우 레벨이 되고 판단신호 CON2는 하이 레벨이 되므로, 제2 구동부(248)은 로컬 입출력 라인 LIO를 하이 레벨로 구동시키고 로우 입출력 라인 LIOB를 로우 레벨로 구동시킨다.
라이트 동작 이후 라이트 인에이블 신호 BWEN가 로우 레벨로 디스에이블되고 프리차지 명령에 의해 로컬 입출력 라인 리셋 신호 LIO_RST가 로우 레벨로 인에이블되면, 래치된 데이터 신호 D_LAT1, D_LAT2 및 판단신호 CON1, CON2가 로우 레벨이되어 제2 구동부(248)는 로컬 입출력 라인 LIO, LIOB로 전원 전압 VDD를 공급하여 로컬 입출력 라인 LIO, LIOB를 빠르게 프리차지 한다. 또한, 로컬 입출력 라인 리셋 신호 LIO_RST에 의해 프리차지부(260)이 구동하여 로컬 입출력 라인 LIO, LIOB를 이퀄라이징한다.
프리차지부(260)가 로컬 입출력 라인 LIO, LIOB 사이에 직렬로 연결되어 게이트로 인가되는 상기 로컬 입출력 라인 리셋 신호 LIO_RST에 의해 로컬 입출력 라인 프리차지 전압 예를 들면, VCORE를 제공하는 PMOS 트랜지스터들로 구성된 프리차지수단을 더 포함하는 경우, 프리차지 속도를 더욱 개선시킬 수 있다.
도 3을 참조하면, 도 1과 같은 종래 데이터 입출력 제어 회로에 따른 로컬 입출력 라인 LIO, LIOB의 프리차지 파형도 A의 기울기 보다 도 2와 같은 본 발명의 데이터 입출력 제어 회로에 따른 로컬 입출력 라인 LIO, LIOB의 프리차지 파형도 B의 기울기가 가파르게 나타나므로 tRAS를 개선하여 고속 동작에 적합하다.
이와 같이, 본 발명은 라이트 드라이버부(240)을 구성하는 제2 구동부(248)의 PMOS 트랜지스터(PM3, PM4)를 프리차지 동작 구간에 구동시켜 데이터 구동용 전 압 VDD를 로컬 입출력 라인 LIO, LIOB의 프리차지 전압으로 제공함으로써 프리차지 속도를 개선하여 고속동작에 적합하고, 프리차지부(260)의 구성을 간소화시킴으로써 면적을 개선한 데이터 입출력 제어 회로를 제공한다.
따라서, 본 발명에 의하면, 로컬 입출력 라인 리셋 신호가 인에이블될 때 라이트 드라이버를 동작시켜 데이터 전달용 구동 전압을 로컬 입출력 라인 프리차지 전압으로 인가함으로써 프리차지 성능을 개선하여 고속 동작이 가능하게 하는 데이터 입출력 제어 회로를 제공하는 효과가 있다.
또한, 본 발명에 의하면, 로컬 입출력 라인 프리차지 동작에 상기 라이트 드라이버를 구동시킴으로써 프리차지 전원 공급을 공급하는 소자 수를 줄여 면적을 개선한 데이터 입출력 제어 회로를 제공하는 효과가 있다.

Claims (15)

  1. 글로벌 입출력 라인과 로컬 입출력 라인 간의 데이터 전달을 수행하는 데이터 입출력 제어 회로에 있어서,
    상기 로컬 입출력 라인의 리셋 개시 시점을 판단하는 판단부;
    상기 판단부에서 상기 리셋 개시 시점에 대응되는 판단신호가 출력되면, 데이터 전달용 구동 전압을 상기 로컬 입출력 라인의 프리차지 전압으로 제공하는 구동부;
    를 포함하여 구성됨을 특징으로 하는 데이터 입출력 제어 회로.
  2. 제 1 항에 있어서,
    상기 판단부는
    반전된 로컬 입출력 라인 리셋 신호와 상기 글로벌 입출력 라인으로부터 제공되는 데이터 신호를 논리결합하여 상기 판단신호를 출력하는 노아게이트를 포함하여 구성됨을 특징으로 하는 데이터 입출력 제어 회로.
  3. 제 1 항에 있어서,
    상기 구동부는
    게이트로 인가되는 상기 판단신호에 의해 상기 데이터 전달용 구동 전압을 상기 로컬 입출력 라인으로 제공하는 PMOS 트랜지스터;
    게이트로 인가되는 상기 데이터 신호에 의해 접지 전압을 상기 로컬 입출력 라인으로 제공하는 NMOS 트랜지스터;
    를 구비함을 특징으로 하는 데이터 입출력 제어 회로.
  4. 제 1 항에 있어서,
    상기 구동 전압은 전원 전압임을 특징으로 하는 데이터 입출력 제어 회로.
  5. 글로벌 입출력 라인과 로컬 입출력 라인 간의 데이터 전달을 수행하는 데이터 입출력 제어회로에 있어서,
    상기 로컬 입출력 라인의 리셋을 제어하는 리셋 신호를 제공하는 리셋 신호 제공부;
    상기 리셋 신호가 디스에이블된 상태에서 라이트 인에이블 신호가 인에이블되면 상기 글로벌 입출력 라인에 인가된 상기 데이터를 구동하여 래치하는 제1 구동부;
    상기 제1 구동부의 래치된 출력을 구동하여 상기 데이터를 상기 로컬 입출력 라인으로 출력하는 제1 구동과, 상기 리셋 신호에 따른 제2 구동을 수행하며, 상기 제2 구동에 따라 상기 로컬 입출력 라인에 상기 데이터 전달용 구동 전압을 프리차지 전압으로 제공하는 제 2 구동부; 및
    상기 리셋 신호에 의하여 상기 구동 전압이 인가되는 상기 로컬 입출력 라인을 프치차지하는 프리차지부;
    를 포함하여 구성됨을 특징으로 하는 데이터 입출력 제어 회로.
  6. 제 5 항에 있어서,
    상기 리셋 신호 제공부는
    상기 리셋 신호를 버퍼링하여 출력하는 짝수개의 인버터들을 포함하여 구성됨을 특징으로 데이터 입출력 제어 회로.
  7. 제 5 항에 있어서,
    상기 제 1 구동부는
    게이트로 상기 리셋 신호를 인가받아 상기 구동 전압을 출력 노드로 제공하는 제1 PMOS 트랜지스터;
    상기 출력 노드와 접지 전압 사이에 직렬로 연결되며 게이트로 상기 라이트 인에이블 신호와 상기 글로벌 입출력 라인에 인가된 상기 데이터를 인가받아 상기 접지 전압을 상기 출력 노드로 제공하는 제1 및 제2 NMOS 트랜지스터; 및
    상기 출력 노드의 신호를 래치하는 제1 및 제2 인버터;
    를 포함하여 구성됨을 특징으로 하는 데이터 입출력 제어 회로.
  8. 제 5 항에 있어서,
    상기 제 2 구동부는
    반전된 상기 리셋 신호와 반전된 상기 데이터를 논리조합하여 상기 로컬 입 출력 라인의 개시 시점에 대응되는 판단신호를 출력하는 노아게이트;
    게이트로 인가되는 상기 판단신호에 의해 상기 로컬 입출력 라인에 상기 구동 전압을 프리차지 전압으로 제공하는 PMOS 트랜지스터; 및
    게이트로 인가되는 상기 데이터에 의해 상기 로컬 입출력 라인으로 접지 전압을 제공하는 NMOS 트랜지스터;
    를 포함하여 구성됨을 특징으로 하는 데이터 입출력 제어 회로.
  9. 제 5 항에 있어서,
    상기 프리차지부는
    상기 로컬 입출력 라인 사이에 연결되고 게이트로 인가되는 상기 리셋 신호에 의해 상기 로컬 입출력 라인을 이퀄라이징하는 PMOS 트랜지스터;
    를 구비함을 특징으로 하는 데이터 입출력 제어 회로.
  10. 글로벌 입출력 라인과 로컬 입출력 라인 간의 데이터 신호를 전달하는 데이터 입출력 제어 회로에 있어서,
    상기 로컬 입출력 라인의 리셋을 제어하는 리셋 신호와 라이트 인에이블 신호에 의해 상기 글로벌 입출력 라인에 인가된 상기 데이터를 구동하여 래치하는 제1구동부; 및
    상기 리셋 신호를 반전시킨 신호와 상기 제1 구동부에 래치된 신호에 의해 상기 로컬 입출력 라인을 구동하는 제2 구동부;
    를 포함하는 라이트 드라이버를 구비하고, 상기 라이트 드라이버는 상기 리셋 신호가 인에이블될 때 데이터 구동 전압을 상기 로컬 입출력 라인의 프리차지 전압으로 제공하는 것을 특징으로 하는 데이터 입출력 제어 회로.
  11. 제 10 항에 있어서,
    상기 데이터 입출력 제어 회로는
    상기 리셋 신호에 의해 상기 로컬 입출력 라인을 프리차지시키는 프리차지 장치를 더 포함하여 구성됨을 특징으로 하는 데이터 입출력 제어 회로.
  12. 제 11 항에 있어서,
    상기 프리차지 장치는
    상기 리셋 신호에 의해 상기 로컬 입출력 라인을 이퀄라이징시키는 이퀄라이징부를 포함하여 구성됨을 특징으로 하는 데이터 입출력 제어 회로.
  13. 제 12 항에 있어서,
    상기 프리차지 장치는
    상기 리셋 신호에 의해 상기 로컬 입출력 라인으로 프리차지 전압을 인가하는 프리차지부를 더 포함하여 구성됨을 특징으로 하는 데이터 입출력 제어 회로.
  14. 제 10 항에 있어서,
    상기 제1 구동부는
    상기 리셋 신호와 상기 라이트 인에이블 신호에 의해 상기 글로벌 입출력 라인에 인가된 상기 데이터를 구동하는 제1 및 제2 구동수단;
    상기 제1 및 제2 구동수단의 출력 신호를 각각 래치하는 제1 및 제2 래치수단;
    을 포함하여 구성됨을 특징으로 하는 데이터 입출력 제어 회로.
  15. 제 10 항에 있어서,
    상기 제2 구동부는
    상기 리셋 신호를 반전한 신호와 상기 제1 구동부에 래치된 신호를 반전한 신호를 논리결합하는 노아게이트;
    상기 노아게이트의 출력 신호를 게이트로 인가받아 상기 데이터 구동 전압을 상기 로컬 입출력 라인으로 제공하는 PMOS 트랜지스터; 및
    상기 제1 구동부에 래치된 신호를 게이트로 인가받아 상기 로컬 입출력 라인으로 접지 전압을 인가하는 NMOS 트랜지스터;
    를 포함하여 구성됨을 특징으로 하는 데이터 입출력 제어 회로.
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* Cited by examiner, † Cited by third party
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