KR20020016116A - 반도체 메모리의 프리차지 제어회로 - Google Patents

반도체 메모리의 프리차지 제어회로 Download PDF

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Abstract

본 발명은 반도체 메모리의 프리차지 제어회로에 관한 것으로, 종래 반도체 메모리의 프리차지 제어회로는 메인 입출력라인을 프리차지시키는 프리차지전압 값이 상대적으로 높아 데이터의 고전위와 저전위의 전압 레벨이 필요이상 차이가 남으로써, 데이터 출력 후 다시 프리차지시키는데 소요되는 시간이 많이드는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 복수의 반도체 메모리를 구비하여 데이터를 저장하는 메모리셀부의 로컬입출력라인을 로컬프리차지신호에 따라 균등한 전압으로 프리차지하는 로컬 프리차지 제어부와; 전송게이트를 통해 상기 로컬 입출력라인에 연결되는 메인입출력라인을 메인프리차지제어신호의 인가에 따라 프리차지하는 메인 프리차지 제어부를 포함하는 반도체 메모리의 프리차지 제어회로에 있어서, 읽기 인에이블신호에 따라 동작하여 메인 입출력라인에 상기 프리차지전압 보다 0.3V 낮은 기준전압을 인가하여, 데이터의 고전위레벨과 저전위레벨의 전위차를 메인앰프가 인식할 수 있는 최소값으로 유지하는 전압제어부를 포함하여 데이터의 출력시 메인 입출력라인간의 전위차가 설정된 전압차 이상으로 발생하지 않도록 제어함으로써, 프리차지에 필요한 시간을 단축하여 반도체 메모리의 동작속도를 향상시키는 효과가 있다.

Description

반도체 메모리의 프리차지 제어회로{PRECHARGE CONTROL CIRCUIT FOR SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리의 프리차지 제어회로에 관한 것으로, 특히 디램에 있어서 입출력 라인의 전압값이 특정값 이하로 내려가는 것을 방지하여, 프리차지 시간을 단축할 수 있도록 한 반도체 메모리의 프리차지 제어회로에 관한 것이다.
도1은 종래 반도체 메모리의 프리차지 제어회로도로서, 이에 도시한 바와 같이 복수의 반도체 메모리를 구비하여 데이터를 저장하는 메모리셀부(1)의 로컬입출력라인(LIOT,LIOB)을 로컬프리차지신호(LIOEQ)에 따라 균등한 전압으로 프리차지하는 로컬 프리차지 제어부(2)와; 전송게이트(TG1,TG2)를 통해 상기 로컬 입출력라인(LIOT,LIOB)에 연결되어 상기 메모리셀부(1)로 부터 출력되는 데이터를 메인입출력라인(MIOT,MIOB)를 통해 인가받아 증폭하여 출력하는 메인앰프(4)와; 메인프리차지제어신호(MIOEQ)의 인가에 따라 상기 메인입출력라인(MIOT,MIOB)을 프리차지하는 메인 프리차지 제어부(3)로 구성된다.
상기 로컬 프리차지 제어부(2)는 상기 로컬 입출력라인(LIOT,LIOB)의 사이에 직렬접속되고, 각 게이트에 인가되는 상기 로컬프리차지제어신호(LIOEQ)에 따라 도통제어되어 접점에 인가되는 프리차지전압(VBLR)을 상기 로컬 입출력라인(LIOT, LIOB)에 인가하는 엔모스 트랜지스터(NM1,NM2)와; 상기 로컬프리차지제어신호(LIOEQ)를 게이트에 인가받으며, 소스와 드레인이 각각 로컬입출력라인(LIOT,LIOB)에 접속되어, 로컬 프리차지제어신호(LIOEQ)가 고전위일때로컬 입출력라인(LIOT,LIOB)를 연결하는 엔모스 트랜지스터(NM3)으로 구성된다.
상기 메인 프리차지 제어부(3)는 상기 메인 입출력라인(MIOT,MIOB)의 사이에 직렬접속되고, 각 게이트에 인가되는 상기 메인프리차지제어신호(MIOEQ)에 따라 도통제어되어 접점에 인가되는 프리차지전압(VDL)을 상기 메인 입출력라인(MIOT,MIOB)에 인가하는 피모스 트랜지스터(PM1,PM2)와; 상기 메인 프리차지제어신호(MIOEQ)를 게이트에 인가받으며, 소스와 드레인이 각각 메인 입출력라인(MIOT,MIOB)에 접속되어, 메인 프리차지제어신호(MIOEQ)가 저전위일때 메인 입출력라인(MIOT,MIOB)를 연결하는 피모스 트랜지스터(PM3)로 구성된다.
이하, 상기와 같이 구성된 종래 반도체 메모리의 프리차지 제어회로의 동작을 설명한다.
먼저, 복수의 반도체 메모리셀을 포함하는 메모리셀부(1)로 부터 데이터를 출력하기 이전에, 로컬 프리차지제어신호(LIOEQ)가 고전위로 인가되어, 상기 로컬 프리차지 제어부(2)의 엔모스 트랜지스터(NM1~NM3)를 모두 도통시킴으로써, 로컬 입출력라인(LIOT,LIOB)을 프리차지전압(VBLR)의 값으로 프리차지한다.
이때의 프리차지전압(VBLR)은 상기 메모리셀부(1)의 비트라인의 프리차지전압과 동일한 값이다.
그 다음, 저전위의 메인 프리차지제어신호(MIOEQ)가 인가되어 메인 프리차지 제어부(3)의 모든 피모스 트랜지스터(PM1~PM3)를 도통시켜, 메인입출력라인(MIOT, MIOB)가 프리차지전압(VDL)으로 프리차지되도록 한다.
이때의 프리차지전압(VDL)은 로컬 입출력라인(LIOT,LIOB)의프리차지전압(VBLR)의 약 두배의 전압값이며, 이때의 프리차지전압(VDL)은 센스앰프의 전원전압값과 동일한 전압이다.
이와 같이 로컬 입출력라인(LIOT,LIOB)과 메인 입출력라인(MIOT,MIOB)가 프리차지된 후에, 상기 로컬 프리차지제어신호(LIOEQ)와 메인 프리차지제어신호(MIOEQ)가 각각 저전위와 고전위로 천이하여, 엔모스 트랜지스터(NM1~NM3)와 피모스 트랜지스터(PM1~PM3)를 턴오프시킨다.
그 다음, 상기 메모리셀부(1)의 비트라인을 통해 데이터가 출력되며, 이는 로컬 입출력라인(LIOT,LIOB)에 인가되고, 전송게이트(TG1,TG2)를 통해 그 데이터는 메인 입출력라인(MIOT,MIOB)에 인가된다.
도2는 데이터가 출력될때 상기 메인 입출력라인(MIOT,MIOB)의 전압변화를 보인 그래프도로서, 이에 도시한 바와 같이 상기 로컬 입출력라인(LIOT,LIOB)을 통해 인가된 데이터는 프리차지 전압(VDL)이 상대적으로 높은 값임에 의해, 저전위레벨과 고전위레벨의 전압차가 크게 된다. 이와 같이 데이터의 전압차가 커진 상태에서, 데이터의 출력을 종료하고, 다시 프리차지 동작을 수행하기 위해서는 그 큰 전압차를 균일한 값으로 하기 위해서 상대적으로 긴 프리차지 시간이 소요하게 된다.
상기한 바와 같이 종래 반도체 메모리의 프리차지 제어회로는 메인 입출력라인을 프리차지시키는 프리차지전압 값이 상대적으로 높아 데이터의 고전위와 저전위의 전압 레벨이 필요이상 차이가 남으로써, 데이터 출력 후 다시 프리차지시키는데 소요되는 시간이 많이드는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 데이터 출력시 저전위레벨과 고전위레벨의 차이를 메인엠프에서 인식할 수 있는 최소의 범위로 한정하여, 프리차지 시간을 단축할 수 있는 반도체 메모리의 프리차지 제어회로를 제공함에 그 목적이 있다.
도1은 종래 반도체 메모리의 프리차지 제어회로도.
도2는 종래 반도체 메모리의 메인 입출력라인을 통해 출력되는 데이터의 전위를 보인 그래프도.
도3은 본 발명 반도체 메모리의 프리차지 제어회로도.
도4는 본 발명 반도체 메모리의 메인 입출력라인을 통해 출력되는 데이터의 전위를 보인 그래프도.
*도면의 주요 부분에 대한 부호의 설명*
1:메모리셀부 2:로컬 프리차지제어부
3:메인 프리차지제어부 4:메인엠프
5:전압제어부 6:기준전압 발생부
상기와 같은 목적은 복수의 반도체 메모리를 구비하여 데이터를 저장하는 메모리셀부의 로컬입출력라인을 로컬프리차지신호에 따라 균등한 전압으로 프리차지하는 로컬 프리차지 제어부와; 전송게이트를 통해 상기 로컬 입출력라인에 연결되는 메인입출력라인을 메인프리차지제어신호의 인가에 따라 프리차지하는 메인 프리차지 제어부를 포함하는 반도체 메모리의 프리차지 제어회로에 있어서, 읽기 인에이블신호에 따라 동작하여 메인 입출력라인에 상기 프리차지전압 보다 0.3V 낮은 기준전압을 인가하여, 데이터의 고전위레벨과 저전위레벨의 전위차를 메인앰프가 인식할 수 있는 최소값으로 유지하는 전압제어부를 더 포함하여 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명 반도체 메모리의 프리차지 제어회로도로서, 이에 도시한 바와 같이 도1에 도시한 종래의 기술구성에 메인앰프(4)의 읽기 인에이블신호(READEN)에 따라 동작하여 메인 입출력라인(MIOT,MIOB) 각각에 상기 프리차지전압(VDL) 보다 0.3V 낮은 기준전압(VREF)을 인가하여, 데이터의 고전위레벨과 저전위레벨의 전위차를 메인앰프(4)가 인식할 수 있는 최소값으로 유지하는 전압제어부(5)를 더 포함하여 구성된다.
상기 전압제어부(5)는 전원전압을 각각의 소스에 인가받으며, 각각의 게이트가 일측의 드레인에 접속된 피모스 트랜지스터(PM4,PM5)와; 상기 피모스 트랜지스터(PM4)의 드레인에 드레인이 접속됨과 아울러 메인 입출력라인(MIOB)에 게이트가 접속된 엔모스 트랜지스터(NM4)와; 상기 피모스 트랜지스터(PM5)의 드레인에 드레인이 접속됨과 아울러 기준전압발생부(6)의 상기 프리차지전압(VDL)보다 0.3V낮은 기준전압(VREF)을 게이트에 인가받는 엔모스 트랜지스터(NM5)와; 드레인이 상기 엔모스 트랜지스터(NM4,NM5)의 소스에 공통접속되고, 소스가 접지되며, 게이트에 인가되는 읽기 인에이블신호(READEN)에 따라 도통제어되는 엔모스 트랜지스터(NM6)와; 소스가 상기 메인 입출력라인(MIOB)에 접속되고, 드레인이 상기 엔모스 트랜지스터(NM5)의 게이트에 접속되고, 게이트가 상기 피모스 트랜지스터(PM5)와 엔모스 트랜지스터(NM5)의 접점에 연결된 피모스 트랜지스터(PM6)로 구성된다.
이하, 상기와 같이 구성된 본 발명 반도체 메모리의 프리차지 제어회로의 동작을 설명한다.
먼저, 복수의 반도체 메모리셀을 포함하는 메모리셀부(1)로 부터 데이터를 출력하기 이전에, 로컬 프리차지제어신호(LIOEQ)가 고전위로 메인 프리차지제어신호(MIOEQ)가 저전위로 인가되어, 상기 로컬 프리차지 제어부(2)의 엔모스 트랜지스터(NM1~NM3)와 메인 프리차지 제어부(3)의 피모스 트랜지스터(PM1~PM3)를 모두 도통시킴으로써, 로컬 입출력라인(LIOT,LIOB)을 프리차지전압(VBLR)의 값으로 프리차지하고, 메인 입출력라인(MIOT,MIOB)을 프리차지전압(VDL)의 값으로 프리차지한다.
이와 같은 상태에서 메모리셀부(1)의 데이터를 출력하면, 그 출력초기의 출력파형은 종래 도2에 도시한 바와 동일한 결과를 나타낸다.
그러나, 상기 메인 입출력라인(MIOB)의 전압이 필요이상으로 다른 메인 입출력라인(MIOT)의 전압레벨과 차이가 발생하는 경우에는 상기 전압조절부(5)로 부터 기준전압(VREF)가 인가되어 메인 입출력라인(MIOB,MIOT)의 전위차는 일정하게 유지된다.
상기와 같은 과정은 먼저, 읽기 인에이블신호(READEN)를 인가받은 엔모스 트랜지스터(NM6)는 턴온되고, 상기 입출력라인(MIOB)의 전위값을 인가받은 엔모스 트랜지스터(NM4)와 상기 고전위의 기준전압(VREF)을 인가받은 엔모스 트랜지스터(NM5)는 도통된다. 이에 따라 상기 엔모스 트랜지스터(NM4,NM5)의 드레인측 전위는 저전위가 된다.
그 다음, 상기 엔모스 트랜지스터(NM4)의 드레인측 전위가 저전위로 됨에 따라 피모스 트랜지스터(PM4,PM5)는 도통되고, 상기 엔모스 트랜지스터(NM5)의 드레인측이 저전위로 됨에 따라 피모스 트랜지스터(PM6)가 도통되어 기준전압(VREF)을 상기 입출력라인(MIOB)에 인가된다.
도4는 본 발명 반도체 메모리의 프리차지 제어회로의 제어에 의한 입출력라인(MIOT,MIOB)의 전위레벨 그래프도로서, 이에 도시한 바와 같이 상기 전압조절부(5)의 동작에 의해 상기 프리차지전압(VDL)보다 0.3V낮은 기준전압(VREF)이 인가됨에 따라 메인 입출력라인(MIOT,MIOB)의 전위차는 메인앰프(4)가 인식할 수 있는 최저값인 0.3V의 전위차를 유지하게 되며, 그 전압차가 더이상 커지지않도록 한다.
이와 같은 동작으로 데이터가 출력된 후, 다시 프리차지하는 과정에서는 상기 읽기 인에이블신호(READEN)가 저전위로 인가되어 엔모스 트랜지스터(NM6)를 턴오프시켜, 접지전압이 회로에 인가되지 않도록 함으로써, 전압조절부(5)의 동작을 정지시키고, 로컬 프리차지제어신호(LIOEQ)와 메인 프리차지제어신호(MIOEQ)를 각각 고전위와 저전위로 인가하여 프리차지시키게 되며, 이때의 메인 입출력라인(MIOT,MIOB)의 전위차가 종래에 비해 상대적으로 작게 되어 프리차지에 소요되는 시간이 단축된다.
상기한 바와 같이 본 발명 반도체 메모리의 프리차지 제어회로는 데이터의 출력시 메인 입출력라인간의 전위차가 설정된 전압차 이상으로 발생하지 않도록 제어함으로써, 프리차지에 필요한 시간을 단축하여 반도체 메모리의 동작속도를 향상시키는 효과가 있다.

Claims (2)

  1. 복수의 반도체 메모리를 구비하여 데이터를 저장하는 메모리셀부의 로컬입출력라인(LIOT,LIOB)을 로컬프리차지신호(LIOEQ)에 따라 균등한 전압으로 프리차지하는 로컬 프리차지 제어부와; 전송게이트를 통해 상기 로컬 입출력라인(LIOT,LIOB)에 연결되는 메인입출력라인(MIOT,MIOB)을 메인프리차지제어신호(MIOEQ)의 인가에 따라 프리차지하는 메인 프리차지 제어부를 포함하는 반도체 메모리의 프리차지 제어회로에 있어서, 읽기 인에이블신호에 따라 동작하여 메인 입출력라인(MIOB)에 상기 프리차지전압(VDL) 보다 0.3V 낮은 기준전압(VREF)을 인가하여, 데이터의 고전위레벨과 저전위레벨의 전위차를 메인앰프가 인식할 수 있는 최소값으로 유지하는 전압제어부를 더 포함하여 된 것을 특징으로 하는 반도체 메모리의 프리차지 제어회로.
  2. 제 1항에 있어서, 상기 전압제어부는 전원전압을 각각의 소스에 인가받으며, 각각의 게이트가 일측의 드레인에 접속된 피모스 트랜지스터(PM4,PM5)와; 상기 피모스 트랜지스터(PM4)의 드레인에 드레인이 접속됨과 아울러 메인 입출력라인(MIOB)에 게이트가 접속된 엔모스 트랜지스터(NM4)와; 상기 피모스 트랜지스터(PM5)의 드레인에 드레인이 접속됨과 아울러 기준전압발생부의 상기 프리차지전압(VDL)보다 0.3V낮은 기준전압(VREF)을 게이트에 인가받는 엔모스 트랜지스터(NM5)와; 드레인이 상기 엔모스 트랜지스터(NM4,NM5)의 소스에 공통접속되고, 소스가 접지되며, 게이트에 인가되는 읽기 인에이블신호(READEN)에 따라 도통제어되는 엔모스 트랜지스터(NM6)와; 소스가 상기 메인 입출력라인(MIOB)에 접속되고, 드레인이 상기 엔모스 트랜지스터(NM5)의 게이트에 접속되고, 게이트가 상기 피모스 트랜지스터(PM5)와 엔모스 트랜지스터(NM5)의 접점에 연결된 피모스 트랜지스터(PM6)로 구성하여 된 것을 특징으로 하는 반도체 메모리의 프리차지 제어회로.
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