JP2006344303A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】2組のメモリセルアレイU・Lが設けられ、それぞれのビット線BITUn・BITLnには、選択されたときに各ビット線をディスチャージするリファレンスセルRCELLU・RCELLLが接続されている。メモリセルアレイUがアクセスされるときには、リファレンスセルRCELLLが選択され、ビット線BITLnの電位がLレベルに低下すると、プリチャージパルス信号PCGUがLレベルになり、メモリセルアレイUからの読み出し動作が停止するとともに次のプリチャージが行われる。
【選択図】図3
Description
第1および第2のビット線と、
上記第1および第2のビット線を所定の電位にプリチャージするプリチャージ回路と、
それぞれ上記第1または第2のビット線に接続され、選択状態になったときに、保持する信号に応じて、プリチャージされた上記第1または第2のビット線の電荷を維持またはディスチャージする複数のメモリセルと、
上記メモリセルを選択するワード線と、
それぞれ上記第1または第2のビット線に接続され、選択状態になったときに、プリチャージされた上記第1または第2のビット線の電荷をディスチャージするリファレンスセルと、
上記リファレンスセルを選択するリファレンスセル用ワード線と、
を備えたことを特徴とする。
上記ビット線を所定の電位にプリチャージするプリチャージ回路と、
上記ビット線に接続され、選択状態になったときに、保持する信号に応じて、プリチャージされた上記ビット線の電荷を維持またはディスチャージする複数のメモリセルと、
上記メモリセルを選択するワード線と、
上記ビット線のプリチャージが停止するとともに、上記メモリセルが選択状態になってから所定の時間経過後に、上記ビット線の電位に応じた信号を保持するラッチ回路と、
を備えたことを特徴とする。
図1は、本発明の実施形態1の半導体集積回路の構成を示す回路図である。なお、以下の図においては、書き込みに関する回路は省略する。
プリチャージ信号PCがLレベルにされることによって、ビット線BIT1…の電位は出力回路BUF1のプリチャージトランジスタPTRによって電源電位にプリチャージされる。
第1の読み出し期間が始まり、プリチャージ信号PCがHレベルになると、所定の時間だけ、プリチャージパルス信号PCGがHレベルになり、プリチャージ動作が解除される。また、同時にアドレス信号に基づいて選択されるワード線RWL1が活性化されると、例えば読み出しデータ信号DO1は、一時的にHレベルとなる。ところが、ビット線BIT1の電荷は、メモリセルCELL(1,1)のNチャネルトランジスタNTR1・NTR2を介してディスチャージされ、やがてビット線BIT1の電位が所定のレベルまで低下すると、読み出しデータ信号DO1はLレベルになる。
上記第1の読み出しサイクルと同様に、プリチャージ信号PCがHレベルになってプリチャージ動作が解除される。また、ワード線RWL2が活性化されると、読み出しデータ信号DO1はHレベルとなる。また、メモリセルCELL(2,1)にはデータ「1」が記憶されているとNチャネルトランジスタNTR2はOFFであるため、ビット線BIT1の電荷はディスチャージされず(リーク電流を考慮すればわずかにディスチャージされるが)、読み出しデータ信号DO1はHレベルのままになる。
プリチャージ動作の停止期間および記憶データの読み出し動作期間が、より適切に制御される半導体記憶装置の例を説明する。この半導体記憶装置では、メモリセルに類似した構成のリファレンスセルによってビット線の電荷をディスチャージし、そのときのビット線電位の低下タイミングに応じて、読み出し動作期間が制御されるようになっている。
プリチャージ信号PCがLレベルにされることによって、全てのビット線BITU1・BITL1…の電位が、プリチャージトランジスタPU1・PL1…によって電源電位にプリチャージされる。
上記プリチャージによってビット線BITLnが(他のビット線BITL1…と同様に)Hレベルになっている状態で、プリチャージ信号PCがHレベルになると、プリチャージパルス信号PCGUがHレベルになる。
上記第1の読み出しサイクルと同様に、プリチャージ信号PCがHレベルになるとともに、メモリセルアレイLから記憶データが読み出されるためにアドレス信号ビットADDがLレベルになると、プリチャージパルス信号PCGU・PCGLがHレベルになってプリチャージが解除される。
プリチャージ動作の停止期間および記憶データの読み出し動作期間が、より一層適切に制御される半導体記憶装置の例を説明する。
実施形態2と同様に、プリチャージ信号PCがHレベルになるとプリチャージパルス信号PCGU・PCGLがHレベルになってプリチャージが解除されるとともに、ワード線RWLU1がHレベルにされると、メモリセルアレイUのメモリセルCELLU(1,1)に接続されたビット線BITU1等のディスチャージが開始されビット線電位が速やかに低下し、読み出しデータ信号DO1等がLレベルになる。
第2の読み出しサイクルで、メモリセルアレイUのワード線RWLU2に接続されたメモリセルCELLU(2,1)〜CELLU(2,n)の記憶データが読み出されるとすると、ワード線RWLU2がHレベルにされる。このとき、メモリセルCELLU(2,1)の記憶データが「1」であれば、ビット線BITU1の電位はリークによってわずかに低下するだけで、読み出しデータ信号DO1はHレベルに維持される。。
リファレンスセルでディスチャージされるビット線の電位の低下程度をデータが読み出されるビット線よりも確実に緩やかにするためには、図7に示すように、実施形態3等の構成に加えて、さらに、容量部CAPU1〜CAPUn・CAPL1〜CAPLn、および各容量部CAPU1…をスイッチ制御信号CAPUS・CAPLSに応じてビット線BITU1…に接続するスイッチ回路SWU1〜SWUn・SWL1〜SWLnを設けてもよい。
ADD アドレス信号ビット
BIT1〜BITn ビット線
BITL1〜BITLn ビット線
BITU1〜BITUn ビット線
BUF1〜BUFn 出力回路
BUF1’〜BUFn’ 出力回路
CAPU1〜CAPUn 容量部
CAPL1〜CAPLn 容量部
CAPUS スイッチ制御信号
CAPLS スイッチ制御信号
CELL(1,1)〜CELL(m,n) メモリセル
CELLL(1,1)〜CELLL(m,n) メモリセル
CELLU(1,1)〜CELLU(m,n) メモリセル
DCELLU1〜DCELLUn−1 ダミーセル
DCELLL1〜DCELLLn−1 ダミーセル
DO1〜DOn 読み出しデータ信号
INV1〜INV5 インバータ
NTR1・NTR2 Nチャネルトランジスタ
PC プリチャージ信号
PCG プリチャージパルス信号
PCGL プリチャージパルス信号
PCGU プリチャージパルス信号
PGEN パルス信号発生回路
PGEN’ パルス信号発生回路
PGEN” パルス信号発生回路
PTR プリチャージトランジスタ
PU1〜PUn プリチャージトランジスタ
PL1〜PLn プリチャージトランジスタ
RCELLU リファレンスセル
RCELLL リファレンスセル
RCELLU1〜RCELLUn リファレンスセル
RCELLL1〜RCELLLn リファレンスセル
RWL1〜RWLm ワード線
RWLL1〜RWLLm ワード線
RWLU1〜RWLUm ワード線
RWLUREF リファレンスワード線
RWLLREF リファレンスワード線
SWU1〜SWUn スイッチ回路
SWL1〜SWLn スイッチ回路
TINV トライステートインバータ
U メモリセルアレイ
L メモリセルアレイ
Claims (16)
- 第1および第2のビット線と、
上記第1および第2のビット線を所定の電位にプリチャージするプリチャージ回路と、
それぞれ上記第1または第2のビット線に接続され、選択状態になったときに、保持する信号に応じて、プリチャージされた上記第1または第2のビット線の電荷を維持またはディスチャージする複数のメモリセルと、
上記メモリセルを選択するワード線と、
それぞれ上記第1または第2のビット線に接続され、選択状態になったときに、プリチャージされた上記第1または第2のビット線の電荷をディスチャージするリファレンスセルと、
上記リファレンスセルを選択するリファレンスセル用ワード線と、
を備えたことを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
上記第1および第2のビット線のうちの一方のビット線に接続されたメモリセルが、保持された信号の読み出しのために選択される際に、他方のビット線に接続されたリファレンスセルが選択されるように構成されていることを特徴とする半導体記憶装置。 - 請求項2の半導体記憶装置であって、
上記第1および第2のビット線のプリチャージが停止してから、上記一方のビット線に接続されたメモリセルが選択されるとともに、上記他方のビット線に接続されたリファレンスセルが選択された後、上記他方のビット線の電位がディスチャージにより所定の電位に低下したときに、上記一方のビット線の電位に応じたデータの読み出しが行われるとともに、上記一方のビット線のプリチャージが開始されるように構成されていることを特徴とする半導体記憶装置。 - 請求項3の半導体記憶装置であって、
それぞれ複数の上記第1および第2のビット線と、
上記複数の第1のビット線のうちの少なくとも一部に接続された少なくとも1つの上記リファレンスセル、および上記複数の第2のビット線のうちの少なくとも一部に接続された少なくとも1つの上記リファレンスセルとを有し、
上記他方のビット線のうちの上記リファレンスセルが接続されたビット線の電位がディスチャージにより所定の電位に低下したときに、上記一方の各ビット線のプリチャージが開始されるように構成されていることを特徴とする半導体記憶装置。 - 請求項4の半導体記憶装置であって、
上記複数の第1のビット線にそれぞれ接続された複数の上記リファレンスセル、および上記複数の第2のビット線にそれぞれ接続された複数の上記リファレンスセルを有し、
全ての上記他方のビット線の電位がディスチャージにより所定の電位に低下したときに、上記一方の各ビット線のプリチャージが開始されるように構成されていることを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
上記メモリセル、およびリファレンスセルは、それぞれ上記第1または第2のビット線の電荷をディスチャージするMIS型トランジスタを有し、
上記リファレンスセルのMIS型トランジスタのゲート幅が、上記メモリセルのMIS型トランジスタのゲート幅よりも短いことを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
上記メモリセル、およびリファレンスセルは、それぞれ上記第1または第2のビット線の電荷をディスチャージするMIS型トランジスタを有し、
上記リファレンスセルのMIS型トランジスタのゲート長が、上記メモリセルのMIS型トランジスタのゲート長よりも長いことを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
上記メモリセル、およびリファレンスセルは、それぞれ上記第1または第2のビット線の電荷をディスチャージするMIS型トランジスタを有し、
上記リファレンスセルのMIS型トランジスタの閾値電圧が、上記メモリセルのMIS型トランジスタの閾値電圧よりも高いことを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
上記メモリセル、およびリファレンスセルは、それぞれ上記第1または第2のビット線の電荷をディスチャージするMIS型トランジスタを有し、
上記リファレンスセルのMIS型トランジスタの基板電位が、上記メモリセルのMIS型トランジスタの基板電位よりも、ディスチャージ電流が小さくなる電位になるように設定されていることを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
上記メモリセル、およびリファレンスセルは、それぞれ上記第1または第2のビット線の電荷をディスチャージするスイッチング素子を有し、
ディスチャージが開始される際の上記リファレンスセルのスイッチング素子の両端間の電位差が、上記メモリセルのスイッチング素子の両端間の電位差よりも小さくなるように構成されていることを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
上記メモリセル、およびリファレンスセルは、それぞれ上記第1または第2のビット線の電荷をディスチャージするスイッチング素子と、上記スイッチング素子を制御する制御回路とを有し、
上記リファレンスセルの制御回路に供給される電源電圧が、上記メモリセルの制御回路に供給される電源電圧よりも低いことを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
上記第1および第2のビット線に、スイッチ素子を介して容量素子が接続されていることを特徴とする半導体記憶装置。 - 請求項1の半導体記憶装置であって、
さらに、それぞれ上記第1および第2のビット線に接続された読み出し用のバッファを有し、
上記リファレンスセルが、上記メモリセルよりも上記バッファから遠い位置に配置されていることを特徴とする半導体記憶装置。 - ビット線と、
上記ビット線を所定の電位にプリチャージするプリチャージ回路と、
上記ビット線に接続され、選択状態になったときに、保持する信号に応じて、プリチャージされた上記ビット線の電荷を維持またはディスチャージする複数のメモリセルと、
上記メモリセルを選択するワード線と、
上記ビット線のプリチャージが停止するとともに、上記メモリセルが選択状態になってから所定の時間経過後に、上記ビット線の電位に応じた信号を保持するラッチ回路と、
を備えたことを特徴とする半導体記憶装置。 - 請求項14の半導体記憶装置であって、
上記ビット線のプリチャージが停止するとともに、上記メモリセルが選択状態になってから所定の時間経過後に、さらに、上記ビット線のプリチャージが行われるように構成されたことを特徴とする半導体記憶装置。 - 請求項14の半導体記憶装置であって、
上記ビット線は第1および第2のビット線を含み、
さらに、
それぞれ上記第1または第2のビット線に接続され、選択状態になったときに、プリチャージされた上記第1または第2のビット線の電荷をディスチャージするリファレンスセルと、
上記リファレンスセルを選択するリファレンスセル用ワード線と、
を備え、
上記所定の時間は、上記第1および第2のビット線のプリチャージが停止するとともに、一方のビット線に接続されたメモリセルおよび他方のビット線に接続されたリファレンスセルが選択されてから、上記他方のビット線の電位がディスチャージにより所定の電位に低下するまでの時間であることを特徴とする半導体記憶装置。
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