JP2005056452A - メモリ及び半導体装置 - Google Patents

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Abstract

【課題】３トランジスタセルなど書込みが破壊動作となるメモリセルにおける書込み動作の高速化を図る。
【解決手段】複数のワード線ＷＷＬ，ＲＷＬと、前記複数のワード線ＷＷＬ，ＲＷＬと交差する一対のデータ線ＷＤＬ，ＲＤＬと、前記複数のワード線ＷＷＬ，ＲＷＬと前記一対のデータ線ＷＤＬ，ＲＤＬの交点に設けられた複数のメモリセルＭＣとを含むメモリカラムとを具備し、前記複数のメモリセルＭＣの夫々は、前記複数のワード線ＷＷＬ，ＲＷＬうち対応するワード線によりアクセスされ、前記複数のワード線のうち２本が並行して活性化することを可能とする。
【選択図】 図４

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置、一般に半導体メモリに関し、さらに詳しく説明すると、独立した読み出しデータ線と書込みデータ線を持ち、破壊書込み動作を行う高密度高速アクセス半導体メモリにおいて、書込み動作を高速に行うためのアレイ構造、配列、活性化方式に関する。
【０００２】
【従来の技術】
キャッシュ等、所謂オンチップメモリとして通常、応用されるのは、６トランジスタ・スタティック・ランダム・アクセス・メモリ（６Ｔ ＳＲＡＭ）または１トランジスタ１キャパシタ・ダイナミック・ランダム・アクセス・メモリ（１Ｔ−１Ｃ ＤＲＡＭ）のどちらかである。６Ｔ ＳＲＡＭはアクセス速度が高速であり、演算回路や論理回路の製造プロセスで形成できることから、設計製造コストが低く、広く使われている。しかし、マルチメディア処理に対応するためキャッシュなどオンチップメモリの大容量化の要求がますます増加すると、大きなセル寸法による面積の増大が問題になってしまう。
【０００３】
一方、１Ｔ−１Ｃ ＤＲＡＭは高いビット密度が要求される場合に適している。しかし、この技術は幾つかの課題がありデバイス寸法が小さくなるにつれて顕在化する。特に、ＤＲＡＭセルは内部利得（ゲイン）がないため、読み出し信号を確実に検出するためには、十分な電荷を蓄積する大容量のキャパシタ素子（〜３０ｆＦ）を微細なセル内に形成しなければならない。そのため、複雑なコンデンサ構造と特殊な材料を使用してキャパシタを製造する必要がある。その結果、標準的な論理回路プロセスとの互換性が失われ、製造コストが高くなるという問題がある。
【０００４】
ＳＲＡＭよりビット密度が高く、しかも、ＳＲＡＭと同様に安価なものとして、３トランジスタセルのようなゲインセル技術も提案されている。３トランジスタセルは、ダイナミックセルの一種であるが、読み出し時にはセル内部のトランジスタでデータ線を駆動するのでゲインがある。このため１トランジスタＤＲＡＭセルのように大容量キャパシタを形成する必要はない。また、構成トランジスタ数がＳＲＡＭより少ないのでビット密度も高い。
しかしながら、上述のような３トランジスタセルは、書込みサイクル時間がＳＲＡＭに較べて遅いという課題がある。書込みサイクル時間が遅いのは、書込み動作が破壊動作であるため、書込み動作を始める前に読み出し動作を行う必要があるためである。即ち、一般的な３トランジスタセルの書込み動作は、まず入力されたロウアドレスに対応する読み出しワード線を活性化し、そのワード線に接続された全セルの情報を読み出す。次に、読み出したデータのうち、入力されたカラムアドレスに対応するものを入力された書込みデータで置き換える。つづいて、入力されたロウアドレスに対応する書込みワード線を活性化し、ワード線上の全セルにデータを書き戻す。
このようにすると、書込み動作は読み出し及び書込みの２つのフェーズから構成され、書込みサイクル時間がこれら２つのフェーズの時間の和となってしまう。
この課題を解決するものとして、特許文献１に記載されるような技術が提案されている。図３は、特許文献１の図１に示された方式を表す図である。図３に示される３トランジスタメモリセルでは、書込みワード線を分割し、書込みワード線の選択のためにライトワード信号ＷＷＬとカラムセレクト信号ＷＹの積を用いている。このようにすると、選択される書込みワード線上のセルの数と、メモリへ書き込まれるデータの数を同じにできるので、書込みが非破壊動作とすることができる。これにより、予め書込みワード線上のデータを読み出す必要はなくなり、書込みの高速化が実現できる。
【特許文献１】
特開平１０−１３４５６５号公報
【発明が解決しようとする課題】
しかし、この方式では、書き込むデータの数が多い場合はよいが、例えば８ビットのデータの書込みに対応するのは困難である。すなわち、書込みワード線を８ビット毎に分割する必要があるので、選択用のＡＮＤ回路やカラムアドレス信号の配線のための領域が増加して、３トランジスタセルの特長である高集積性が損なわれてしまうことに本願発明者等は気が付いた。
本発明が解決しようとする課題は、３トランジスタセルなど書込みが破壊動作となるメモリセルにおける書込み動作の高速化である。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば以下の通りである。
複数のワード線と、前記複数のワード線と交差する一対のデータ線と、前記複数のワード線と前記一対のデータ線の交点に設けられた複数のメモリセルとを含むメモリカラムとを具備し、前記複数のメモリセルの夫々は、前記複数のワード線うち対応するワード線によりアクセスされ、前記複数のワード線のうち２本が並行して活性化することが可能であるように構成する。
更に望ましくは、前記複数のワード線は、第１の対のワード線と第２の対のワード線とを含み、前記第１の対のワード線は、第１の交点で前記データ線の対と交差し、前記第２の対のワード線は、第２の交点で前記データ線の対と交差し、前記複数のメモリセルは、前記第１の交点に配置される第１のメモリセルと前記第２の交点に配置される第２のメモリセルとを含む。
更に望ましくは、前記第１の対のワード線は、第１の書込みワード線と第１の読み出しワード線とを含み、前記第２の対のワード線は、第２の書込みワード線と第２の読み出しワード線とを含む。
更に望ましくは、前記並行して有効になることが可能な２本のワード線は、前記第１の書込みワード線と前記第２の読み出しワード線とを含む。
【０００６】
【発明の実施の形態】
以下では、特定の実施例を用いて本発明を説明する。しかし本発明はそれらに限定されずにさまざまな構成、手段で実施できることが当業者には理解されよう。
【０００７】
図１（ａ）は本発明のメモリ回路の回路図を示す第１の実施例である。図において、マットＭＡＴには、簡単のためにメモリセルＭＣを一つだけ示し、入出力回路とデータ線の接続を制御するカラム選択回路なども省略しているが、実際には、カラムとロウ方向の２次元に配列された複数のメモリセルと、それらのメモリセルをアクセスするための複数の読み出しワード線ＲＷＬ、書込みワード線ＷＷＬ、読み出しデータ線ＲＤＬ、書込みデータ線ＷＤＬから構成された所謂メモリアレイである。センスアンプＳＡは信号を基準信号ＶＲと比較して読み出しデータ線にあるデータを識別し、増幅する。センスアンプの出力ＳＯはラッチ回路ＬＴの入力へ接続される。さらに、カラムの入力データ線ＤＩＮもスイッチを介してラッチ回路の入力へ接続される。ラッチ回路の出力はスイッチを介して書込みデータ線ＷＤＬへ接続されアクセスしたセルへの書込みデータを転送する。さらに、ラッチの出力は読み出したデータをマイクロプロセッサなどの演算回路や論理回路へ出力するために使用されるバッファを経由してデータ出力線ＤＯＵＴへ接続される。
【０００８】
上記図１（ａ）のメモリアーキテクチャのアクセス方法の詳細を説明する前に、本発明の実施例で扱うメモリセルについて説明を行う。以下では３トランジスタ（３Ｔ）ダイナミックメモリセルを例に説明するが、以下の実施例の説明から容易にわかるように本発明はこれに限定されることはない。
【０００９】
図２（ａ）は本発明に好適な３トランジスタ（３Ｔ）ダイナミックメモリセルの回路図の実施例である。
【００１０】
図２（ｂ）は、図２（ａ）の回路の機能を示す波形図の実施例である。図２（ａ）に図示してあるように、書込みトランジスタＱＷは書込みワード線ＷＷＬが高電圧レベルＶＤＤに上昇した時に書込みデータ線ＷＤＬから蓄積トランジスタＱＳへ電荷を移動し保存する。保存された電荷により、蓄積トランジスタＱＳのゲート電圧が低電位もしくは高電位となり、それによって導通状態が変化する。なお、ここでは、書込みワード線ＷＷＬの高電位のレベルをＶＤＤとしたが、書込みトランジスタＱＷのしきい電圧の影響を受けずに十分な高電位を蓄積ノードに書き込むにはＶＤＤより高い電位にした方がよい場合がある。また、低電位レベルも０Ｖではなく、さらに低い電位にした方がリーク電流が減少してリテンション時間が延びる場合がある。そのような場合には必要に応じて適切な電位に設定することはもちろんである。上記で記憶されたデータは、読み出しワード線ＲＷＬを高電圧レベルＶＤＤに上昇することで読み出しトランジスタＱＲを活性化（オン）し読み出される。活性化の間、蓄積トランジスタＱＳのゲートにかかる電圧の高低によって、読み出しデータ線ＲＤＬから読み出しトランジスタＱＲと蓄積トランジスタＱＳへ流れる電流が決定される。読み出しデータ線ＲＤＬに接続されたセンスアンプは、上記電流による読み出しデータ線ＲＤＬの電位の変化を検出する。このようにしてセルに記憶されたデータを判定できる。蓄積トランジスタＱＳのゲートの電圧が低いと読み出しデータ線ＲＤＬの電位は一定のままとなり、逆に高いとＲＤＬの電位は低下する。
【００１１】
図２（ｃ）は図２（ａ）に図示したセルの書込みトランジスタＱＷに薄膜チャンネル多結晶トランジスタを使用した実施例の断面図である。３トランジスタセルでは、１Ｔ−１Ｃセルのように大容量のキャパシタを使用しない。このため、書込みトランジスタとして通常のバルクトランジスタを使用するとリーク電流が大きいため、リテンション特性がよくないことがあり得る。リテンション特性が悪いと頻繁にリフレッシュ動作を行う必要があり、メモリの待機電流が増加するという問題が起きる。本実施例は、このような問題を解決するのに好適な実施例である。図において、書込みトランジスタＱＷのドレイン、ゲート、チャンネルＣＨ領域は別々の多結晶シリコン層から形成される。ソース領域は蓄積トランジスタＱＳのゲートの多結晶シリコンから形成できる。チャンネルＣＨは、薄膜の多結晶シリコン層である。その厚さは、リーク電流を十分に小さくできるように決定する。たとえば８ナノメートル以下に設定すると量子効果により特にリーク電流低減に効果があり、２ナノメートル程度にすれば、リーク電流を１０のマイナス１９乗アンペア程度と非常に小さくできる。このように、薄いチャネルを使用すると、オフ状態でのリーク電流を、バルクトランジスタのそれと比べて、４桁もしくはそれ以上に劇的に減少できる。これにより、リテンション特性を改善させることができ、低電力のメモリができる。このトランジスタの特性、構造や製造プロセスのさらに詳しい説明は米国特許出願第１０／１６７７５４号に記載されている。
【００１２】
以下、図１にもどってその動作を説明する。図１（ｂ）、図１（ｃ）は、図１（ａ）のセンスアンプと書込みデータ線の間にあるデータラッチの機能を説明する波形図を示した実施例である。
【００１３】
図１（ｂ）には、選択されていないカラムの高電位書込みサイクルが図示してある。書込みサイクルは読み出しワード線ＲＷＬが活性化される読み出しフェーズ、および書込みワード線ＷＷＬが活性化される書込みフェーズから構成される。この実施例では信号が読み出されてセンスアンプ出力ＳＯが確定すると、ラッチイネーブル信号ＬＥが活性化され、ラッチ回路ＬＴに信号が保存される。この時点で、ラッチの出力から、スイッチを経由して書込みデータ線ＷＤＬへ信号が伝達される。書込みフェーズでは、書込みワード線ＷＷＬが活性化され、書込みデータ線ＷＤＬからメモリセルＭＣの記憶要素（ゲート容量）へ電荷の転送が行なわれる。図１（ｃ）は、選択されていないカラムにおける低電位データの書込みアクセス波形である。このアクセスは、図１（ｂ）のアクセスと同様に進行する。相違点は、読み出しフェーズの間、メモリセルＭＣが低導通状態のため読み出しデータ線ＲＤＬが高電位ＶＤＤを維持することである。センスアンプＳＡが活性化すると、低電圧信号（０Ｖ）がセンスアンプ出力ＳＯに発生する。上記の信号はラッチイネーブル信号ＬＥの活性化時にラッチ回路ＬＴに保存される。これにより書込みデータ線ＷＤＬの信号が低電位にセットされる。書込みフェーズはこれに続き、書込みワード線ＷＷＬの活性化により低値の書込みデータ線ＷＤＬからメモリセルＭＣの蓄積要素へ電荷が転送される。以上、本発明の基本的な構成の動作を実施例を用いて説明した。上記実施例では、ラッチにより読み出しデータを一時的に保存できることが特長である。以下で述べるようにこの特長により書込みサイクルの高速化が可能となる。
【００１４】
以下では、図４の回路図と図５の波形図の実施例を用いて書込みの高速化（パイプライン化）の説明を行う。
【００１５】
図４は上記の実施例にもとづいて構成したメモリバンクの構成を示した実施例である。個々のメモリセルＭＣは前述したようにロウとカラムの２次元方向に配置される。図４には、プリチャージトランジスタＱＰも図示してある。ロウデコーダ回路ＸＤＥＣとワード線ドライバ回路ＸＤＲＶはロウアドレスＸＡＤＲに基づきワード線を選択し駆動するために使用する。同様に、カラムデコーダＹＤＥＣとドライバ回路ＹＤＲＶは読み出し及び書込み動作中にアクセスされるカラムのブロックを決定するために使用する。これらの回路は更にデータ入力選択信号ＤＩＳとデータ出力選択信号ＤＯＳを介してカラム読み出し書込み選択トランジスタを駆動し、選択されたカラムをデータ入力線ＤＩおよびデータ出力線ＤＯへ接続する。さらに、クロック・ジェネレータブロックＣＬＫ ＧＥＮがアレイブロック全体で使用される周期信号を作成し、クロック・ジェネレータブロックＣＬＫ ＧＥＮの動作は読み出しＲＤ、書込みＷＲ、クロックＣＬＫ外部入力により決定される。アドレス制御回路ＡＤＲ ＣＴＬは、更に詳細に以下で説明するように同一ロウへの連続アクセスを表わす連続アクセス信号ＣＡを生成するために設けられる。
【００１６】
図５は本発明の第１実施例による図４に図示した回路で使用されるアクセス信号を表わした波形図である。図５に図示された波形図は、第１実施例のパイプライン書込みアクセスの動作、特に、同一カラムにある２つの独立したロウアドレスへの連続した２つの書込みアクセスを示している。第１の書込みアクセスはメモリバンク・アドレス入力ＡＤＲへアドレス値Ａが入力され、時刻Ｔ１で外部書込み信号ＷＥを活性化することから始まる。アドレスをデコードした後、選択された読み出しワード線ＲＷＬ１が活性化されセル信号は前述したようにカラム読み出しデータ線に発生し始める。充分な時間の後、センスアンプが活性化されロウデータＡがセンスアンプ出力ＳＡＭＰに現れる。同時に、外部入力データＤＩがカラム選択の活性化により選択されたカラム・バンクに出力されてそれまで記憶していたデータに新しいデータを上書きする。時刻Ｔ２でラッチイネーブル信号ＬＥが活性化されデータがラッチに記憶される（ＬＴ ＤＡＴＡ）。これで第１の書込みアクセスの読み出しフェーズが完了する。
【００１７】
第１のアクセスの書込みフェーズと第２のアクセスの読み出しフェーズのパイプライン動作についてここで説明する。書込みデータはデータ線選択信号ＤＬＳＷの活性化により書込みデータ線ＷＤＬへ出力される。書込みデータ線ＷＤＬの信号が十分に発生すると、書込みワード線ＷＷＬ１が活性化されセルの内容の書込みが開始される。第１のロウ・アクセスの書込みフェーズと同時に、第２のロウ・アクセスの読み出しフェーズが開始する。第２のロウアドレスＢがアドレスデコーダに提示され書込み信号ＷＥが時刻Ｔ３にアサートされる。ロウアドレスのデコードに続いて、読み出しワード線ＲＷＬ２が活性化され第２の選択されたロウに対する信号が読み出しデータ線ＲＤＬに発生し始める。読み出しデータ線ＲＤＬに読み出し信号が完全に発生した後、センスアンプが活性化されてロウデータＢがセンスアンプ出力ＳＡＭＰに現れる。この時間の間に、第１の書込みアクセスの書込みフェーズが完了し第１の書込みワード線ＷＷＬ１と書込みデータ線選択信号ＤＬＳＷが不活性化される。これに続いてセンスアンプのデータと外部入力データバスＤＩからの新規データは、時刻Ｔ４でラッチイネーブル信号ＬＥの活性化によりラッチに格納され第２の書込み動作の読み出し前フェーズが終了する。これに続いて、通常の書込みフェーズが継続し、データ線選択信号ＤＬＳＷの活性化、第２のロウ書込みワード線ＷＷＬ２の活性化がされ、選択されたメモリセルへの新規データの記憶が行なわれる。本明細書で説明しているように、後続のロウ・アクセスの書込みフェーズと読み出しフェーズはオーバーラップ又はパイプライン化する。即ち、第１のアクセスが完了する前に第２のアクセスを開始することで高速アクセスが実現される。
【００１８】
パイプライン化アクセス方法を実現するにはメモリブロックに二つの重要な機能が必要である。その第１は各メモリ・カラムが独立した読み出しデータ線と書込みデータ線を備えることである。これにより連続アクセスでオーバーラップした読み出しフェーズと書込みフェーズの間に読み出しデータ線と書込みデータ線に別々の値をセットすることができる。第２に、１つのロウの書込みワード線を別の読み出しワード線と同時に活性化できるような方法を使用する必要がある。１つの方法としては２つの独立したワード線デコーダ回路を設け、一方は読み出しワード線に、もう一方は書込みワード線に使用することである。しかし、もっとコンパクトな解決方法として読み出しワード線と書込みワード線の両方に同一のデコーダを使用することが挙げられる。したがって本発明ではラッチを使用してデコードした書込みワード線活性化信号を保持すると同時に後続の読み出しワード線活性化信号のデコードを開始する。この方法については更に詳細に後述する。
【００１９】
第１の実施例に示したパイプライン・アクセスによってキャッシュミスなし又はウェイト状態なしで外部信号に対する書込みアクセス・サイクル時間の減少が可能になる。連続読み出し書込みアクセスは前述のように無限に継続可能である。しかし、メモリバンク内の同一ロウに対する連続アクセスには注意を要する。たとえば、同一ロウに対して書込みついで読み出しするアクセスの場合を考えてみる。本実施例では、第１の書込みアクセスに対して読み出しフェーズが発生しデータがラッチに記憶され、これに続いて、ラッチに記憶されたデータがセルに書き込まれる一方で次のロウが同時に読み出される。また、同一ロウの連続アクセスでは、第１の書込みアクセスの読み出しフェーズの後で、新規データが外部データバスから入力されるので一番新しいデータがラッチにあることになる。そのため、セルのロウからデータを読み出すのではなく、データをラッチから読み出すべきである。この理由から、同一ロウに対して連続アクセスが行なわれていることを表わすために信号が利用できるようになっている必要がある。
【００２０】
図６（ａ）は本発明の第１実施例による回路を示し、連続アクセス信号ＣＡを生成するように構成されている。
【００２１】
図６（ｂ）は本発明の第１実施例による図６（ａ）の回路の波形である。図６（ａ）と図６（ｂ）に図示してあるように、ロウアドレス線ＸＡＤＲに基づいて連続アクセス信号ＣＡが生成される。これらのアドレス線はラッチＣＬＴとコンパレータＣＭＰへ入力される。ラッチＣＬＴとコンパレータＣＭＰは外部連続アクセス・クロック信号ＣＡＣＫによりロウアドレスＸＡＬＴを取り込む。ラッチＣＬＴの機能は直前のサイクルのロウアドレスＸＡＬＴの値を保持して現在のアクセス・サイクルのロウアドレスＸＡＬＴと比較できるようにすることである。波形図に図示してあるように、第１のロウアドレスＸＡＤＲＡがクロック信号ＣＡＣＫの立ち上りエッジで直前のアドレスと比較され、連続アクセス信号ＣＡがＬｏｗとなる。クロック信号ＣＡＣＫの立ち下がりエッジはラッチＣＬＴにアドレスＸＡＤＲを保存する。次のアクセスでは、同一のロウアドレスが入力されクロック信号ＣＡＣＫの立ち上りエッジでコンパレータをトリガして連続アクセス信号ＣＡを発生する（Ｈｉｇｈとなる）。これは連続アクセスを表わしておりまたメモリブロック内の他の回路が後述するようにこれにしたがって応答する。波形図に図示してあるように、ＸＡＤＲＢの非連続アクセスが発生した場合、立ち上りエッジはコンパレータをトリガして入力ロウアドレスＸＡＤＲＢとラッチしたロウアドレスＸＡＤＲＡとを比較させ、連続アクセス信号ＣＡがＬｏｗとなる。このようにすると、連続アクセス信号ＣＡは同一ロウの連続アクセスの場合に活性化される。
【００２２】
図７は本発明の第１実施例によるロウアドレス・デコーダとワード線信号回路を示す。図８は本発明の第１実施例による図７の回路の波形である。図７の回路図はロウアドレス線ＸＡＤＲを標準ロウデコーダ回路ＸＤＥＣへの入力として図示している。ロウデコーダ回路ＸＤＥＣからの活性化した出力信号は個別の読み出しワード線ＲＷＬ信号を生成するために使用され各ロウにあるロウラッチＷＬＴに入力される。ロウラッチＷＬＴに記憶された信号は、書込みアクセスの書込みフェーズでそのロウの書込みワード線ＷＷＬ信号を駆動するために使用される。図７の下側にある追加の回路を用いてデコードした読み出しワード線ＲＷＬと書込みワード線ＷＷＬをイネーブルにすべきかどうかを判定する。外部読み出しイネーブルＲＥと書込みイネーブルＷＥ信号は現在のアクセスが書込みなのか読み出しなのかを判定する。連続アクセス信号ＣＡはアクセスが直前のサイクルと同一ロウに対するものかどうかを判定するもので、生成回路については前述した。さらに、セット／リセット・ラッチＳＲＬを使用して外部書込み信号ＷＥの値を保持する。読み出しクロックＲＣＫと書込みクロックＷＣＫ信号はクロック生成回路から入力されこれらの周期クロック信号を用いて入力論理に基づいてイネーブル信号を活性化する。
【００２３】
図７のワード線イネーブル回路の動作を図８の波形図を用いて説明する。図８には代表的なアクセスが図示してあるが、これは図７の回路の動作を示すものである。書込み・読み出し・書込みの３サイクル連続アクセスが同一のロウアドレスＸＡＤＲＡに対して行なわれ、これに続けて第２のロウアドレスＸＡＤＲＢへの書込みアクセスと、第３のロウアドレスＸＡＤＲＣへの読出しアクセスが行なわれる。第１のアクセスの時点で、ロウアドレスＸＡＤＲはロウデコーダ回路ＸＤＥＣに提示され外部書込み信号ＷＥがアサートされる。これが最初のアクセスであるから連続アクセス信号ＣＡはＬｏｗになっているので、読み出しクロックＲＣＫのアサートで外部読み出しイネーブルＲＡがＨｉｇｈとなり、対応する読み出しワード線ＲＷＬ１がＨｉｇｈになる。読み出しサイクルは読み出しデータ線信号の増幅で完了し読み出しデータがカラム・ラッチに保存される。この時点で、ラッチイネーブルＬＴＥがアサートされセット／リセット・ラッチＳＲＬがトリガされて書込みアクセスを表わす書込みイネーブル信号ＷＥのＨｉｇｈを保持する。次のアクセスは同一ロウに対する読み出しアクセスである。データがカラム・ラッチにありセルアレイにはないので、回路は第１のアクセスの書込みフェーズを遅延させ読み出しワード線ＲＷＬ１をイネーブルにはしない。これはＣＡ信号の反転による読み出しＲＥと書込みＷＥ信号の論理ＡＮＤ機能によって実現される。言い換えれば、読み出しワード線ＲＷＬ１と書込みワード線ＷＷＬ１の活性化は同一ロウへの後続のアクセスでディスエーブルになる。後述するカラム読み出し回路では、データがカラム・ラッチから読み出されてセルアレイからではないことを示す。第３のアクセスは同一のロウアドレスＸＡＤＲＡに対する書込みである。ここでも、ＣＡ信号がアサートされるので、読み出しワード線ＲＷＬ１と書込みワード線ＷＷＬ１がディスエーブルになりデータはカラム・ラッチへ直接書き込まれる。第４のアクセスでは、ロウアドレスＸＡＤＲが変化して連続アクセス信号ＣＡが不活性化される（Ｌｏｗとなる）。セット／リセット・ラッチＳＲＬには書込みイネーブル信号ＷＥのＨｉｇｈが保存されているので、回路は書込みアクセスが発生したことを記録しカラム・ラッチのデータがメモリアレイに書き込まれる。ここで、書込みイネーブル・クロックＷＣＫが活性化されているので、第１のロウの書込みワード線ＷＷＬ１が活性化し第３のアクセスの書込みフェーズを開始する。同時に、第４のアクセスの読み出しフェーズに対するロウアドレスＸＡＤＲＢがデコードされて読み出しワード線ＲＷＬ２が活性化される。第４のサイクルは第３のアドレスＸＡＤＲＣへの読み出しアクセスであり外部読み出しイネーブルＲＥ信号のアサートから開始する。直前の書込みサイクルの書込みフェーズは書込みイネーブル・クロックＷＣＫの活性化から始まり、第２のロウの書込みワード線ＷＷＬ２がアサートされる。同時に、読み出しイネーブル・クロックＲＣＫの立ち上りエッジで、第３のロウの読み出しワード線ＲＷＬ３が活性化され最後の読み出しアクセスが完了する。このように、図７に示される回路を用いることにより２個から１個に減少させることが可能となる。さらに、回路は現在のデータがカラム・ラッチに保存されている場合でも連続アクセスが別個のロウに対するものである場合にはメモリアレイへのみアクセスすることによりデータの完全性を保持することができる。
【００２４】
図９（ａ）は本発明の第１実施例の別の重要な要素であるカラム・アクセス回路の一例である。図９（ｂ）は本発明の第１実施例による図９（ａ）の回路の波形図である。図９（ａ）及び図９（ｂ）を参照して、アレイ・データを保存するのに必要な機能について説明する。同一ロウへの連続書込みアクセスを考えてみると、第１のアクセスでカラム・ラッチへロウ内のデータの全部を読み出すことが必要である。しかし後続のアクセスではセルアレイ内のデータではなくラッチ内のデータが有効であるから、後続の書込みは、外部入力データバスから新規データを受信するアレイ内のラッチに対してだけ実行されるべきである。このカラム回路はデコードしたカラムアドレス信号Ｙ１・・・Ｙｋ、外部書込みイネーブル信号ＷＥ、連続アクセス信号ＣＡ、ラッチクロックＬＣＫの組み合わせによってラッチ・アクセスを制御する。
【００２５】
図９（ａ）に図示してあるように、ラッチ信号ＬＥは２種類の条件下で、書込みイネーブル信号ＷＥとラッチクロックＬＣＫがＨｉｇｈになった時に活性化される。（１）連続ロウ・アクセスではない全てのアクセス（ＣＡがＬｏｗ）、または（２）対応するカラムのグループが選択されている（ＹがＨｉｇｈ）。第１の場合はロウの最初の書込みアクセスで発生する。この場合、ロウ内のデータの全部がカラム・ラッチに保存されて正しいデータが書込みサイクルの書込みフェーズの間に出力されるようにしなければならない。連続アクセスではないので、連続アクセス信号ＣＡはＬｏｗであり書込みイネーブル信号ＷＥとラッチクロックＬＣＫに基づいて、ラッチイネーブル信号ＬＥがアサートされ、ラッチＬＴにデータが取り込まれる。第２の場合、連続ロウが書き込まれるのでそのロウについて最新のデータがラッチＬＴに記憶される。そして、新規データだけが外部データバスから読み出され選択されたカラムのグループのラッチＬＴへ書き込まれる。カラム・グループはカラム・デコード信号（Ｙ１・・・Ｙｋ）によって選択され、選択されたカラム・グループに対するラッチイネーブル信号ＬＥだけが連続書込みアクセスの間に活性化される（ＬＥ１ ｏｎｌｙ）。
【００２６】
本発明の第２実施例は第１実施例と同様の構造を示しており２個の独立したメモリマットが１個のセンスアンプＳＡとラッチ回路ＬＴを共有している。図１０は本発明の第２実施例による一対のアレイ・カラムと、共通のセンスアンプ及びラッチ回路の回路図を示す。
【００２７】
図１１は本発明の第２実施例による図１０の回路の代表的なアクセス波形を示す。第２実施例では、メモリは上部メモリマットＵＭＡＴと下部メモリマットＬＭＡＴから構成される。セルは読み出しワード線ＵＷＲＬ、ＬＷＲＬおよび書込みワード線ＵＷＷＬ、ＬＷＷＬを含むロウ信号によって制御される。さらに、マットは読み出しデータ線ＵＲＤＬ、ＬＲＤＬ、書込みデータ線ＵＷＤＬ、ＬＷＤＬを介してアクセスされるセルのカラムに分割される。本実施例では、上側読み出しデータ線ＵＲＤＬと下側読み出しデータ線ＬＲＤＬが単一のセンスアンプＳＡ回路へ接続されている。センスアンプＳＡの出力はカラム・ラッチ信号ＬＴＩによって制御されるラッチ回路ＬＴの入力へ接続される。ラッチの出力は上側書込みデータ線ＵＷＤＬまたは下側書込みデータ線ＬＷＤＬのどちらかへ、対応するスイッチ経由で接続することができ、データ線は上側ラッチ出力ＵＬＯと下側ラッチ出力ＬＬＯカラム信号で独立制御される。この構造の利点は、センスアンプとラッチ回路を一対のマットの間で共有することにより、アレイ・マットに対する周辺回路の個数と面積が削減できることである。本実施例では、回路総面積が第１実施例より減少できる。
【００２８】
本実施例の別の態様は、先行実施例で示したような低電圧基準に対向してセンスアンプの基準信号を決定するダミーセル構造の使用である。図１０において、ダミーセルＤＣが上部メモリマットＵＭＡＴと下部メモリマットＬＭＡＴの各カラムに配置される。ダミーセルＤＣの出力は対応する読み出しデータ線ＵＲＤＬ、ＬＲＤＬへ接続され出力が上側と下側ダミーセルに生成されそれぞれ上側ダミーアクセス線ＵＤＬと下側ダミーアクセス線ＬＤＬでアクセスされる。ダミーセルＤＣの機能は対向するメモリマットからのデータを読み出している時にセンスアンプに基準信号を生成することである。上部メモリマットＵＭＡＴが読み出されているとき、たとえばＵＲＷＬ１がアクセスされている場合、下側ダミーセルが下側ダミーアクセス線ＬＤＬによってアクセスされる。このようにすると上側メモリマットからのデータ信号をダミーセルで生成した基準信号と比較できる。したがって、追加の基準信号たとえば先行実施例にある基準信号ＶＲ等が不必要になる。
【００２９】
このメモリ構造の動作を制御するのに必要とされる信号及び回路の動作を、図１１に図示した波形図と合わせて説明する。本図では、上側アレイ・マットへの書込み動作とこれに続く下側アレイ・マットへの書込み動作が記述されている。第１の書込みアクセスはアドレスＡの入力と時刻Ｔ１で始まる書込みイネーブル信号ＷＥのアサートから始まる。本実施例では、第１のアクセスが読み出しおよび書込みワード線ＵＲＷＬ１とＵＷＷＬ１によって活性化された上部メモリマットＵＭＡＴのロウである。アドレスをデコードした後、デコードしたロウの上側読み出しワード線ＵＲＷＬ１がアサートされる。同時に、下部メモリマットＬＭＡＴカラムにあるダミーセルがＬＤＬによって活性化される。充分な時間の後、センスアンプＳＡが活性化されロウデータＡがセンスアンプ出力ＳＡＭＰに発生する。このデータは時刻Ｔ２でラッチ入力カラム信号ＬＴＩ１によってラッチ回路ＬＴへラッチされる。データを書き換える書込みフェーズが上側ラッチ出力信号ＵＬＯ１のアサートにより開始され、この時点で書込みデータが上側書込みデータ線ＵＷＤＬへ出力される。選択された上側書込みワード線ＵＷＷＬ１のアサートでセルへ内容が書き戻される。内容がセルへ書き戻されると、後続の書込みサイクルが開始する。次のロウアドレスＢがアレイに提示され書込みイネーブル信号ＷＥが時刻Ｔ３にアサートされる。本実施例では、この書込みサイクルが下部メモリマットＬＭＡＴのロウに対するものであると仮定する。ロウアドレスをデコードすると、読み出しワード線ＲＷＬ１がアサートされセルの内容が下側読み出しデータ線ＬＲＤＬに出力される。データ線信号が充分に発生した後、センスアンプが活性化されロウデータＢがセンスアンプ出力ＳＡＭＰに提示される。この時点で直前のアクセスの書込みサイクルは書込みワード線ＵＷＷＬ１の不活性化により完了する。センスアンプにあるロウデータは時刻Ｔ４でラッチ入力信号ＬＴＩ１の活性化によりラッチに記憶される。このフェーズに続いて、第２のアクセスの書込みフェーズが第１のアクセスと同様の方法で完了する。このようにすると、二つの連続サイクルの読み出し及び書込みフェーズがオーバーラップして実行サイクル時間が短縮される。本実施例で提示された共有構成により周辺回路の占有面積を小さくでき、製造コストの全体的な減少につながる。
【００３０】
本発明の第３実施例はメモリアレイに関するもので、読み出しフェーズが書込みサイクルの書込みフェーズより大幅に短くなっている。
【００３１】
図１２は本発明の第３実施例による単一のアレイ・カラムの回路図を示す。
【００３２】
図１３は本発明の第３実施例による図１２の回路の代表的なアクセス波形を示す。第１実施例との基本的な相違点は、センスアンプＳＡと書込みデータ線ＷＤＬの間に１つのラッチではなく複数個のラッチを配置したことである。この構造では、メモリアレイの書込みアクセス実効速度が第１実施例に比べて速くできる。読み出しフェーズが書込みフェーズより速く完了する場合であっても、第１実施例のアクセス速度は書込みフェーズの速度に制限されていた。それに対し、本実施例では、実効アクセス速度はより速い読み出しフェーズの速度に制限される。
【００３３】
図１２及び図１３により本発明の第３の実施例を説明する。図１２に図示してあるように、メモリアレイは第１実施例と同様で一連のメモリセルがロウとカラムに構成されている。各メモリセルは読み出しワード線ＲＷＬ、書込みワード線ＷＷＬ、読み出しデータ線ＲＤＬ、書込みデータ線ＷＤＬに接続される。各読み出しデータ線ＲＤＬはセンスアンプＳＡに接続され、データ値を判定する。センスアンプＳＡの出力は複数個のラッチ回路ＬＴの入力へ接続される。さらに、外部データ入力ＤＩＮがデータ入力スイッチ信号ＤＩＳによってイネーブルになったスイッチを経由してラッチ回路ＬＴの入力へ接続される。各ラッチ回路ＬＴはラッチ入力信号（ＬＴＩ１〜ＬＴＩｐ）によって活性化される。各ラッチ回路ＬＴの出力はラッチ出力イネーブル信号（ＬＴＯ１〜ＬＴＯｐ）によって活性化されたスイッチを介して書込みデータ線ＷＤＬへ接続される。最後に、書込みデータ線の値はデータ出力信号ＤＯＳによって活性化されたスイッチを介して外部出力データバスＤＯＵＴへ出力することができる。
【００３４】
第３実施例の回路の動作を図１３に示される波形図と合わせて説明する。カラムあたり複数個のラッチ回路ＬＴがあるので、複数のロウデータを同時に記憶することができる。即ち、高速な読み出しフェーズと低速な書込みフェーズメモリアレイの書込みアクセスの場合、数個のロウを高速で読み出してラッチ回路ＬＴに格納できる。言い換えれば、複数読み出しフェーズが発生している間に単一の書込みフェーズを実行する。したがって、システムバスは書込みフェーズの完了をまって読み出しフェーズを実行する必要がなく、他のメモリアレイへのアクセスを継続できる。代表的な動作では、２つの書込みアクセスが順次、２つの独立したロウアドレスＸＡＤＲＡとＸＡＤＲＢに対して実行される。第１のロウアドレスＸＡＲＤＡについてアドレスをデコードした後、データを読み出し第１の入力ラッチ信号ＬＴＩ１の活性化によって第１のラッチＬＴへ格納する。この時点で、サイクルの書込みフェーズはラッチ出力スイッチ信号ＬＴＯ１の活性化と書込みワード線ＷＷＬ１の活性化により行なわれる。ついで第２のアクセス・アドレスＸＡＤＲＢがデコードされ、データがセンスアンプ出力ＳＡＭＰに発生する。第１実施例の回路とは異なり、この信号は第１のアクセスの書込みフェーズがまだ継続している間であっても第２の入力ラッチ信号ＬＴＩ２を活性化することで記憶できる。第３のアクセスＸＡＤＲ Ｃが発生した場合、図面の下部に示してある通り、このデータも第１の書込みフェーズが発生している一方で読み出すことができる。このようにすると、アレイのアクセス時間はアクセスの読み出しフェーズの時間に制限されることになり、書込みフェーズより大幅に高速にすることができる。
【００３５】
この方式において外部アクセスが読み出しフェーズ時間より長くなる場合が二つ考えられる。第１の場合はロウデータでラッチＬＴが満杯になり書込みフェーズが未だ完了していないときである。たとえば、３つのカラム・ラッチのあるシステムで書込みフェーズが読み出しフェーズより３倍長い時間がかかるシステムを考えてみる。最初の３つの書込みアクセスは利用可能なカラム・ラッチに３つのロウのデータを格納する。しかし、第４のアクセスでは、外部バスはロウの１つの書込みフェーズが完了しラッチが開放されるまで待たなければならない。要するに、アクセス速度は全部のアクセスでラッチが満杯になるまで読み出しフェーズ速度に制限される。後続の全てのアクセスは追加のラッチが開放されるまで読み出しフェーズ速度に制限される。第２の場合はロウへの書込みアクセスが現在直前の書込みアクセスの書込みフェーズにあるロウで発生した場合である。この場合、そのロウの書込みワード線は活性化されているので、アレイのロウデータが更新されるまで外部アクセスを保留する必要がある。書込みワード線が不活性化された後、最新データがアレイにあるので、アレイからの読み出しフェーズを実行せずに新規の外部データを直接ラッチへ読み出すことができる。
【００３６】
上述の明細書において、本発明はその特定の実施例を参照して説明した。しかし本発明の広い趣旨と範囲から逸脱することなく各種の変更及び変化をこれに成し得ることは明らかであろう。明細書と図面はしたがって制限ではなく説明の意味で考慮すべきものである。
【発明の効果】
３トランジスタセルなど書込みが破壊動作となるメモリセルにおける書込み動作の高速化を実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるメモリ回路の回路図及び動作波形図を示す図である。
【図２】本発明の実施例によるメモリ要素として使用される代表的なゲインセル構造の回路図、波形図、３トランジスタセルの断面図である。
【図３】３トランジスタセルを用いた従来のメモリの構成を示した図である。
【図４】本発明の第１実施例による周辺回路ブロック及び信号を示すアレイのブロック図である。
【図５】本発明の第１実施例による図４の回路で使用するアクセス信号を示す波形図である。
【図６】本発明の第１実施例の連続アクセス信号ＣＡを生成するように構成された回路及び波形図である。
【図７】本発明の第１実施例によるワード線信号ジェネレータの回路図である。
【図８】本発明の第１実施例による図７に示した回路のアクセス信号を示す波形図である。
【図９】本発明の第１実施例によるカラムセレクタ・ジェネレータの回路図及び波形図である。
【図１０】本発明の第２実施例によるメモリのアレイブロック図である。
【図１１】図１０における代表的な動作の波形図である。
【図１２】本発明の第３実施例によるメモリの周辺回路ブロック及び信号のアレイブロック図である。
【図１３】図１２における代表的な動作の波形図である。
【符号の説明】
ＷＷＬ・・・書込みワード線、ＲＷＬ・・・読出しワード線、ＷＤＬ・・・書込みデータ線、ＲＤＬ・・・読出しデータ線、ＬＴ・・・ラッチ回路、ＳＡ・・・センスアンプ、ＬＥ・・・ラッチイネーブル信号、ＱＷ・・・書込みトランジスタ、ＱＳ・・・蓄積トランジスタ、ＱＲ・・・読出しトランジスタ、ＭＣ・・・メモリセル、ＱＰ・・・プリチャージトランジスタ、ＸＤＥＣ・・・ロウデコーダ回路、ＸＤＲＶ・・・ワード線ドライバ回路、ＹＤＥＣ・・・カラムデコーダ、ＹＤＲＶ・・・カラムドライバ回路、ＡＤＲＣＴＬ・・・アドレス制御回路、ＣＬＫ ＧＥＮ・・・クロック・ジェネレータブロック、ＣＡ・・・連続アクセス信号、ＷＬＴ・・・ロウラッチ、ＳＲＬ・・・セット／リセット・ラッチ、ＤＣ・・・ダミーセル。

Claims (20)

  1. 複数のワード線と、
    前記複数のワード線と交差する一対のデータ線と、前記複数のワード線と前記一対のデータ線の交点に設けられた複数のメモリセルとを含むメモリカラムとを具備し、
    前記複数のメモリセルの夫々は、前記複数のワード線うち対応するワード線によりアクセスされ、前記複数のワード線のうち２本が並行して活性化することが可能であることを特徴とするメモリ。
  2. 前記複数のワード線は、第１の対のワード線と第２の対のワード線とを含み、
    前記第１の対のワード線は、第１の交点で前記データ線の対と交差し、
    前記第２の対のワード線は、第２の交点で前記データ線の対と交差し、
    前記複数のメモリセルは、前記第１の交点に配置される第１のメモリセルと前記第２の交点に配置される第２のメモリセルとを含むことを特徴とする請求項１に記載のメモリ。
  3. 前記第１の対のワード線は、第１の書込みワード線と第１の読み出しワード線とを含み、
    前記第２の対のワード線は、第２の書込みワード線と第２の読み出しワード線とを含むことを特徴とする請求項２に記載のメモリ。
  4. 前記並行して活性化されることが可能な２本のワード線は、前記第１の書込みワード線と前記第２の読み出しワード線とを含むことを特徴とする請求項３に記載のメモリ。
  5. 前記並行して活性化されることが可能な２本のワード線は、前記第１の書込みワード線と前記第１の読み出しワード線とを含むことを特徴とする請求項３に記載のメモリ。
  6. 前記書込みワード線へ接続されたラッチを更に含み、前記ラッチは、第２アクセスにおける読み出しワード線活性化信号がデコードされているときに、前記第２アクセスより前の第１アクセスにおける書込みワード線活性化信号を保持するように構成されることを特徴とする請求項１に記載のメモリ。
  7. 前記データ線の対は、読み出しデータ線と書込みデータ線とを含み、
    前記メモリは、ラッチ入力とラッチ出力とを備えるラッチを更に含み、
    前記ラッチ入力は、前記読み出しデータ線と入力データ線とへ接続され、
    前記ラッチは、前記入力データ線のデータ又は接続されたメモリセルのデータを保持するように構成され、
    前記ラッチ出力は、前記書込みデータ線へ接続されることを特徴とする請求項１に記載のメモリ。
  8. 前記メモリは、前記読み出しデータ線を前記ラッチへ接続するように構成されたセンスアンプを更に含み、
    前記読み出しデータ線は、センスアンプ入力へ接続され、
    センスアンプ出力は、前記ラッチ入力へ接続されることを特徴とする請求項７に記載のメモリ。
  9. 前記メモリは、同一のメモリセルが連続読み出しアクセスを受け付けた場合に、前記同一のメモリセルに格納されたデータではなく前記同一のメモリセルに接続されたラッチに保持されたデータを読み出すように構成されることを特徴とする請求項８に記載のメモリ。
  10. 前記複数のメモリセルの少なくとも一つは、３トランジスタ・ダイナミックメモリセル、または、書込みトランジスタを含む３トランジスタ・ダイナミックメモリセルのいずれか一方であり、
    前記書込みトランジスタはチャンネル領域の厚みが８ナノメートル以下を有する薄膜チャンネル多結晶シリコン・トランジスタであることを特徴とする請求項１に記載のメモリ。
  11. 前記メモリは、同一のメモリセルが外部入力データバスからの連続書込みアクセスを受け入れる場合であり、かつ、前記連続書込みアクセスが前記同一のメモリセルの接続されたラッチへの新規データを含む場合、前記同一のメモリセルではなく前記接続されたラッチが前記連続書込みアクセスを受け入れるように構成されることを特徴とする請求項８に記載のメモリ。
  12. 前記メモリは、複数の他のデータ線対と、複数の他のセンスアンプと、複数の他のラッチとを更に含むことを特徴とする請求項８に記載のメモリ。
  13. 前記メモリは、メモリセルの同一のロウが連続読み出しアクセスを受け入れる場合に、メモリセルの前記同一ロウに格納されているデータではなくラッチに保持されているデータを読み出すように構成されることを特徴とする請求項１２に記載のメモリ。
  14. 前記メモリは、メモリセルの同一ロウが外部入力データバスからの連続書き込みアクセスを受け入れる場合であり、かつ、前記連続書込みアクセスがメモリセルの前記同一ロウの特定のラッチに対する新規データを含む場合、前記特定のラッチに接続されているメモリセルではなく前記特定のラッチが前記連続書き込みアクセスを受け入れるように構成されることを特徴とする請求項１２に記載のメモリ。
  15. 前記メモリカラムと同様に構成された別のメモリカラムを更に含み、前記メモリカラムと前記他のメモリカラムが前記ラッチを共有することを特徴とする請求項８に記載のメモリ。
  16. 読み出しデータ線と書込みデータ線とを有する一対のデータ線を含むメモリカラムと、
    ラッチ入力とラッチ出力とを含むラッチとを具備し、
    前記ラッチ入力は、前記読み出しデータ線へ接続され、また、入力データ線へ接続され、前記ラッチは、前記入力データ線のデータを保持するように構成され、前記ラッチ出力は、前記書込みデータ線へ接続されることを特徴とするメモリ。
  17. 前記読み出しデータ線を前記ラッチへ接続するように構成されたセンスアンプを更に含み、
    前記読み出しデータ線は、センスアンプ入力へ接続され、センスアンプ出力が前記ラッチ入力へ接続されることを特徴とする請求項１６に記載のメモリ。
  18. 前記メモリカラムは、複数のワード線と、複数のメモリセルとを含み、
    前記複数のワード線は、前記データ線の対と交差し、
    前記複数のメモリセルの夫々は、対応するワード線とデータ線によってアクセスされ、
    前記複数のワード線のうち２本が並列にワード線活性化されることが可能であることを特徴とする請求項１７に記載のメモリ。
  19. 前記メモリは、同一のメモリセルが連続読み出しアクセスを受け入れる場合、前記同一のメモリセルに格納されているデータではなく、前記同一のメモリセルに接続されたラッチに保持されているデータを読み出すように構成されることを特徴とする請求項１８に記載のメモリ。
  20. 前記メモリは、同一のメモリセルが外部入力データバスから連続書込みアクセスを受け入れる場合であり、かつ、前記連続書込みアクセスが前記同一のメモリセルに接続されたラッチへの新規データを含む場合、前記同一のメモリセルではなく前記接続されているラッチが前記連続書込みアクセスを受け入れるように構成されることを特徴とする請求項１７に記載のメモリ。
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