JP2006031865A - 強誘電体メモリ装置及びその駆動方法 - Google Patents

Abstract

【課題】 擬似ＳＲＡＭとしても利用可能な強誘電体メモリ装置を提供する。
【解決手段】
複数のメモリセルと、書き込み制御信号が第１の論理値から第２の論理値に変化したときにデータ信号が示す記憶データをメモリセルに記憶させる制御部とを備えた強誘電体メモリ装置であって、制御部は、書き込み制御信号が第１の論理値を示すときに、第１のメモリセルに予備データを書き込み、書き込み制御信号が第１の論理値から第２の論理値に変化したときに、第１のメモリセルに予備データを保持させるか、又は第１のメモリセルに記憶データを書き込んで、第１のメモリセルに記憶データを記憶させる強誘電体メモリ装置。
【選択図】 図１

Description

本発明は強誘電体メモリ装置及びその駆動方法に関する。特に本発明は、擬似ＳＲＡＭとしても利用可能な強誘電体メモリ装置及びその駆動方法に関する。

従来の半導体集積回路装置として、特開２００３−３０８６９２号公報（特許文献１）に開示されたものがある。上記従来の半導体集積回路装置は、ライトイネーブル信号／ＷＥ等の遷移を検出するＡＴＤ回路と、ＡＴＤ回路の検知結果に基づきメモリセルアレイのアクセスを制御する制御回路とを有し、擬似ＳＲＡＭとして使用される。

特開２００３−３０８６９２号公報

しかしながら、上記特許文献１に開示された従来の半導体集積回路装置は、ライトイネーブル信号／ＷＥが遷移した後の書き込み動作が遅いため、擬似ＳＲＡＭとして高速動作させることが困難であるという問題が生じていた。

よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及びその駆動方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するため、本発明の第１の形態によれば、複数のメモリセルと、書き込み制御信号が第１の論理値から第２の論理値に変化したときにデータ信号が示す記憶データをメモリセルに記憶させる制御部とを備えた強誘電体メモリ装置であって、制御部は、書き込み制御信号が第１の論理値を示すときに、第１のメモリセルに予備データを書き込み、書き込み制御信号が第１の論理値から第２の論理値に変化したときに、第１のメモリセルに予備データを保持させるか、又は第１のメモリセルに記憶データを書き込んで、第１のメモリセルに記憶データを記憶させることを特徴とする強誘電体メモリ装置を提供する。

上記構成では、書き込み制御信号が第１の論理値を示す期間において、メモリセルに第１のデータが書き込まれ、書き込み制御信号が第１の論理値から第２の論理値に変化したとき、第１のデータを保持するか又は第２のデータを書き込む、すなわち、当該期間の終了に応じて、データ信号が示す、当該メモリセルに書き込むべきデータが当該メモリセルに書き込まれることとなる。例えば、メモリセルに対するデータの書き込み動作を第１のデータの書き込みと第２のデータの書き込みの２回行って当該メモリセルに所望のデータを書き込む場合、当該書き込み動作を、書き込み制御信号が第１の論理値を示す期間が終了する前後に分けて行われることとなる。したがって、上記構成によれば、書き込み制御信号が第１の論理値から第２の論理値に変化した後に極めて短時間で記憶データをメモリセルに記憶させることができるため、書き込み期間後の読み出し動作に影響を及ぼさないうちに高速で書き込み動作を終了させることができる。したがって、上記構成によれば、擬似ＳＲＡＭとして利用可能な強誘電体メモリ装置を提供できる。

上記強誘電体メモリ装置は、第１のメモリセルに接続されたプレート線及び第１のビット線をさらに備え、第１のメモリセルは、一方端がトランジスタを介してビット線に接続され、他方端がプレート線に接続された第１の強誘電体キャパシタを有しており、制御部は、プレート線の電位が第１のビット線の電位より高くなるように、プレート線の電位を制御して第１の強誘電体キャパシタに予備データを書き込むプレート線制御回路と、第１のビット線の電位がプレート線の電位より高くなるように、ビット線の電位を制御して第１の強誘電体キャパシタに記憶データを書き込むビット線制御回路と、を有することが好ましい。

上記構成では、第１の強誘電体キャパシタの一方端と他方端との間に所定の電位差を設けることにより、当該第１の強誘電体キャパシタの分極状態を制御して所定のデータを書き込むこととなる。そして、プレート線にかかる負荷は第１のビット線にかかる負荷よりも大きいため、プレート線の電位を制御する時間は第１のビット線の電位を制御する時間より長くかかるところ、上記構成では、第１の強誘電体キャパシタに予備データを書き込むときにはプレート線の電位を制御し、記憶データを書き込むときには第１のビット線の電位を制御することとなる。したがって、上記構成によれば、書き込み制御信号が第１の論理値から第２の論理値に変化した後は、必要に応じて第１のビット線の電位を制御してメモリセルに記憶データを書き込むこととなるため、極めて短時間でメモリセルに記憶データを記憶させることができる。

上記強誘電体メモリ装置において、プレート線制御回路及びビット線制御回路は、予備データが第１の強誘電体キャパシタに書き込まれたときに、第１の強誘電体キャパシタの一方端と他方端が略同電位となるように、プレート線及び第１のビット線の電位をそれぞれ制御することが好ましい。

上記構成では、第１の強誘電体キャパシタに予備データが書き込まれた後、記憶データが書き込まれるまでの期間において、第１の強誘電体キャパシタにかかる電圧を略０Ｖとすることができる。すなわち、データの書き込みを行わない期間において第１の強誘電体キャパシタにかかる電圧を略０Ｖとすることができる。したがって、上記構成によれば、第１の強誘電体キャパシタの疲労を抑制できるとともに、インプリントによる読み出しマージンの低下を防止することができる。

上記強誘電体メモリ装置は、データ信号を当該強誘電体メモリ装置の外部から受け取るデータピンと、データピンが受け取ったデータ信号をビット線制御回路に転送するか否かを切り換える転送回路と、をさらに備え、ビット線制御回路は、データ信号を保持する第１の書き込み回路と、第１のビット線と第１の書き込み回路との間に設けられた第１のスイッチと、を有し、転送回路は、書き込み制御信号が第１の論理値を示すときにデータ信号を第１の書き込み回路に転送し、第１のスイッチは、書き込み制御信号が第１の論理値から第２の論理値に変化したときに、第１の書き込み回路と第１のビット線とを接続し、第１の書き込み回路は、当該第１の書き込み回路が第１のビット線と接続されたときに、転送されたデータ信号に基づいて第１のビット線の電位を制御して第１のメモリセルに記憶データを記憶させることが好ましい。

上記構成では、第１の書き込み回路は、書き込み制御信号が第１の論理値から第２の論理値に変化したときに、当該書き込み制御信号が第１の論理値を示している間に予め転送され保持していたデータ信号に基づいて、第１の強誘電体キャパシタに記憶データを記憶させることとなる。すなわち、上記構成によれば、第１の書き込み回路は、書き込み制御信号が第１の論理値から第２の論理値に変化したとき、記憶データの転送を待つことなく第１の強誘電体キャパシタに記憶データを記憶させることができる。したがって、上記構成によれば、第１の強誘電体キャパシタに記憶データをさらに高速に記憶させることができる。

上記強誘電体メモリ装置は、第１のビット線を含む複数のサブビット線が接続されたメインビット線をさらに備え、第１のスイッチは、メインビット線と第１のビット線との間に設けられており、第１の書き込み回路は、メインビット線及び第１のスイッチを介して第１のビット線に接続されることが好ましい。

上記構成によれば、擬似ＳＲＡＭとしても使用可能な、大容量の強誘電体メモリ装置を提供することができる。

上記強誘電体メモリ装置において、ビット線制御回路は、第１のビット線を接地するか否かを切り換える接地回路をさらに有し、第１のスイッチは、転送回路が第１の書き込み回路にデータ信号を転送しているときに、第１のビット線を第１の書き込み回路から切り離し、接地回路及びプレート線制御回路は、転送回路がデータ信号を書き込み回路に転送しているときに、第１のビット線及びプレート線の電位を接地電位とすることが好ましい。

上記構成では、転送回路が第１の書き込み回路にデータ信号を転送しているときに、当該第１の書き込み回路は第１のビット線から切り離されるとともに、第１のビット線及びプレート線に接続された第１の強誘電体キャパシタの両端は接地されることとなる。すなわち、上記構成では、第１の書き込み回路に転送されるデータ信号が示すデータにかかわらず、第１の強誘電体キャパシタの両端にかかる電圧を略０Ｖとすることができる。したがって、上記構成によれば、擬似ＳＲＡＭにおいて、例えば書き込み期間が非常に長い場合があっても、データ信号を書き込み回路に転送しつつ、第１の強誘電体キャパシタの疲労を抑制することができるとともに、インプリントによる読み出しマージンの低下を防止することができる。

上記強誘電体メモリ装置において、ビット線制御回路は、第１のビット線に接続され、当該第１のビット線を接地するか否かを切り換える接地回路をさらに有し、第１のスイッチが第１のビット線を第１の書き込み回路から切り離しているときに、接地回路は第１のビット線を接地して予備データを第１の強誘電体キャパシタに書き込むとともに、転送回路は書き込み回路へデータ信号の転送を開始することが好ましい。

上記構成では、第１のスイッチが第１のビット線と第１の書き込み回路とを切り離している場合においても、接地回路及びプレート線制御回路が第１の強誘電体キャパシタに予備データを書き込むとともに、転送回路が第１の書き込み回路にデータ信号を転送することとなる。すなわち、上記構成では、予備データが第１の強誘電体キャパシタに書き込まれている間において、転送回路がデータ信号の転送を開始することができることとなる。したがって、上記構成によれば、例えば、書き込み制御信号が、第１の強誘電体キャパシタに予備データを書き込んだ直後に、第１の論理値から第２の論理値に変化した場合であっても、第１の書き込み回路が第１の強誘電体キャパシタに記憶データを高速に書き込むことができる。

上記強誘電体メモリ装置は、第２のメモリセルをさらに備え、制御部は、第１のメモリセルに予備データを書き込むときに、第２のメモリセルに記憶された記憶データを読み出し、書き込み制御信号が第１の論理値から第２の論理値に変化したときに、第２のメモリセルに、当該第２のメモリセルから読み出された記憶データを書き込んで、当該記憶データを再度記憶させることが好ましい。

上記構成では、第１のメモリセルに対して書き込み動作を行うとともに、第２のメモリセルに記憶された記憶データを読み出すこととなる。そして、上記構成では、書き込み制御信号が第１の論理値から第２の論理値に変化するときに、第１のメモリセルに対してデータ信号に基づいた記憶データを書き込むとともに、第２のメモリセルに対して当該第２のメモリセルから読み出された記憶データを再書き込みすることとなる。したがって、上記構成によれば、第１のメモリセルに対して書き込み動作を行っている間に第２のメモリセルに対して読み出し動作が行えるとともに、第２のメモリセルに対する再書き込み動作を高速に行うことができる。

上記強誘電体メモリ装置において、制御部は、書き込み信号が第１の論理値を示すときに、第１のメモリセル及び第２のメモリセルに記憶された記憶データを読み出すとともに、記憶データが読み出された第１のメモリセル及び第２のメモリセルに予備データを書き込むことが好ましい。

上記構成では、第１のメモリセル及び第２のメモリセルに対して、読み出し動作及び予備データの書き込み動作を同一の制御で行うことができる。すなわち、第１のメモリセル及び第２のメモリセルを制御する制御回路及び制御信号を別個に設ける必要がないため、強誘電体メモリ装置のレイアウト面積を縮小することができる。

上記強誘電体メモリ装置は、第１のメモリセル及び第２のメモリセルにそれぞれ接続された第１のビット線及び第２のビット線と、第１のメモリセル及び第２のメモリセルに接続されたプレート線と、データ信号を当該強誘電体メモリ装置の外部から受け取るデータピンと、データピンが受け取ったデータ信号を制御部に転送するか否かを切り換える転送回路と、をさらに備え、制御部は、プレート線の電位を制御するプレート線制御回路と、データ信号に基づいて第１のビット線の電位を制御するか、又は第１のビット線の電位に基づいて第１のメモリセルに記憶された記憶データを保持する第１のセンスアンプと、データ信号に基づいて第２のビット線の電位を制御するか、又は第２のビット線の電位に基づいて第２のメモリセルに記憶された記憶データを保持する第２のセンスアンプと、第１のビット線及び第２のビット線を、それぞれ第１のセンスアンプ及び第２のセンスアンプに接続するか否かを切り換える第１のスイッチ及び第２のスイッチと、第１のビット線及び第２のビット線をそれぞれ接地するか否かを切り換える第１の接地回路及び第２の接地回路と、転送回路が転送したデータ信号を、第１のセンスアンプ及び第２のセンスアンプの一方に供給する選択回路と、を有し、プレート線制御部並びに第１の接地回路及び第２の接地回路は、第１のビット線及び第２のビット線を浮遊状態にして、第１のメモリセル及び第２のメモリセルに記憶された記憶データを読み出し、第１のセンスアンプ及び第２のセンスアンプは、第１のメモリセル及び第２のメモリセルから読み出された記憶データをそれぞれ保持し、第１のスイッチ及び第２のスイッチは、第１のセンスアンプ及び第２のセンスアンプが読み出された記憶データを保持したときに、第１のビット線及び第２のビット線を、それぞれ第１のセンスアンプ及び第２のセンスアンプから切り離し、プレート線制御部並びに第１の接地回路及び第２の接地回路は、第１のビット線及び第２のビット線がそれぞれ第１のセンスアンプ及び第２のセンスアンプから切り離されたときに、少なくとも第１のビット線に予備データを書き込み、選択回路は、第１のビット線及び第２のビット線がそれぞれ第１のセンスアンプ及び第２のセンスアンプから切り離されたときに、転送回路から転送されたデータ信号を、第１のセンスアンプに転送し、書き込み制御信号が第１の論理値から第２の論理値に変化したときに、第１のセンスアンプは転送されたデータ信号が示す記憶データを第１のメモリセルに書き込み、第２のセンスアンプは読み出された記憶データを第２のメモリセルに再度書き込むことが好ましい。

本発明の第２の形態によれば、書き込み制御信号が第１の論理値から第２の論理値に変化したときにデータ信号が示す記憶データをメモリセルに記憶させる強誘電体メモリ装置を駆動する駆動方法であって、書き込み制御信号が第１の論理値を示すときに、第１のメモリセルに予備データを書き込むステップと、書き込み制御信号が第１の論理値から第２の論理値に変化したときに、第１のメモリセルに予備データを保持させるか、又は第１のメモリセルに記憶データを書き込んで、第１のメモリセルに記憶データを記憶させるステップと、を備えたことを特徴とする駆動方法を提供する。

以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の強誘電体メモリ装置１００の第１実施形態を示す図である。強誘電体メモリ装置１００は、アレイ状に配置された複数のメモリセル１１０を有するメモリセルアレイ１１２と、メモリセル１１０に接続されたワード線ＷＬ１〜ｍ（ｍは２以上の整数）、プレート線ＰＬ１〜ｍ、及びビット線ＢＬ１〜ｎ（ｎは２以上の整数）と、ワード線ＷＬ１〜ｍの電位を制御するワード線制御回路１２０と、プレート線ＰＬ１〜ｍの電位を制御するプレート線制御回路１３０と、ビット線ＢＬ１〜ｎの電位を制御するビット線制御回路２００と、転送回路の一例であるデータ信号制御回路２０２とを備えて構成される。本実施形態において、ワード線制御回路１２０、プレート線制御回路１３０、及びビット線制御回路２００は、制御部の一例である。

メモリセル１１０は、ｎ型ＭＯＳトランジスタＴＲと、一方端及び他方端を有する強誘電体キャパシタＣとを有して構成される。ｎ型ＭＯＳトランジスタＴＲは、ゲートがワード線ＷＬｊ（ｊは１からｍの整数）に接続されており、ソース及びドレインの一方がビット線ＢＬｋ（ｋは１からｎの整数）に接続されており、他方が強誘電体キャパシタＣの一方端に接続されている。強誘電体キャパシタＣは、他方端がプレート線ＰＬｊに接続されている。

ビット線制御回路２００は、書き込み回路２３０と、スイッチの一例であるｎ型ＭＯＳトランジスタ２４０と、スイッチ制御回路２４２と、接地回路の一例であるｎ型ＭＯＳトランジスタ２５０と、接地制御回路２５２とを有して構成される。

書き込み回路２３０は、データ信号制御回路２０２から供給されたデータ信号を保持する。また、書き込み回路２３０は、保持したデータ信号が示す記憶データに基づきビット線ＢＬｋの電位を制御して、当該ビット線ＢＬｋに接続されたメモリセル１１０に当該記憶データを書き込む。書き込み回路２３０は、例えば、データ信号をラッチするラッチ回路や、センスアンプ回路等である。また、ビット線制御回路２００は、書き込み回路２３０とは別にセンスアンプ回路を有してもよい。

ｎ型ＭＯＳトランジスタ２４０は、各ビット線ＢＬｋに対して、書き込み回路２３０と当該ビット線ＢＬｋとの間に設けられており、書き込み回路２３０とビット線ＢＬｋとを接続するか否かを切り換える。具体的には、ｎ型ＭＯＳトランジスタ２４０は、ソース及びドレインの一方が書き込み回路２３０に接続され、他方がビット線ＢＬｋに接続さている。そして、ｎ型ＭＯＳトランジスタ２４０は、ゲートに供給された信号ＳＷに基づいて、書き込み回路２３０とビット線ＢＬｋとを接続するか否かを切り換える。

スイッチ制御回路２４２は、ｎ型ＭＯＳトランジスタ２４０を制御する。スイッチ制御回路２４２は、書き込み制御信号／ＷＥ及び他の制御信号に基づいて、ｎ型ＭＯＳトランジスタ２４０のゲートに信号ＳＷを供給する。本実施形態において、スイッチ制御回路２４２は、ｎ個のｎ型ＭＯＳトランジスタ２４０を一括して制御する。

ｎ型ＭＯＳトランジスタ２５０は、各ビット線ＢＬｋに対してそれぞれ設けられており、ビット線ＢＬｋを接地するか否かを切り換える。具体的には、ｎ型ＭＯＳトランジスタ２５０は、ソースが接地されて、ドレインがビット線ＢＬｋに接続されている。そして、ｎ型ＭＯＳトランジスタ２５０は、ゲートに供給された信号ＢＬＥＱに基づいて、ビット線ＢＬｋを接地するか否かを切り換える。

接地制御回路２５２は、ｎ型ＭＯＳトランジスタ２５０を制御する。接地制御回路２５２は、所定のタイミングに基づき、ｎ型ＭＯＳトランジスタ２５０のゲートに供給する信号ＢＬＥＱの電位を変化させて、ｎ型ＭＯＳトランジスタ２５０を制御する。本実施形態において、接地制御回路２５２は、ｎ個のｎ型ＭＯＳトランジスタ２５０を一括して制御する。

データ信号制御回路２０２は、複数のデータピン２１０と、転送回路の一例である複数のｎ型ＭＯＳトランジスタ２１２と、転送制御回路２１４とを有して構成される。本実施形態において、データピン２１０は、各ビット線ＢＬ１〜ｎに対してそれぞれ設けられている。すなわち、データ信号制御回路２０２は、ビット線ＢＬ１〜ｎにそれぞれ接続可能に構成されたｎ個のデータピン２１０を有して構成される。

データピン２１０は、選択されたメモリセル１１０に記憶させる記憶データを示すデータ信号を、強誘電体メモリ装置１００の外部から受け取る。ｎ型ＭＯＳトランジスタ２１２は、データピン２１０が受け取ったデータ信号を、それぞれ対応するバス配線Ｂｕｓに転送するか否かを切り換える。転送制御回路２１４は、所定のタイミングに基づいて、ｎ型ＭＯＳトランジスタ２１２のゲートに供給する信号ＤＴの電位を変化させて、ｎ型ＭＯＳトランジスタ２１２を制御する。

図２は、第１実施形態に係る強誘電体メモリ装置１００の動作の一例を示すタイミングチャートである。図１及び図２を参照して、ワード線ＷＬ１、ビット線ＢＬ１〜ｎ、及びプレート線ＰＬ１に接続されたｎ個のメモリセル１１０に記憶データを書き込む動作を例に、第１実施形態に係る強誘電体メモリ装置１００の動作を説明する。

以下の例において各信号は、Ｈ論理又はＬ論理を示すディジタル信号である。各制御信号がＨ論理を示すときの当該制御信号の電位は強誘電体メモリ装置１００の駆動電圧ＶＣＣと略同電位である。また、各制御信号がＬ論理を示すときの当該制御信号の電位は接地電位である。なお、本実施形態において、ワード線ＷＬ１〜ｍの電位は、ＶＣＣ＋Ｖｔｈ（ｎ型ＭＯＳトランジスタＴＲの閾値電圧）以上の電位又は接地電位となる。

まず、書き込み制御信号／ＷＥの論理値がＨ論理からＬ論理に変化して、メモリセル１１０に対してデータが書き込み可能な状態となる。また、アドレス信号ＡＤＤにより、記憶データを書き込むべきメモリセル１１０のアドレスが定められる。このとき、転送制御回路２１４から供給される信号ＤＴはＬ論理を示しており、ｎ型ＭＯＳトランジスタ２１２は非導通であるため、データピン２１０にそれぞれ供給されたデータ信号は、バス配線Ｂｕｓに供給されない。

次に、ワード線ＷＬ１及びプレート線ＰＬ１に接続されたｎ個の強誘電体キャパシタＣに、予備データとしてデータ“０”を書き込む。まず、ワード線制御回路１２０が、アドレス信号ＡＤＤに基づき、ワード線ＷＬ１の電位をＶＣＣ＋Ｖｔｈとして、ワード線ＷＬ１を選択する。これにより、ワード線ＷＬ１に接続されたｎ型ＭＯＳトランジスタＴＲが導通し、各強誘電体キャパシタＣの一方端は、それぞれビット線ＢＬ１〜ｎと接続される。

そして、プレート線制御回路１３０がプレート線ＰＬ１の電位を０ＶからＶＣＣに変化させる。これにより、各強誘電体キャパシタＣの他方端の電位がＶＣＣとなり、一方、強誘電体キャパシタＣの一方端の電位は、ビット線ＢＬ１及びｎ型ＭＯＳトランジスタ２５０を介して接地される。したがって、各強誘電体キャパシタＣにはその一方端を基準として＋ＶＣＣの電圧がかかるため、強誘電体キャパシタＣには予備データとしてデータ“０”が書き込まれる。

次に、各書き込み回路２３０に、対応するデータピン２１０に供給されたデータ信号を転送する。具体的には、転送制御回路２１４が、信号ＤＴをＬ論理からＨ論理に変化させてｎ型ＭＯＳトランジスタ２１２を導通させる。これにより、各書き込み回路２３０は、ｎ型ＭＯＳトランジスタ２１２及び２２０を介して、対応するデータピン２１０と接続されるため、各データ信号は、対応する書き込み回路２３０に転送され、保持される。このとき、スイッチ制御回路２４２が出力する信号ＳＷはＬ論理を示しており、書き込み回路２３０はビット線ＢＬ１〜ｎと切り離されているため、ビット線ＢＬ１〜ｎの電位は、書き込み回路２３０に保持されたデータ信号に影響されない。

なお、本例では、データ信号の転送は、強誘電体キャパシタＣに予備データが書き込まれる期間において開始されるが、書き込み制御信号／ＷＥがＬ論理を示す期間であれば、強誘電体キャパシタＣに予備データが書き込まれる期間の前であっても後であってもよい。

次に、プレート線制御回路１３０は、プレート線ＰＬ１の電位を０Ｖとして、予備データの書き込みを終了する。強誘電体キャパシタＣに予備データが書き込まれた後、記憶データの書き込みが開始されるまでの期間、プレート線制御回路１３０は、プレート線ＰＬ１の電位を０Ｖに保持する。一方、接地制御回路２５２及びｎ型ＭＯＳトランジスタ２５０は、当該期間において、ビット線ＢＬ１〜ｎを接地する。

また、書き込み回路２３０は、当該期間において、ビット線ＢＬ１〜ｎから切り離されることとなる。すなわち、ビット線ＢＬ１〜ｎの電位は、書き込み回路２３０に転送されるデータ信号が示す記憶データが不定である期間において、当該データ信号に影響されない。したがって、記憶データが不定である期間が長い場合であっても、強誘電体キャパシタＣにかかる電圧は略０Ｖとなる。

次に、ワード線ＷＬ１及びプレート線ＰＬ１に接続されたｎ個の強誘電体キャパシタＣに、記憶データを書き込む。まず、各データピン２１０に供給されたデータ信号が示す記憶データが確定した後、書き込み制御信号／ＷＥがＬ論理からＨ論理に変化する。

接地制御回路２５２は、当該変化に応じて、信号ＢＬＥＱをＬ論理としてｎ型ＭＯＳトランジスタ２５０を非導通とする。また、転送制御回路２１４は、当該変化に応じて、信号ＤＴをＬ論理としてｎ型ＭＯＳトランジスタ２１２を非導通として、書き込み回路２３０へのデータ信号の転送を停止する。

さらに、スイッチ制御回路２４２は、当該変化に応じて、信号ＳＷをＬ論理からＨ論理に変化させて、ｎ型ＭＯＳトランジスタ２４０を導通させる。これにより、書き込み回路２３０は、それぞれビット線ＢＬ１〜ｎに接続される。このとき、各書き込み回路２３０には、確定した記憶データが転送され保持されており、ビット線ＢＬ１〜ｎの電位は、対応する書き込み回路に保持された記憶データに応じて変化する。

すなわち、書き込み回路２３０が、当該記憶データとしてＬ論理を保持している場合、対応するビット線ＢＬｋの電位は０Ｖのままとなる。このとき、プレート線ＰＬ１の電位は０Ｖであるため、ビット線ＢＬｋに接続された強誘電体キャパシタＣにかかる電圧は略０Ｖとなる。したがって、当該強誘電体キャパシタＣには、予備データとして書き込まれたデータ“０”が、記憶データとしてそのまま保持される。

一方、書き込み回路２３０が、当該記憶データとしてＨ論理を保持している場合、対応するビット線ＢＬｋの電位は０ＶからＶＣＣに変化する。したがって、ビット線ＢＬｋに接続された強誘電体キャパシタＣにかかる電圧はその一方端を基準として−ＶＣＣとなるため、当該強誘電体キャパシタＣには、記憶データとして新たにデータ“１”が書き込まれる。

そして、ワード線制御回路１２０がワード線ＷＬ１の電位を０Ｖとし、スイッチ制御回路２４２が信号ＳＷをＬ論理とし、さらに接地制御回路２５２が信号ＢＬＥＱをＨ論理として、ワード線ＷＬ１及びプレート線ＰＬ１に接続されたｎ個の強誘電体キャパシタＣへの記憶データの書き込みを終了する。これにより、当該ｎ個の強誘電体キャパシタＣに、データ信号が示す記憶データが記憶される。

図３は、第１実施形態にかかる強誘電体メモリ装置１００の動作の他の例を示すタイミングチャートである。同図に示すように、プレート線ＰＬ１にかかる負荷が大きく、プレート線ＰＬ１の電位変化の立ち下りに時間を要する場合において、プレート線ＰＬ１の立ち下がりが終了する前、すなわち、プレート線ＰＬ１の電位が０Ｖとなる前に書き込み制御信号／ＷＥがＬ論理からＨ論理に変化したとしても、強誘電体メモリ装置１００は、記憶データの書き込み動作を開始してもよい。また、強誘電体キャパシタＣに予備データが書き込まれた後であれば、予備データの書き込み期間の一部と記憶データの書き込み期間の一部が重なってもよい。

以上、説明した第１実施形態では、書き込み制御信号／ＷＥがＬ論理を示す期間において、メモリセル１１０に予備データが書き込まれ、書き込み制御信号／ＷＥがＬ論理からＨ論理に変化したとき、すなわち、当該期間の終了に応じて、データ信号が示す、当該メモリセル１１０に書き込むべきデータが当該メモリセル１１０に書き込まれることとなる。したがって、本実施形態によれば、書き込み制御信号／ＷＥが第１の論理値から第２の論理値に変化した後に極めて短時間で記憶データをメモリセル１１０に記憶させることができるため、書き込み期間後の読み出し動作に影響を及ぼさないうちに高速で書き込み動作を終了させることができる。したがって、本実施形態によれば、擬似ＳＲＡＭとして利用可能な強誘電体メモリ装置を提供できる。

また、本実施形態では、強誘電体キャパシタＣの一方端と他方端との間に所定の電位差を設けることにより、当該強誘電体キャパシタＣの分極状態を制御して所定のデータを書き込むこととなる。そして、プレート線ＰＬ１にかかる負荷はビット線ＢＬ１にかかる負荷よりも大きいため、プレート線ＰＬ１の電位を制御する時間は第１のビット線ＢＬ１の電位を制御する時間より長くかかるところ、本実施形態では、強誘電体キャパシタＣに予備データを書き込むときにはプレート線ＰＬ１の電位を制御し、記憶データを書き込むときには第１のビット線ＢＬ１の電位を制御することとなる。したがって、本実施形態によれば、書き込み制御信号／ＷＥがＬ論理からＨ論理に変化した後は、必要に応じてビット線ＢＬ１の電位を制御してメモリセル１１０に記憶データを書き込むこととなるため、極めて短時間でメモリセル１１０に記憶データを記憶させることができる。

また、本実施形態では、書き込み回路２３０は、書き込み制御信号／ＷＥがＬ論理からＨ論理に変化したときに、当該書き込み制御信号／ＷＥがＬ論理を示している間に予め転送され保持していたデータ信号に基づいて、強誘電体キャパシタＣに記憶データを記憶させることとなる。すなわち、本実施形態によれば、書き込み回路２３０は、書き込み制御信号／ＷＥがＬ論理からＨ論理に変化したとき、記憶データの転送を待つことなく第１の強誘電体キャパシタＣに記憶データを記憶させることができる。したがって、本実施形態によれば、強誘電体キャパシタＣに記憶データをさらに高速に記憶させることができる。

また、本実施形態では、ｎ型ＭＯＳトランジスタ２１２が書き込み回路２３０にデータ信号を転送しているときに、当該書き込み回路２３０はビット線ＢＬ１から切り離されるとともに、ビット線ＢＬ１及びプレート線ＰＬ１に接続された第１の強誘電体キャパシタＣの両端は接地されることとなる。すなわち、本実施形態では、書き込み回路２３０に転送されるデータ信号が示すデータにかかわらず、第１の強誘電体キャパシタＣの両端にかかる電圧を略０Ｖとすることができる。したがって、本実施形態によれば、擬似ＳＲＡＭにおいて、例えば、書き込み期間が長い場合があっても、データ信号を書き込み回路に転送しつつ、強誘電体キャパシタＣの疲労を抑制することができるとともにインプリントによる読み出しマージンの低下を防止することができる。

また、本実施形態では、ｎ型ＭＯＳトランジスタ２４０がビット線ＢＬ１と書き込み回路２３０とを切り離している場合においても、ｎ型ＭＯＳトランジスタ２５０及びプレート線制御回路１３０が強誘電体キャパシタＣに予備データを書き込むとともに、ｎ型ＭＯＳトランジスタ２１２が書き込み回路２３０にデータ信号を転送することとなる。すなわち、本実施形態では、予備データが強誘電体キャパシタＣに書き込まれている間において、ｎ型ＭＯＳトランジスタ２１２がデータ信号の転送を開始することができることとなる。したがって、本実施形態によれば、例えば、書き込み制御信号／ＷＥが、強誘電体キャパシタＣに予備データを書き込んだ直後に、Ｌ論理からＨ論理に変化した場合であっても、書き込み回路２３０が強誘電体キャパシタＣに記憶データを高速に書き込むことができる。

図４は、強誘電体メモリ装置１００の第２実施形態を示す図である。以下において、第１実施形態と異なる点を中心に第２実施形態の強誘電体メモリ装置１００について説明する。なお、第１実施形態と同一の符号を付した構成については、第１実施形態と同様の機能を有する。

本実施形態において、接地回路の一例であるｎ型ＭＯＳトランジスタ２５０のドレインは、スイッチの一例であるｎ型ＭＯＳトランジスタ２４０と書き込み回路２３０との間に設けられた配線に接続されている。すなわち、ｎ型ＭＯＳトランジスタ２５０は、ｎ型ＭＯＳトランジスタ２４０及び２５０の双方が導通している場合に、ビット線ＢＬ１〜ｎを接地するよう構成されている。

図５は、第２実施形態にかかる強誘電体メモリ装置１００の動作の一例を示すタイミングチャートである。図４及び図５を参照して、ワード線ＷＬ１、ビット線ＢＬ１、及びプレート線ＰＬ１に接続されたメモリセル１１０に記憶データを書き込む動作を例に、第１実施形態と異なる点を中心に第２実施形態に係る強誘電体メモリ装置１００の動作を説明する。

本例では、プレート線制御回路１３０が、強誘電体キャパシタＣに予備データを書き込むべく、プレート線ＰＬ１の電位を０ＶからＶＣＣに変化させる前に、スイッチ制御回路２４２は、信号ＳＷをＨ論理として、ビット線ＢＬ１と書き込み回路２３０とを接続する。このとき、接地制御回路２５２は、信号ＢＬＥＱをＨ論理としてｎ型ＭＯＳトランジスタ２５０を導通させているため、ビット線ＢＬ１〜ｎの電位は０Ｖとなり、また、書き込み回路２３０に保持されるデータはＬ論理となる。

次に、スイッチ制御回路２４２は、予備データが強誘電体キャパシタＣに書き込まれた後、信号ＳＷをＬ論理としてｎ型ＭＯＳトランジスタ２４０を非導通とする。これにより、ビット線ＢＬ１〜ｎは、その電位が０Ｖのまま書き込み回路２３０から切り離される。一方、プレート線ＰＬ１の電位も０Ｖとなるため、ワード線ＷＬ１及びプレート線ＰＬ１に接続されたｎ個の強誘電体キャパシタＣにかかる電圧は略０Ｖとなる。

次に、データ信号が、書き込み回路２３０に転送される。本実施形態では、転送制御回路２１４は、強誘電体キャパシタＣに対する予備データの書き込みが終了した後に、信号ＤＴをＬ論理からＨ論理に変化させる。これにより、ｎ型ＭＯＳトランジスタ２１２が導通するため、ｎ個のデータピン２１０に供給されたデータ信号が、それぞれ対応する書き込み回路２３０に転送される。

次に、第１実施形態にと同様に、データ信号が示す記憶データが確定した後に、強誘電体キャパシタＣに記憶データを書き込む。これにより、当該強誘電体キャパシタＣに、データ信号が示す記憶データが記憶される。

図６は、強誘電体メモリ装置１００の第３実施形態を示す図である。以下において、第１実施形態及び第２実施形態と異なる点を中心に第３実施形態の強誘電体メモリ装置１００について説明する。なお、第１実施形態及び／又は第２実施形態と同一の符号を付した構成については、当該実施形態と同様の機能を有する。

本実施形態の強誘電体メモリ装置１００は、複数のメモリセルアレイ１１２−１〜ｉ（ｉは２以上の整数）を有する。各メモリセルアレイ１１２−１〜ｉは、一例として、それぞれ４本のビット線ＢＬ１〜４、並びにｍ本のワード線ＷＬ１〜ｍ及びプレート線ＰＬ１〜ｍに接続されており、４×ｍ個のメモリセル１１０を有して構成される。

データ信号制御回路２０２は、複数のデータピン２１０と、複数のバス配線Ｂｕｓと、複数のｎ型ＭＯＳトランジスタ２１２と、選択回路の一例であるカラム選択回路２２２と、アドレス保持回路２２４とを有して構成される。

複数のデータピン２１０、複数のｎ型ＭＯＳトランジスタ２１２、及び複数のバス配線Ｂｕｓは、各メモリセルアレイ１１２−１〜ｉにおけるビット線ＢＬ１〜４に対応して設けられている。すなわち、本実施形態において、データ信号制御回路２０２は、４つのデータピン２１０、ｎ型ＭＯＳトランジスタ２１２、及びバス配線Ｂｕｓを有しており、４つのデータピン２１０、ｎ型ＭＯＳトランジスタ２１２、及びバス配線Ｂｕｓは、各メモリセルアレイ１１２−１〜ｉにおけるビット線ＢＬ１〜４のいずれかに対応して設けられている。

ｎ型ＭＯＳトランジスタ２２０は、書き込み回路２３０とバス配線Ｂｕｓとの間に設けられており、書き込み回路２３０とバス配線Ｂｕｓとを接続するか否かを切り換える。具体的には、ｎ型ＭＯＳトランジスタ２２０は、ソース及びドレインの一方が書き込み回路２３０に接続されており、他方がバス配線Ｂｕｓに接続されている。そして、ｎ型ＭＯＳトランジスタ２２０は、ゲートに供給される信号ＹＳＥＬ１〜ｉ（ｉは２以上の整数）に基づいて、書き込み回路２３０とバス配線Ｂｕｓとを接続するか否かを切り換える。

アドレス保持回路２２４は、強誘電体メモリ装置１００の外部から供給されたアドレス信号ＡＤＤを受け取り、内部アドレスＩＡに変換してカラム選択回路２２２に供給する。アドレス保持回路２２４は、例えば、アドレス信号ＡＤＤが書き込みアドレスを示す期間の終了タイミングを所定の時間遅延させた信号を内部アドレス信号ＩＡとして、カラム選択回路２２２に供給する。

カラム選択回路２２２は、ｎ型ＭＯＳトランジスタ２２０を制御する。カラム選択回路２２２は、内部アドレス信号ＩＡに基づいて、ｎ型ＭＯＳトランジスタ２２０のゲートに供給する信号ＹＳＥＬ１〜ｉの電位を変化させて、ｎ型ＭＯＳトランジスタ２２０を制御する。

本実施形態において、カラム選択回路２２２は、各メモリセルアレイ１１２−１〜ｉを単位として、ビット線ＢＬ１〜４を、それぞれ対応するバス配線Ｂｕｓに接続するか否かを制御する。すなわち、カラム選択回路２２２は、各メモリセルアレイ１１２−１〜ｉに接続されたビット線ＢＬ１〜４に対応する４つのｎ型ＭＯＳトランジスタ２２０に、信号ＹＳＥＬ１〜ｉのいずれかを供給し、ビット線ＢＬ１〜４を１つの単位として対応するバス配線Ｂｕｓに接続する。そして、各バス配線は、それぞれ異なるデータピン２１０に接続されているため、カラム選択回路２２２が、メモリセルアレイ１１２−１〜ｉのいずれかに対応する４つのｎ型ＭＯＳトランジスタ２２０を導通させたときに、当該４つのｎ型ＭＯＳトランジスタ２２０に対応するビット線ＢＬ１〜４には、それぞれ異なるデータピン２１０からデータ信号が供給される。

ビット線制御回路２００は、第１実施形態及び第２実施形態における書き込み回路２３０に代えてセンスアンプ２３２を有して構成される。本実施形態において、ビット線制御回路２００は、所定のビット線に接続されたメモリセル１１０に対してデータ信号が示す記憶データを記憶させるとともに、他のビット線に接続されたメモリセル１１０に記憶されたデータを読み出す。

図７は、第３実施形態にかかる強誘電体メモリ装置１００の動作の一例を示すタイミングチャートである。図６及び図７を参照して、メモリセルアレイ１１２−１においてワード線ＷＬ１、ビット線ＢＬ１〜４、及びプレート線ＰＬ１に接続された４つのメモリセル１１０に記憶データを書き込むとともに、メモリセルアレイ１１２−ｉにおいてワード線ＷＬ１、ビット線ＢＬ１〜４、及びプレート線ＰＬ１に接続された４つのメモリセル１１０に記憶されたデータを読み出す動作を例に、第１実施形態及び第２実施形態と異なる点を中心に第３実施形態に係る強誘電体メモリ装置１００の動作を説明する。なお、メモリセルアレイ１１２−１に記憶データを書き込む場合、当該メモリセルアレイ１１２−１以外のメモリセルアレイ１１２−２〜ｉは、それに記憶されたデータを読み出す動作を行うこととなる。

まず、各メモリセルアレイ１１２−１〜ｉに接続されたビット線ＢＬ１〜４を０Ｖにプリチャージする。具体的には、ワード線制御回路１２０がワード線ＷＬ１の電位をＶＣＣ＋Ｖｔｈとするとともに、スイッチ制御回路２４２及び接地制御回路２５２は、それぞれ信号ＳＷ及びＢＬＥＱをＨ論理とする。これにより、ｎ型ＭＯＳトランジスタ２４０及び２５０が導通し、ビット線ＢＬ１〜４は、０Ｖにプリチャージされる。そして、接地制御回路２５２は、信号ＢＬＥＱをＬ論理として、０Ｖにプリチャージされたビット線ＢＬ１〜４を浮遊状態とする。

次に、上記８つのメモリセル１１０に記憶された記憶データを読み出す。まず、プレート線制御回路１３０が、プレート線ＰＬ１の電位を０ＶからＶＣＣに変化させる。これにより、上記８つのメモリセル１１０に記憶された記憶データに基づいて、対応するビット線ＢＬ１〜４の電位がそれぞれ上昇する。具体的には、当該記憶データが“０”である場合には、ビット線ＢＬ１〜４の電位は小さく上昇し、当該記憶データが“１”である場合には、ビット線ＢＬ１〜４の電位は、当該記憶データが“０”である場合よりも大きく上昇する。

そして、各センスアンプ２３２が、上昇したビット線ＢＬ１〜４の電位を、当該電位に基づいてスイングさせる。具体的には、当該記憶データが“０”の場合には、対応するビット線ＢＬ１〜４の電位を０Ｖとし、当該記憶データが“１”の場合には、対応するビット線ＢＬ１〜４の電位をＶＣＣとする。これにより、上記８つのメモリセル１１０の記憶データが読み出され、対応する各センスアンプ２３２にそれぞれ保持される。

次に、上記８つのメモリセル１１０に、予備データを書き込む。まず、プレート線ＰＬ１の電位がＶＣＣである間に、スイッチ制御回路２４２が、信号ＳＷをＬ論理として、各センスアンプ２３２を、それぞれビット線ＢＬ１〜４から切り離す。そして、接地制御回路２５２が、信号ＢＬＥＱをＨ論理として、ビット線ＢＬ１〜４を接地する。これにより、上記８つのメモリセル１１０の強誘電体キャパシタＣにかかる電圧はその一方端を基準として＋ＶＣＣとなり、当該強誘電体キャパシタＣには予備データとしてデータ“０”が書き込まれる。このとき、各センスアンプ２３２は、それぞれ対応するビット線ＢＬ１〜４から切り離されており、上記８つのメモリセル１１０から読み出された記憶データが保持されたままである。

次に、メモリセルアレイ１１２−１に対応する４つのセンスアンプ２３２に、データ信号を転送する。具体的には、転送制御回路２１４が、信号ＤＴをＨ論理として４つのｎ型ＭＯＳトランジスタ２１２を導通させる。これにより、各データピン２１０が対応するバス配線Ｂｕｓに接続され、データ信号が、それぞれバス配線Ｂｕｓに供給される。そして、カラム選択回路２２２は、信号ＤＴの論理値の変化に応じて、内部アドレス信号ＩＡに基づいてメモリセルアレイ１１２−１を選択すべく、信号ＹＳＥＬ１をＨ論理とし、信号ＹＳＥＬｉをＬ論理としている。したがって、４つのデータピン２１０に供給された各データ信号は、それぞれｎ型ＭＯＳトランジスタ２２０を介して、メモリセルアレイ１１２−１に対応するセンスアンプ２３２に転送されるが、メモリセルアレイ１１２−ｉに対応するセンスアンプ２３２には転送されない。すなわち、メモリセルアレイ１１２−１に対応するセンスアンプ２３２は、それぞれデータ信号を新たに保持し、一方、メモリセルアレイ１１２−ｉに対応するセンスアンプ２３２は、対応するメモリセル１１０から読み出された記憶データを保持したままとなる。

次に、上記８つのメモリセル１１０に、記憶データを書き込む。書き込み制御信号／ＷＥがＬ論理からＨ論理に変化して、信号ＳＷがＨ論理となり、また、信号ＢＬＥＱがＬ論理となると、ビット線ＢＬ１〜４は、それぞれ対応するセンスアンプ２３２に接続される。すなわち、メモリセルアレイ１１２−１に接続されたビット線ＢＬ１〜４の電位は、それぞれ対応するセンスアンプ２３２に保持された、データ信号が示す記憶データに基づいて０Ｖ又はＶＣＣとなる。また、メモリセルアレイ１１２−ｉに接続されたビット線ＢＬ１〜４の電位は、それぞれ対応するセンスアンプ２３２に保持された記憶データ、すなわち、対応するメモリセル１１０から読み出された記憶データに基づいて０Ｖ又はＶＣＣとなる。したがって、メモリセルアレイ１１２−１において選択された４つのメモリセル１１０には、データ信号が示す記憶データが書き込まれるとともに、メモリセルアレイ１１２−ｉにおいて選択された４つのメモリセル１１０には、当該４つのメモリセル１１０からそれぞれ読み出された記憶データが再書き込みされる。

図８は、強誘電体メモリ装置１００の第４実施形態を示す図である。以下において、第１実施形態乃至第３実施形態と異なる点を中心に第４実施形態の強誘電体メモリ装置１００について説明する。なお、第１実施形態、第２実施形態、及び／又は第３実施形態と同一の符号を付した構成については、当該実施形態と同様の機能を有する。

本実施形態の強誘電体メモリ装置１００は、ビット線制御回路２００が、メモリセルアレイ１１２−１〜ｉに対応する４つのｎ型ＭＯＳトランジスタ２５０を単位として制御する接地制御回路２５２を有しており、所定のビット線に接続されたメモリセル１１０に対して、読み出し動作を行わずにデータ信号が示す記憶データを記憶させるとともに、他のビット線に接続されたメモリセル１１０に記憶されたデータを読み出す。

図９は、第４実施形態にかかる強誘電体メモリ装置１００の動作の一例を示すタイミングチャートである。図８及び図９を参照して、メモリセルアレイ１１２−１においてワード線ＷＬ１、ビット線ＢＬ１〜４、及びプレート線ＰＬ１に接続された４つのメモリセル１１０に記憶データを書き込むとともに、メモリセルアレイ１１２−ｉにおいてワード線ＷＬ１、ビット線ＢＬ１〜４、及びプレート線ＰＬ１に接続された４つのメモリセル１１０に記憶されたデータを読み出す動作を例に、第１実施形態乃至第３実施形態と異なる点を中心に第４実施形態に係る強誘電体メモリ装置１００の動作を説明する。

本実施形態では、スイッチ制御回路２４２、カラム選択回路２２２、及び転送制御回路２１４は、第３実施形態と同様に、それぞれｎ型ＭＯＳトランジスタ２４０、２２０、及び２１２を制御する。これにより、メモリセルアレイ１１２−１を構成する４つのメモリセル１１０には、データ信号が示す記憶データが書き込まれる。また、メモリセルアレイ１１２−ｉを構成する４つのメモリセル１１０は、記憶データが読み出されるとともに、当該４つのメモリセル１１０から読み出された記憶データがそれぞれ再書き込みされる。

第３実施形態及び第４実施形態では、メモリセルアレイ１１２−１において選択された４つのメモリセル１１０に対して書き込み動作を行うとともに、メモリセルアレイ１１２−ｉにおいて選択された４つのメモリセル１１０に記憶された記憶データを読み出すこととなる。そして、当該実施形態では、書き込み制御信号／ＷＥがＬ論理からＨ論理に変化するときに、メモリセルアレイ１１２−１において選択された４つのメモリセル１１０に対してデータ信号に基づいた記憶データを書き込むとともに、メモリセルアレイ１１２−ｉにおいて選択された４つのメモリセル１１０に対してそれぞれ当該４つのメモリセル１１０から読み出された記憶データを再書き込みすることとなる。したがって、当該実施形態によれば、メモリセルアレイ１１２−１において選択された４つのメモリセル１１０に対して書き込み動作を行っている間に、メモリセルアレイ１１２−ｉにおいて選択された４つのメモリセル１１０に対して読み出し動作が行えるとともに、当該４つのメモリセル１１０に対する再書き込み動作を高速に行うことができる。

図１０は、メモリセルアレイ１１２の構成の他の例を示す図である。本例のメモリセルアレイ１１２は、階層化ビット線構造を有する。具体的には、メモリセルアレイ１１２は、ビット線制御回路２００（図１、４、６、及び８参照）に接続された複数のメインビット線ＭＢＬ１〜ｎと、各メインビット線ＭＢＬ１〜ｎに対して複数設けられたサブアレイ１１４と、サブアレイ１１４と対応するメインビット線ＭＢＬ１〜ｎとの間に設けられたスイッチの一例であるｎ型ＭＯＳトランジスタ２６２と、各ｎ型ＭＯＳトランジスタ２６２を制御するサブビット線選択回路２６０とを有して構成される。

各サブアレイ１１４は、サブビット線ＳＢＬと、当該サブビット線ＳＢＬに接続された複数のメモリセル１１０とを有して構成される。各サブビット線ＳＢＬは、ｎ型ＭＯＳトランジスタ２６２を介して対応するメインビット線ＭＢＬ１〜ｎに接続されている。すなわち、上述した各実施形態と同様に、各メモリセルは、メインビット線ＭＢＬ１〜ｎのいずれか及びサブビット線ＳＢＬを介してビット線制御回路２００に接続可能に構成されている。

また、本例において、各サブアレイ１１４は、接地回路の一例であるｎ型ＭＯＳトランジスタ２５０を有して構成される。ｎ型ＭＯＳトランジスタ２５０は、ソースが接地されており、ドレインがサブビット線ＳＢＬに接続されており、上述した実施形態と同様に、ゲートに接地制御回路２５２から信号ＢＬＥＱが供給されている。そして、ｎ型ＭＯＳトランジスタ２５０は、信号ＢＬＥＱの電位に基づいて、各サブビット線ＳＢＬを接地するか否かを切り換える。

サブビット線選択回路２６０は、メインビット線ＭＢＬ１〜ｎと各サブビット線ＳＢＬとを接続するか否かを切り換えるｎ型ＭＯＳトランジスタ２６２を制御して、メインビット線ＭＢＬ１〜ｎに接続すべきサブビット線ＳＢＬを選択する。本実施形態では、ｎ型ＭＯＳトランジスタ２６２が、サブビット線ＳＢＬと書き込み回路２３０又はセンスアンプ２３２とを接続するか否かを切り換える。すなわち、ｎ型ＭＯＳトランジスタ２６２は、上述の実施形態で説明したスイッチの一例であるｎ型ＭＯＳトランジスタ２４０と同様の機能を有するが、上述の実施形態と同様にビット線制御回路２００にｎ型ＭＯＳトランジスタ２４０及びスイッチ制御回路２４２を設けて、サブビット線ＳＢＬと書き込み回路２３０又はセンスアンプ２３２とを接続するか否かを切り換えてもよい。

本例のメモリセルアレイ１１２によれば、擬似ＳＲＡＭとしても使用可能な、大容量の強誘電体メモリ装置１００を提供することができる。

上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

例えば、上記の実施形態では、接地回路の一例としてｎ型ＭＯＳトランジスタを用いているが、書き込み回路やセンスアンプを接地回路として用いてもよい。また、強誘電体メモリ装置は、センスアンプとは別にさらに書き込み回路を備えてもよく、また、さらに接地回路を備えてもよい。さらに、接地回路、書き込み回路、センスアンプ等の相互の配置位置やビット線に対する接続位置等は、用途に応じて適宜組み合わせて、又は変更若しくは改良を加えて用いることができる。

本発明の強誘電体メモリ装置１００の第１実施形態を示す図である。 第１実施形態に係る強誘電体メモリ装置１００の動作の一例を示すタイミングチャートである。 第１実施形態にかかる強誘電体メモリ装置１００の動作の他の例を示すタイミングチャートである。 強誘電体メモリ装置１００の第２実施形態を示す図である。 第２実施形態にかかる強誘電体メモリ装置１００の動作の一例を示すタイミングチャートである。 強誘電体メモリ装置１００の第３実施形態を示す図である。 第３実施形態にかかる強誘電体メモリ装置１００の動作の一例を示すタイミングチャートである。 強誘電体メモリ装置１００の第４実施形態を示す図である。 第４実施形態にかかる強誘電体メモリ装置１００の動作の一例を示すタイミングチャートである。 メモリセルアレイ１１２の構成の他の例を示す図である。

符号の説明

１００・・・強誘電体メモリ装置、１１０・・・メモリセル、１１２・・・メモリセルアレイ、１１４・・・サブアレイ、１２０・・・ワード線制御回路、１３０・・・プレート線制御回路、２００・・・ビット線制御回路、２０２・・・データ信号制御回路、２１０・・・データピン、２１２・・・ｎ型ＭＯＳトランジスタ、２１４・・・転送制御回路、２２０・・・ｎ型ＭＯＳトランジスタ、２２２・・・カラム選択回路、２２４・・・アドレス保持回路、２３０・・・書き込み回路、２３２・・・センスアンプ、２４０・・・トランジスタ、２４２・・・スイッチ制御回路、２５０・・・トランジスタ、２５２・・・接地制御回路、２６０・・・サブビット線選択回路、ＢＬ・・・ビット線、Ｂｕｓ・・・バス配線、ＰＬ・・・プレート線、ＴＲ・・・トランジスタ、ＷＬ・・・ワード線

Claims (11)

1. 複数のメモリセルと、書き込み制御信号が第１の論理値から第２の論理値に変化したときにデータ信号が示す記憶データをメモリセルに記憶させる制御部とを備えた強誘電体メモリ装置であって、
   前記制御部は、前記書き込み制御信号が前記第１の論理値を示すときに、第１のメモリセルに予備データを書き込み、前記書き込み制御信号が前記第１の論理値から前記第２の論理値に変化したときに、前記第１のメモリセルに前記予備データを保持させるか、又は前記第１のメモリセルに前記記憶データを書き込んで、前記第１のメモリセルに前記記憶データを記憶させることを特徴とする強誘電体メモリ装置。
2. 前記第１のメモリセルに接続されたプレート線及び第１のビット線をさらに備え、
   前記第１のメモリセルは、一方端がトランジスタを介して前記ビット線に接続され、他方端が前記プレート線に接続された第１の強誘電体キャパシタを有しており、
   前記制御部は、
   前記プレート線の電位が前記第１のビット線の電位より高くなるように、前記プレート線の電位を制御して前記第１の強誘電体キャパシタに前記予備データを書き込むプレート線制御回路と、
   前記第１のビット線の電位が前記プレート線の電位より高くなるように、前記ビット線の電位を制御して前記第１の強誘電体キャパシタに前記記憶データを書き込むビット線制御回路と、
   を有することを特徴とする請求項１に記載の強誘電体メモリ装置。
3. 前記プレート線制御回路及び前記ビット線制御回路は、
   前記予備データが前記第１の強誘電体キャパシタに書き込まれたときに、前記第１の強誘電体キャパシタの前記一方端と前記他方端が略同電位となるように、前記プレート線及び前記第１のビット線の電位をそれぞれ制御することを特徴とする請求項２に記載の強誘電体メモリ装置。
4. 前記データ信号を当該強誘電体メモリ装置の外部から受け取るデータピンと、
   前記データピンが受け取った前記データ信号を前記ビット線制御回路に転送するか否かを切り換える転送回路と、
   をさらに備え、
   前記ビット線制御回路は、
   前記データ信号を保持する第１の書き込み回路と、
   前記第１のビット線と前記第１の書き込み回路との間に設けられた第１のスイッチと、
   を有し、
   前記転送回路は、前記書き込み制御信号が前記第１の論理値を示すときに前記データ信号を前記第１の書き込み回路に転送し、
   前記第１のスイッチは、前記書き込み制御信号が前記第１の論理値から前記第２の論理値に変化したときに、前記第１の書き込み回路と前記第１のビット線とを接続し、
   前記第１の書き込み回路は、当該第１の書き込み回路が前記第１のビット線と接続されたときに、転送された前記データ信号に基づいて前記第１のビット線の電位を制御して前記第１のメモリセルに前記記憶データを記憶させることを特徴とする請求項２又は３に記載の強誘電体メモリ装置。
5. 前記第１のビット線を含む複数のサブビット線が接続されたメインビット線をさらに備え、
   前記第１のスイッチは、前記メインビット線と前記第１のビット線との間に設けられており、
   前記第１の書き込み回路は、前記メインビット線及び前記第１のスイッチを介して前記第１のビット線に接続されることを特徴とする請求項４に記載の強誘電体メモリ装置。
6. 前記ビット線制御回路は、前記第１のビット線を接地するか否かを切り換える接地回路をさらに有し、
   前記第１のスイッチは、前記転送回路が前記第１の書き込み回路に前記データ信号を転送しているときに、前記第１のビット線を前記第１の書き込み回路から切り離し、
   前記接地回路及び前記プレート線制御回路は、前記転送回路が前記データ信号を前記書き込み回路に転送しているときに、前記第１のビット線及び前記プレート線の電位を接地電位とすることを特徴とする請求項４に記載の強誘電体メモリ装置。
7. 前記ビット線制御回路は、前記第１のビット線に接続され、当該第１のビット線を接地するか否かを切り換える接地回路をさらに有し、
   前記第１のスイッチが前記第１のビット線を前記第１の書き込み回路から切り離しているときに、前記接地回路は前記第１のビット線を接地して前記予備データを前記第１の強誘電体キャパシタに書き込むとともに、前記転送回路は前記書き込み回路へ前記データ信号の転送を開始することを特徴とする請求項４に記載の強誘電体メモリ装置。
8. 第２のメモリセルをさらに備え、
   前記制御部は、前記第１のメモリセルに前記予備データを書き込むときに、前記第２のメモリセルに記憶された記憶データを読み出し、前記書き込み制御信号が前記第１の論理値から前記第２の論理値に変化したときに、前記第２のメモリセルに、当該第２のメモリセルから読み出された前記記憶データを書き込んで、当該記憶データを再度記憶させることを特徴とする請求項１に記載の強誘電体メモリ装置。
9. 前記制御部は、
   前記書き込み信号が第１の論理値を示すときに、前記第１のメモリセル及び前記第２のメモリセルに記憶された記憶データを読み出すとともに、記憶データが読み出された前記第１のメモリセル及び前記第２のメモリセルに前記予備データを書き込むことを特徴とする請求項８に記載の強誘電体メモリ装置。
10. 前記第１のメモリセル及び前記第２のメモリセルにそれぞれ接続された第１のビット線及び第２のビット線と、
    前記第１のメモリセル及び前記第２のメモリセルに接続されたプレート線と、
    前記データ信号を当該強誘電体メモリ装置の外部から受け取るデータピンと、
    前記データピンが受け取った前記データ信号を前記制御部に転送するか否かを切り換える転送回路と、
    をさらに備え、
    前記制御部は、
    前記プレート線の電位を制御するプレート線制御回路と、
    前記データ信号に基づいて前記第１のビット線の電位を制御するか、又は前記第１のビット線の電位に基づいて前記第１のメモリセルに記憶された記憶データを保持する第１のセンスアンプと、
    前記データ信号に基づいて前記第２のビット線の電位を制御するか、又は前記第２のビット線の電位に基づいて前記第２のメモリセルに記憶された記憶データを保持する第２のセンスアンプと、
    前記第１のビット線及び前記第２のビット線を、それぞれ前記第１のセンスアンプ及び前記第２のセンスアンプに接続するか否かを切り換える第１のスイッチ及び第２のスイッチと、
    前記第１のビット線及び前記第２のビット線をそれぞれ接地するか否かを切り換える第１の接地回路及び第２の接地回路と、
    前記転送回路が転送した前記データ信号を、前記第１のセンスアンプ及び前記第２のセンスアンプの一方に供給する選択回路と、
    を有し、
    前記プレート線制御部並びに前記第１の接地回路及び前記第２の接地回路は、前記第１のビット線及び前記第２のビット線を浮遊状態にして、前記第１のメモリセル及び前記第２のメモリセルに記憶された記憶データを読み出し、
    前記第１のセンスアンプ及び前記第２のセンスアンプは、前記第１のメモリセル及び前記第２のメモリセルから読み出された記憶データをそれぞれ保持し、
    前記第１のスイッチ及び前記第２のスイッチは、前記第１のセンスアンプ及び前記第２のセンスアンプが読み出された前記記憶データを保持したときに、前記第１のビット線及び前記第２のビット線を、それぞれ前記第１のセンスアンプ及び前記第２のセンスアンプから切り離し、
    前記プレート線制御部並びに前記第１の接地回路及び前記第２の接地回路は、前記第１のビット線及び前記第２のビット線がそれぞれ前記第１のセンスアンプ及び前記第２のセンスアンプから切り離されたときに、少なくとも前記第１のビット線に前記予備データを書き込み、
    前記選択回路は、前記第１のビット線及び前記第２のビット線がそれぞれ前記第１のセンスアンプ及び前記第２のセンスアンプから切り離されたときに、前記転送回路から転送された前記データ信号を、前記第１のセンスアンプに転送し、
    前記書き込み制御信号が前記第１の論理値から前記第２の論理値に変化したときに、前記第１のセンスアンプは転送された前記データ信号が示す前記記憶データを前記第１のメモリセルに書き込み、前記第２のセンスアンプは読み出された前記記憶データを前記第２のメモリセルに再度書き込むことを特徴とする請求項８に記載の強誘電体メモリ装置。
11. 書き込み制御信号が第１の論理値から第２の論理値に変化したときにデータ信号が示す記憶データをメモリセルに記憶させる強誘電体メモリ装置を駆動する駆動方法であって、
    前記書き込み制御信号が前記第１の論理値を示すときに、第１のメモリセルに予備データを書き込むステップと、
    前記書き込み制御信号が前記第１の論理値から前記第２の論理値に変化したときに、前記第１のメモリセルに前記予備データを保持させるか、又は前記第１のメモリセルに前記記憶データを書き込んで、前記第１のメモリセルに前記記憶データを記憶させるステップと、
    を備えたことを特徴とする駆動方法。
    
    

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