JPH10269784A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- JPH10269784A JPH10269784A JP9076782A JP7678297A JPH10269784A JP H10269784 A JPH10269784 A JP H10269784A JP 9076782 A JP9076782 A JP 9076782A JP 7678297 A JP7678297 A JP 7678297A JP H10269784 A JPH10269784 A JP H10269784A
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- ferroelectric memory
- write
- ferroelectric
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 強誘電体メモリにおいて強誘電体材料のイン
プリントによってデータが書き込まれにくくなるのを防
止する。 【解決手段】 強誘電体メモリは強誘電体材料を用いた
メモリセルブロック１にデータの書き込みや読み出しを
行う。該強誘電体メモリは書き込み回数を数えるカウン
タ９と、書き込みを指示する信号が入力されたときに書
き込みの処理を行うコントロール回路７とを有する。そ
して、コントロール回路７ではカウンタ９を用いて予め
設定されている回数の書き込みを行う。
プリントによってデータが書き込まれにくくなるのを防
止する。 【解決手段】 強誘電体メモリは強誘電体材料を用いた
メモリセルブロック１にデータの書き込みや読み出しを
行う。該強誘電体メモリは書き込み回数を数えるカウン
タ９と、書き込みを指示する信号が入力されたときに書
き込みの処理を行うコントロール回路７とを有する。そ
して、コントロール回路７ではカウンタ９を用いて予め
設定されている回数の書き込みを行う。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性の強誘電体
メモリに関し、パラレル方式やシリアル方式でデータ等
が転送される強誘電体メモリに関する。
メモリに関し、パラレル方式やシリアル方式でデータ等
が転送される強誘電体メモリに関する。
【０００２】
【従来の技術】従来の強誘電体メモリについて図３及び
図４を用いて説明する。図３は従来のパラレル方式の強
誘電体メモリのブロック図である。強誘電体メモリは不
揮発性のメモリであり、電源が入っていない状態でもデ
ータの保存が行われる。強誘電体メモリにはチップイネ
ーブル（ＣＥＢ）端子と、アドレス（Ａ0〜Ａj）端子
と、アウトプットイネーブル（ＯＥＢ）端子と、ライト
イネーブル（ＷＥＢ）端子と、データ（Ｉ／Ｏ0〜Ｉ／
Ｏn）入出力端子が設けられている。
図４を用いて説明する。図３は従来のパラレル方式の強
誘電体メモリのブロック図である。強誘電体メモリは不
揮発性のメモリであり、電源が入っていない状態でもデ
ータの保存が行われる。強誘電体メモリにはチップイネ
ーブル（ＣＥＢ）端子と、アドレス（Ａ0〜Ａj）端子
と、アウトプットイネーブル（ＯＥＢ）端子と、ライト
イネーブル（ＷＥＢ）端子と、データ（Ｉ／Ｏ0〜Ｉ／
Ｏn）入出力端子が設けられている。
【０００３】ロウアドレス（Ａ0〜Ａi）はロウアドレス
ラッチ回路５で一時的に保持される。カラムアドレス
（Ａi+1〜Ａj）はカラムアドレスラッチ回路６で一時的
に保持される。アウトプットイネーブル（ＯＥＢ）及び
ライトイネーブル（ＷＥＢ）はコントロール回路７ａに
入力される。
ラッチ回路５で一時的に保持される。カラムアドレス
（Ａi+1〜Ａj）はカラムアドレスラッチ回路６で一時的
に保持される。アウトプットイネーブル（ＯＥＢ）及び
ライトイネーブル（ＷＥＢ）はコントロール回路７ａに
入力される。
【０００４】データ（Ｉ／Ｏ0〜Ｉ／Ｏn）入出力端子は
Ｉ／Ｏラッチ・バッファ４に接続され、入出力されるデ
ータをＩ／Ｏラッチ・バッファ４で一時的に記憶する。
チップイネーブル（ＣＥＢ）はロウアドレスラッチ回路
５、カラムアドレスラッチ回路６及びコントロール回路
７ａに入力される。
Ｉ／Ｏラッチ・バッファ４に接続され、入出力されるデ
ータをＩ／Ｏラッチ・バッファ４で一時的に記憶する。
チップイネーブル（ＣＥＢ）はロウアドレスラッチ回路
５、カラムアドレスラッチ回路６及びコントロール回路
７ａに入力される。
【０００５】強誘電体メモリではチップイネーブル（Ｃ
ＥＢ）の立ち下がりにより書き込みや読み出しの処理が
開始される。この立ち下がりによりロウアドレスラッチ
回路５及びアドレスラッチ回路６では各アドレスをラッ
チする。これと同時にコントロール回路７ａの制御によ
りＩ／Ｏラッチ・バッファ４に記憶されているデータを
更新する。
ＥＢ）の立ち下がりにより書き込みや読み出しの処理が
開始される。この立ち下がりによりロウアドレスラッチ
回路５及びアドレスラッチ回路６では各アドレスをラッ
チする。これと同時にコントロール回路７ａの制御によ
りＩ／Ｏラッチ・バッファ４に記憶されているデータを
更新する。
【０００６】ロウアドレスラッチ回路５でラッチされて
いるロウアドレスがロウアドレスデコーダ２に送られ
る。カラムアドレスラッチ回路６でラッチされているカ
ラムアドレスがカラムアドレスデコーダ３に送られる。
ロウアドレスデコーダ２とカラムドレスデコーダ３によ
りメモリセルブロック１のセルが特定されてデータが書
き込まれたり読み出されたりする。
いるロウアドレスがロウアドレスデコーダ２に送られ
る。カラムアドレスラッチ回路６でラッチされているカ
ラムアドレスがカラムアドレスデコーダ３に送られる。
ロウアドレスデコーダ２とカラムドレスデコーダ３によ
りメモリセルブロック１のセルが特定されてデータが書
き込まれたり読み出されたりする。
【０００７】ライトイネーブル（ＷＥＢ）がローレベル
のときにＩ／Ｏラッチ・バッファ４に記憶されているデ
ータを書き込み、一方、ハイレベルのときにメモリセル
ブロック１からデータを読み出す。尚、ライトイネーブ
ル（ＷＥＢ）の立ち下がりがチップイネーブル（ＣＥ
Ｂ）の立ち下がりよりも早いときにはライトイネーブル
（ＷＥＢ）の立ち下がりによりＩ／Ｏラッチ・バッファ
４でデータを保持する。
のときにＩ／Ｏラッチ・バッファ４に記憶されているデ
ータを書き込み、一方、ハイレベルのときにメモリセル
ブロック１からデータを読み出す。尚、ライトイネーブ
ル（ＷＥＢ）の立ち下がりがチップイネーブル（ＣＥ
Ｂ）の立ち下がりよりも早いときにはライトイネーブル
（ＷＥＢ）の立ち下がりによりＩ／Ｏラッチ・バッファ
４でデータを保持する。
【０００８】アウトプットイネーブル（ＯＥＢ）は読み
出されたデータの出力を制御するもので、ローレベルの
ときにコントロール回路７ａはＩ／Ｏラッチ・バッファ
４に記憶されているデータをデータ（Ｉ／Ｏ0〜Ｉ／
Ｏn）入出力端子に出力する。一方、ハイレベルのとき
にはデータを出力しない。
出されたデータの出力を制御するもので、ローレベルの
ときにコントロール回路７ａはＩ／Ｏラッチ・バッファ
４に記憶されているデータをデータ（Ｉ／Ｏ0〜Ｉ／
Ｏn）入出力端子に出力する。一方、ハイレベルのとき
にはデータを出力しない。
【０００９】尚、強誘電体メモリは後述するように破壊
読み出し方式のメモリであり、データの読み出しを行っ
た後に、再度読み出されたデータをそのセルに書き込
む。そのためにラッチ回路５、６が設けられている。
読み出し方式のメモリであり、データの読み出しを行っ
た後に、再度読み出されたデータをそのセルに書き込
む。そのためにラッチ回路５、６が設けられている。
【００１０】図４はメモリセルブロック１の１ビット分
のセルの回路図である。これは２Ｔ２Ｃ型のメモリセル
であり、２個のトランジスタ３２、３４と２個の強誘電
体キャパシタ３１、３３から成る。強誘電体キャパシタ
３１、３３は強誘電体材料を電極間に挟み込んだキャパ
シタである。
のセルの回路図である。これは２Ｔ２Ｃ型のメモリセル
であり、２個のトランジスタ３２、３４と２個の強誘電
体キャパシタ３１、３３から成る。強誘電体キャパシタ
３１、３３は強誘電体材料を電極間に挟み込んだキャパ
シタである。
【００１１】ワードラインに電界効果トランジスタ３
２、３４のゲートが接続される。トランジスタ３２、３
４はスイッチング動作をする。トランジスタ３２のソー
ス又はドレインの一方はビットライン（ＢＩＴ）に接続
され、もう一方は強誘電体キャパシタ３１の一方の電極
に接続される。強誘電体キャパシタ３１のもう一方の電
極はプレートラインに接続される。トランジスタ３４の
ソース又はドレインの一方はビットライン（ＢＩＴＢ）
に接続され、もう一方は強誘電体キャパシタ３３に一方
の電極に接続される。強誘電体キャパシタ３３のもう一
方の電極はプレートラインに接続される。
２、３４のゲートが接続される。トランジスタ３２、３
４はスイッチング動作をする。トランジスタ３２のソー
ス又はドレインの一方はビットライン（ＢＩＴ）に接続
され、もう一方は強誘電体キャパシタ３１の一方の電極
に接続される。強誘電体キャパシタ３１のもう一方の電
極はプレートラインに接続される。トランジスタ３４の
ソース又はドレインの一方はビットライン（ＢＩＴＢ）
に接続され、もう一方は強誘電体キャパシタ３３に一方
の電極に接続される。強誘電体キャパシタ３３のもう一
方の電極はプレートラインに接続される。
【００１２】ビットライン（ＢＩＴ）と（ＢＩＴＢ）は
互いに反転した信号となる。チップイネーブル（ＣＥ
Ｂ）端子に入力される信号の立ち下がりによりプレート
ラインにはパルスが加えられる。このときに、強誘電体
の分極の反転等が行われ、この分極によってデータが書
き込まれる。また、パルス後のキャパシタ３１、３３の
電圧を比較することによりデータの読み出しが行われ
る。読み出し後は記憶内容が破壊されているので再度書
き込みが必要である。
互いに反転した信号となる。チップイネーブル（ＣＥ
Ｂ）端子に入力される信号の立ち下がりによりプレート
ラインにはパルスが加えられる。このときに、強誘電体
の分極の反転等が行われ、この分極によってデータが書
き込まれる。また、パルス後のキャパシタ３１、３３の
電圧を比較することによりデータの読み出しが行われ
る。読み出し後は記憶内容が破壊されているので再度書
き込みが必要である。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来の強誘電体メモリでは強誘電体材料の性質によりデー
タの書き込みを行った後に高温で長時間放置したままに
しておくと、記憶されているデータと逆のデータを書き
込もうとしたときに特性が変化してしまい、データが書
き込まれにくくなるという欠点があった。
来の強誘電体メモリでは強誘電体材料の性質によりデー
タの書き込みを行った後に高温で長時間放置したままに
しておくと、記憶されているデータと逆のデータを書き
込もうとしたときに特性が変化してしまい、データが書
き込まれにくくなるという欠点があった。
【００１４】このような性質はインプリント（擦り込
み）といわれる。強誘電体材料は書き換え可能回数が極
めて多いにも拘らずインプリントの問題があるために、
上記従来の強誘電体メモリでは長時間の使用によりデー
タエラー等が発生するので信頼性が低下していた。
み）といわれる。強誘電体材料は書き換え可能回数が極
めて多いにも拘らずインプリントの問題があるために、
上記従来の強誘電体メモリでは長時間の使用によりデー
タエラー等が発生するので信頼性が低下していた。
【００１５】本発明は上記課題を解決するもので、イン
プリントによりデータが書き込まれにくくなるのを改善
して上記逆のデータを書き込むことのできる強誘電体メ
モリを提供することを目的とする。
プリントによりデータが書き込まれにくくなるのを改善
して上記逆のデータを書き込むことのできる強誘電体メ
モリを提供することを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に本発明では、強誘電体材料を使用したメモリセルブロ
ックにデータの書き込みや読み出しを行う強誘電体メモ
リにおいて、書き込み回数を数えるカウンタと、書き込
み動作信号が入力されたときに前記データの書き込みを
行うコントロール回路とを有し、前記コントロール回路
では前記カウンタを用いて予め設定されている回数の前
記書き込みを行っている。
に本発明では、強誘電体材料を使用したメモリセルブロ
ックにデータの書き込みや読み出しを行う強誘電体メモ
リにおいて、書き込み回数を数えるカウンタと、書き込
み動作信号が入力されたときに前記データの書き込みを
行うコントロール回路とを有し、前記コントロール回路
では前記カウンタを用いて予め設定されている回数の前
記書き込みを行っている。
【００１７】このような構成によると、強誘電体メモリ
は書き込み動作信号によりデータの書き込みを行う。そ
の後も例えばタイマを使って一定の時間間隔を設けなが
ら何度も書き込みを行い、カウンタで書き込み回数をカ
ウントする。そして、予め設定されている回数の書き込
みを行う。これにより、１回の書き込み動作信号の入力
により強誘電体メモリは自動的に複数回の書き込みを行
う。
は書き込み動作信号によりデータの書き込みを行う。そ
の後も例えばタイマを使って一定の時間間隔を設けなが
ら何度も書き込みを行い、カウンタで書き込み回数をカ
ウントする。そして、予め設定されている回数の書き込
みを行う。これにより、１回の書き込み動作信号の入力
により強誘電体メモリは自動的に複数回の書き込みを行
う。
【００１８】
＜第１の実施形態＞本発明の第１の実施形態について説
明する。図１はパラレル方式の強誘電体メモリのブロッ
ク図である。尚、図１において図３と同一部分について
は同一符号を付し、重複説明を省略する。
明する。図１はパラレル方式の強誘電体メモリのブロッ
ク図である。尚、図１において図３と同一部分について
は同一符号を付し、重複説明を省略する。
【００１９】書き込み検出回路８では、ライトイネーブ
ル（ＷＥＢ）の論理否定（ＮＯＴ）と、チップイネーブ
ル（ＣＥＢ）の論理否定との論理積（ＡＮＤ）がとられ
る。ライトイネーブル（ＷＥＢ）とチップイネーブル
（ＣＥＢ）がともにローレベルであれば、書き込み検出
回路８よりハイレベルの信号が出力されてカウンタ９を
動作させる。このとき、コントロール回路７ではデータ
の書き込み処理が行われる。
ル（ＷＥＢ）の論理否定（ＮＯＴ）と、チップイネーブ
ル（ＣＥＢ）の論理否定との論理積（ＡＮＤ）がとられ
る。ライトイネーブル（ＷＥＢ）とチップイネーブル
（ＣＥＢ）がともにローレベルであれば、書き込み検出
回路８よりハイレベルの信号が出力されてカウンタ９を
動作させる。このとき、コントロール回路７ではデータ
の書き込み処理が行われる。
【００２０】カウンタ９は例えばダウンカウンタであ
り、初期値が予め設定されている。カウンタ９の出力が
タイマ１０に入力される。そして、一定時間経過後にタ
イマ１０よりコントロール回路７に信号が出力される。
タイマ１０での時間間隔は例えば２００ｎｓｅｃ〜３０
０ｎｓｅｃである。これは１回の書き込み処理に要する
時間である。
り、初期値が予め設定されている。カウンタ９の出力が
タイマ１０に入力される。そして、一定時間経過後にタ
イマ１０よりコントロール回路７に信号が出力される。
タイマ１０での時間間隔は例えば２００ｎｓｅｃ〜３０
０ｎｓｅｃである。これは１回の書き込み処理に要する
時間である。
【００２１】タイマ１０の出力がコントロール回路７に
入力されることにより、コントロール回路７はＩ／Ｏラ
ッチ・バッファ４を制御して、信号（Ｉ／Ｏ0〜Ｉ／
Ｏn）をメモリセルブロック１に書き込む。そして、コ
ントロール回路７はカウンタ９に信号を出力する。これ
により、カウンタ９ではカウント値が減少する。このよ
うにして、コントロール回路７はカウンタ９を用いて予
め設定されている回数の書き込みを行う。この書き込み
の回数は例えば３回である。
入力されることにより、コントロール回路７はＩ／Ｏラ
ッチ・バッファ４を制御して、信号（Ｉ／Ｏ0〜Ｉ／
Ｏn）をメモリセルブロック１に書き込む。そして、コ
ントロール回路７はカウンタ９に信号を出力する。これ
により、カウンタ９ではカウント値が減少する。このよ
うにして、コントロール回路７はカウンタ９を用いて予
め設定されている回数の書き込みを行う。この書き込み
の回数は例えば３回である。
【００２２】１〜６に示す部分については上記従来の強
誘電体メモリ（図３）と同一であり、コントロール回路
７についても上述の処理を除けば上記従来の強誘電体メ
モリ（図３）におけるコントロール回路７ａと同様の処
理を行う。そして、チップイネーブル（ＣＥＢ）やアウ
トプットイネーブル（ＯＥＢ）等についても同じであ
る。
誘電体メモリ（図３）と同一であり、コントロール回路
７についても上述の処理を除けば上記従来の強誘電体メ
モリ（図３）におけるコントロール回路７ａと同様の処
理を行う。そして、チップイネーブル（ＣＥＢ）やアウ
トプットイネーブル（ＯＥＢ）等についても同じであ
る。
【００２３】そのため、外部より複数回の書き込みを指
示することなく、強誘電体メモリ側で自動的に複数回の
書き込みが行われる。ただし、このような書き込みが行
われている期間中、強誘電体メモリでは次の処理を行う
ことができないので処理と処理との時間間隔（サイクル
タイム）が延びる可能性がある。
示することなく、強誘電体メモリ側で自動的に複数回の
書き込みが行われる。ただし、このような書き込みが行
われている期間中、強誘電体メモリでは次の処理を行う
ことができないので処理と処理との時間間隔（サイクル
タイム）が延びる可能性がある。
【００２４】強誘電体メモリは一度データを読み出すと
記憶されているデータを破壊してしまうので、その後自
動的に読み出したデータを再びそのアドレスに対して書
き込む。このことを利用して、何回か上述の書き込み処
理を行った後に読み出し処理を何回か行うようにして
も、結果的にそれらの合計回数の書き込みを行ったこと
と同程度の効果を得ることができる。
記憶されているデータを破壊してしまうので、その後自
動的に読み出したデータを再びそのアドレスに対して書
き込む。このことを利用して、何回か上述の書き込み処
理を行った後に読み出し処理を何回か行うようにして
も、結果的にそれらの合計回数の書き込みを行ったこと
と同程度の効果を得ることができる。
【００２５】以上説明したように本実施形態によれば、
データ（Ｉ／Ｏ0〜Ｉ／Ｏn）の書き込みが行われたとき
に自動的にメモリセルブロック１に対して複数回の書き
込みが行われる。強誘電体材料ではインプリントの状態
となっても何度も書き込みを行うことにより書き込みの
信頼性が大幅に改善されることが実験的に確認されてい
る。そのため、本実施形態の強誘電体メモリでは長時間
使用しても信頼性の低下をもたらさない。
データ（Ｉ／Ｏ0〜Ｉ／Ｏn）の書き込みが行われたとき
に自動的にメモリセルブロック１に対して複数回の書き
込みが行われる。強誘電体材料ではインプリントの状態
となっても何度も書き込みを行うことにより書き込みの
信頼性が大幅に改善されることが実験的に確認されてい
る。そのため、本実施形態の強誘電体メモリでは長時間
使用しても信頼性の低下をもたらさない。
【００２６】強誘電体材料の書き換え可能回数は極めて
多く、１回の書き込み命令に対して３回程度の書き込み
処理が追加されていても殆ど問題とならない。また、メ
モリセルブロック１の１セルの構成は例えば図４に示す
ような２Ｔ２Ｃ型である。その他に１Ｔ１Ｃ型等であっ
ても本実施形態の強誘電体メモリはインプリント対策と
しての効果がある。
多く、１回の書き込み命令に対して３回程度の書き込み
処理が追加されていても殆ど問題とならない。また、メ
モリセルブロック１の１セルの構成は例えば図４に示す
ような２Ｔ２Ｃ型である。その他に１Ｔ１Ｃ型等であっ
ても本実施形態の強誘電体メモリはインプリント対策と
しての効果がある。
【００２７】強誘電体メモリは不揮発性メモリを使用す
る分野全般に用いられる。例えば、ＴＶやＶＴＲのチュ
ーナの同調の保存や電話における短縮ダイヤルの保存に
用いられる。また、不揮発性メモリを有するＩＣ（Inte
grated Circuit）に本実施形態を適用することも可能で
ある。
る分野全般に用いられる。例えば、ＴＶやＶＴＲのチュ
ーナの同調の保存や電話における短縮ダイヤルの保存に
用いられる。また、不揮発性メモリを有するＩＣ（Inte
grated Circuit）に本実施形態を適用することも可能で
ある。
【００２８】尚、タイマ１０は時間間隔を設けるもので
あるので遅延回路等を用いてもよい。また、コントロー
ル回路７では書き込みが行われるたびに書き込みが正常
に行われたかどうかの確認をしてからカウンタ９に信号
を出力するようにすれば、時間間隔を設ける必要がない
のでタイマ１０は不要となる。
あるので遅延回路等を用いてもよい。また、コントロー
ル回路７では書き込みが行われるたびに書き込みが正常
に行われたかどうかの確認をしてからカウンタ９に信号
を出力するようにすれば、時間間隔を設ける必要がない
のでタイマ１０は不要となる。
【００２９】＜第２の実施形態＞本発明の第２の実施形
態について説明する。図２はシリアル方式の強誘電体メ
モリのブロック図である。強誘電体メモリにはシリアル
クロック（ＳＣＬ）入力端子と、シリアルデータアドレ
ス（ＳＤＡ）入出力端子と、デバイスアドレス（Ａ0〜
Ａ2）入力端子が設けられている。強誘電体メモリはシ
リアルクロック（ＳＣＬ）に同期して処理を行う。
態について説明する。図２はシリアル方式の強誘電体メ
モリのブロック図である。強誘電体メモリにはシリアル
クロック（ＳＣＬ）入力端子と、シリアルデータアドレ
ス（ＳＤＡ）入出力端子と、デバイスアドレス（Ａ0〜
Ａ2）入力端子が設けられている。強誘電体メモリはシ
リアルクロック（ＳＣＬ）に同期して処理を行う。
【００３０】シリアルデータアドレス（ＳＤＡ）はアド
レスやデータ等を含んだ信号で双方向にシリアルに転送
される。デバイスアドレス（Ａ0〜Ａ2）は同種の強誘電
体メモリを同一バス上に接続するときにアドレスを拡張
して各強誘電体メモリを識別のために設けられている。
シリアルクロック（ＳＣＬ）、シリアルデータアドレス
（ＳＤＡ）及びデバイスアドレス（Ａ0〜Ａ2）はコント
ロール回路２４に入力される。
レスやデータ等を含んだ信号で双方向にシリアルに転送
される。デバイスアドレス（Ａ0〜Ａ2）は同種の強誘電
体メモリを同一バス上に接続するときにアドレスを拡張
して各強誘電体メモリを識別のために設けられている。
シリアルクロック（ＳＣＬ）、シリアルデータアドレス
（ＳＤＡ）及びデバイスアドレス（Ａ0〜Ａ2）はコント
ロール回路２４に入力される。
【００３１】シリアルデータアドレス（ＳＤＡ）で送ら
れてくるスレーブ・ワードアドレスはデバイスアドレス
（Ａ0〜Ａ2）と、書き込みか読み出しの動作を指定する
コードと、アドレス等から成り、スレーブ・ワードアド
レスレジスタ２２で記憶される。書き込み動作の場合に
は上記アドレス等に続いてデータが伝送されてくるの
で、そのデータをデータレジスタ２３で一時的に保持す
る。
れてくるスレーブ・ワードアドレスはデバイスアドレス
（Ａ0〜Ａ2）と、書き込みか読み出しの動作を指定する
コードと、アドレス等から成り、スレーブ・ワードアド
レスレジスタ２２で記憶される。書き込み動作の場合に
は上記アドレス等に続いてデータが伝送されてくるの
で、そのデータをデータレジスタ２３で一時的に保持す
る。
【００３２】そして、スレーブ・ワードアドレスレジス
タ２２からの８ビットの信号によってアドレスデコーダ
２１で強誘電体メモリアレイ（メモリセルブロック）２
０のセルが特定されてデータレジスタ２３で保持されて
いるデータをそのセルに書き込む。本実施形態では、デ
ータは８ビット（１バイト）を単位にして書き込みや読
み出しが行われる。その後、コントロール回路２４はカ
ウント２６を動作させる。
タ２２からの８ビットの信号によってアドレスデコーダ
２１で強誘電体メモリアレイ（メモリセルブロック）２
０のセルが特定されてデータレジスタ２３で保持されて
いるデータをそのセルに書き込む。本実施形態では、デ
ータは８ビット（１バイト）を単位にして書き込みや読
み出しが行われる。その後、コントロール回路２４はカ
ウント２６を動作させる。
【００３３】カウンタ２６は例えばダウンカウンタであ
る。カウンタ２６からの信号をタイマ２５で遅延させて
強誘電体メモリアレイ２０、アドレスデコーダ２１とデ
ータレジスタ２３に送る。これにより、書き込みが行わ
れる。そして、コントロール回路２４より信号がカウン
タ２６に送られる。このようにして強誘電体メモリは予
め設定されている回数の書き込みを行う。
る。カウンタ２６からの信号をタイマ２５で遅延させて
強誘電体メモリアレイ２０、アドレスデコーダ２１とデ
ータレジスタ２３に送る。これにより、書き込みが行わ
れる。そして、コントロール回路２４より信号がカウン
タ２６に送られる。このようにして強誘電体メモリは予
め設定されている回数の書き込みを行う。
【００３４】読み出し動作の場合にはスレーブ・ワード
アドレスレジスタによってアレイ２０からデータを読み
出してデータレジスタ２３に記憶する。そして、電界効
果トランジスタ２７をオン／オフ制御してシリアルデー
タアドレス（ＳＤＡ）のデータとして送り出す。電界効
果トランジスタ２７はゲートがデータレジスタ２３に接
続される。トランジスタ２７のソース又はドレインの一
方はグランド等の定電圧に接続され、他方はシリアルデ
ータアドレス（ＳＤＡ）の信号線及びデータレジスタ２
３に接続される。
アドレスレジスタによってアレイ２０からデータを読み
出してデータレジスタ２３に記憶する。そして、電界効
果トランジスタ２７をオン／オフ制御してシリアルデー
タアドレス（ＳＤＡ）のデータとして送り出す。電界効
果トランジスタ２７はゲートがデータレジスタ２３に接
続される。トランジスタ２７のソース又はドレインの一
方はグランド等の定電圧に接続され、他方はシリアルデ
ータアドレス（ＳＤＡ）の信号線及びデータレジスタ２
３に接続される。
【００３５】尚、コントロール回路２４よりスレーブ・
ワードアドレスレジスタ２２に出力されるスタートやス
トップの信号は、処理の開始や終了をそれぞれ伝える信
号である。また、アドレスやデータを受けたときには肯
定応答（ＡＣＫ）がコントロール回路２４でデータレジ
スタ２３に出力される。
ワードアドレスレジスタ２２に出力されるスタートやス
トップの信号は、処理の開始や終了をそれぞれ伝える信
号である。また、アドレスやデータを受けたときには肯
定応答（ＡＣＫ）がコントロール回路２４でデータレジ
スタ２３に出力される。
【００３６】以上説明したように本実施形態では、シリ
アルデータアドレス（ＳＤＡ）に送られてくるデータを
強誘電体メモリアレイ２０に書き込むときには予め設定
されている回数だけカウンタ２６を用いて一定の時間間
隔で書き込み処理を行うので、強誘電体材料のインプリ
ントに対しても確実にデータを書き込むようになる。メ
モリアレイ２０の各セルは２Ｔ２Ｃ型や１Ｔ１Ｃ型等で
ある。
アルデータアドレス（ＳＤＡ）に送られてくるデータを
強誘電体メモリアレイ２０に書き込むときには予め設定
されている回数だけカウンタ２６を用いて一定の時間間
隔で書き込み処理を行うので、強誘電体材料のインプリ
ントに対しても確実にデータを書き込むようになる。メ
モリアレイ２０の各セルは２Ｔ２Ｃ型や１Ｔ１Ｃ型等で
ある。
【００３７】通常、シリアルクロック（ＳＣＬ）のクロ
ック周期は数μｓｅｃであり、タイマ２５で設けられて
いる時間間隔は２００〜３００ｎｓｅｃであるので、書
き込み回数が３回程度であるならば強誘電体メモリはシ
リアルクロック（ＳＣＬ）の１周期の期間内に書き込み
処理を終了することができるのでサイクルタイム等に悪
影響が及ばない。
ック周期は数μｓｅｃであり、タイマ２５で設けられて
いる時間間隔は２００〜３００ｎｓｅｃであるので、書
き込み回数が３回程度であるならば強誘電体メモリはシ
リアルクロック（ＳＣＬ）の１周期の期間内に書き込み
処理を終了することができるのでサイクルタイム等に悪
影響が及ばない。
【００３８】
【発明の効果】上述ように本発明によれば、データの書
き込みの際に自動的に何回かの書き込みが行われるの
で、強誘電体材料のインプリントによる特性悪化が防止
され、確実にデータの書き込みを行うことができる。そ
のため、長時間の使用でも信頼性が向上する。また、こ
れらの処理は強誘電体メモリの内部で自動的に行われる
ので、外部より特別な制御を施すこと必要がない。
き込みの際に自動的に何回かの書き込みが行われるの
で、強誘電体材料のインプリントによる特性悪化が防止
され、確実にデータの書き込みを行うことができる。そ
のため、長時間の使用でも信頼性が向上する。また、こ
れらの処理は強誘電体メモリの内部で自動的に行われる
ので、外部より特別な制御を施すこと必要がない。
【図１】 本発明の第１の実施形態の強誘電体メモリの
ブロック図。
ブロック図。
【図２】 本発明の第２の実施形態の強誘電体メモリの
ブロック図。
ブロック図。
【図３】 従来の強誘電体メモリのブロック図。
【図４】 その２Ｔ２Ｃ型の１ビット分のセルの回路
図。
図。
１ メモリセルブロック ２ ロウアドレスデコーダ ３ カラムアドレスデコーダ ４ Ｉ／Ｏラッチ・バッファ ５ ロウアドレスラッチ回路 ６ カラムアドレスラッチ回路 ７ コントロール回路 ８ 書き込み検出回路 ９ カウンタ １０ タイマ
Claims (1)
- 【請求項１】 強誘電体材料を使用したメモリセルブロ
ックにデータの書き込みや読み出しを行う強誘電体メモ
リにおいて、 書き込み回数を数えるカウンタと、書き込み動作信号が
入力されたときに前記データの書き込みを行うコントロ
ール回路とを有し、前記コントロール回路では前記カウ
ンタを用いて予め設定されている回数の前記書き込みを
行うことを特徴とする強誘電体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9076782A JPH10269784A (ja) | 1997-03-28 | 1997-03-28 | 強誘電体メモリ |
| US09/048,999 US6078516A (en) | 1997-03-28 | 1998-03-27 | Ferroelectric memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9076782A JPH10269784A (ja) | 1997-03-28 | 1997-03-28 | 強誘電体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10269784A true JPH10269784A (ja) | 1998-10-09 |
Family
ID=13615181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9076782A Pending JPH10269784A (ja) | 1997-03-28 | 1997-03-28 | 強誘電体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6078516A (ja) |
| JP (1) | JPH10269784A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4344450B2 (ja) * | 2000-02-25 | 2009-10-14 | Ｏｋｉセミコンダクタ株式会社 | 不揮発性メモリ |
| US6246603B1 (en) * | 2000-06-30 | 2001-06-12 | Stmicroelectronics, Inc. | Circuit and method for substantially preventing imprint effects in a ferroelectric memory device |
| DE10056546C1 (de) * | 2000-11-15 | 2002-06-20 | Infineon Technologies Ag | Anordnung und Verfahren zur Erhöhung der Speicherdauer und der Speichersicherheit in einem ferroelektrischen oder ferromagnetischen Halbleiterspeicher |
| KR100527529B1 (ko) * | 2002-12-13 | 2005-11-09 | 주식회사 하이닉스반도체 | 입출력 대역폭을 조절할 수 있는 메모리 장치 |
| JP4117683B2 (ja) * | 2004-07-20 | 2008-07-16 | セイコーエプソン株式会社 | 強誘電体メモリ装置及びその駆動方法 |
| KR20160062809A (ko) * | 2014-11-25 | 2016-06-03 | 삼성전자주식회사 | 재쓰기를 이용하여 로우 비트 에러 레이트를 개선하는 메모리 시스템 및 그에 따른 재쓰기 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592410A (en) * | 1995-04-10 | 1997-01-07 | Ramtron International Corporation | Circuit and method for reducing a compensation of a ferroelectric capacitor by multiple pulsing of the plate line following a write operation |
-
1997
- 1997-03-28 JP JP9076782A patent/JPH10269784A/ja active Pending
-
1998
- 1998-03-27 US US09/048,999 patent/US6078516A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6078516A (en) | 2000-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061205 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070529 |