JPH10241375A

JPH10241375A - 強誘電体記憶装置

Info

Publication number: JPH10241375A
Application number: JP9324143A
Authority: JP
Inventors: Kiyoshi Nishimura; 清西村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1996-12-27
Filing date: 1997-11-26
Publication date: 1998-09-11
Anticipated expiration: 2017-11-26
Also published as: JP3919312B2; US6246602B1

Abstract

(57)【要約】【課題】寿命の長い強誘電体記憶装置を提供する。【解決手段】切換え信号生成部４０は、切換え信号を
所定タイミングで自動的に生成する。分極反転制御部３
６は、切換え信号に基づいて、情報記憶部３０を構成す
る強誘電体記憶素子の分極状態を反転させる。分極反転
制御部３６は、強誘電体記憶素子の分極状態を反転させ
たあと、さらに、反転後の分極方向を維持しつつ強誘電
体記憶素子に対する書込動作を所定回数行なう。ゲート
制御部３８は、入力ゲート部３２および出力ゲート部３
４に対し入力ゲート制御信号および出力ゲート制御信号
を与えることにより、入出力非反転状態と入出力反転状
態とを切換える。したがって、強誘電体記憶素子に保持
された情報の内容を維持したまま、強誘電体の分極状態
を、適宜、変更することができる。このため、強誘電体
記憶素子にくせ付けが生ずることはない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体記憶装
置に関し、特に、強誘電体記憶装置の長寿命化に関す
る。

【０００２】

【従来の技術】不揮発性の半導体メモリとして、強誘電
体コンデンサを用いた強誘電体メモリが知られている。
図１２に、従来の強誘電体メモリの回路構成の一部を示
す。従来の強誘電体メモリは、強誘電体コンデンサ４と
負荷用コンデンサ６とを備えている。図１３に、強誘電
体コンデンサ４に関する電圧（図１２に示すプレートラ
インＰＬを基準電位とした場合のビットラインＢＬの電
位）と分極状態（図においては、”分極状態”と等価
な”電荷”で表わしている）との関係を表わす履歴曲線
（電圧・電荷特性）を示す。

【０００３】図１３において、残留分極Ｚ１を生じてい
る状態を第１の分極状態Ｐ１（記憶データ”Ｈ”に対
応）とし、残留分極Ｚ２を生じている状態を第２の分極
状態Ｐ２（記憶データ”Ｌ”に対応）とする。強誘電体
コンデンサ４がいずれの分極状態にあるかを調べること
により、強誘電体コンデンサ４の記憶データを読み出す
ことができる。

【０００４】強誘電体コンデンサ４がいずれの分極状態
にあるかを調べるには、図１２に示す負荷用コンデンサ
６を放電させた後、ビットラインＢＬをフローティング
状態とし、その後、プレートラインＰＬに読出用電圧Ｖ
pを与え、このとき強誘電体コンデンサ４の両端に生ず
る電圧Ｖfを測定する。

【０００５】図１３に示す図式解法によれば、負荷用コ
ンデンサ６の静電容量を直線Ｌ１の傾きで表わした場
合、強誘電体コンデンサ４が第１の分極状態Ｐ１であれ
ば、強誘電体コンデンサ４の両端に生ずる電圧ＶfはＶ
１となり、第２の分極状態Ｐ２であれば、電圧ＶfはＶ
２となる。したがって、基準電圧Ｖrefを図１３のよう
に設定しておけば、読出時における誘電体コンデンサ４
の両端に生ずる電圧Ｖfと基準電圧Ｖrefとを比較するこ
とにより、強誘電体コンデンサ４がいずれの分極状態に
あるかを調べることができる。

【０００６】このようにして強誘電体コンデンサ４の分
極状態を調べることにより、分極状態に対応する記憶デ
ータを読み出すことができる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の強誘電体メモリには、次のような問題点が
あった。強誘電体には、同一の分極状態が長時間保持さ
れると履歴曲線（電圧・電荷特性）に歪を生ずるという
性質（「くせ付け」、または「インプリント効果」とい
う）がある。

【０００８】このため、同一の記憶データを記憶させた
まま長時間経過すると、強誘電体メモリを構成する強誘
電体コンデンサ４に、くせ付けが生ずる。くせ付けが生
ずると、上述の強誘電体コンデンサ４の両端に生ずる電
圧Ｖfの値が変る。とくに、くせ付けが生じたときの記
憶データと反対の記憶データを書込んだ場合に、該反対
の記憶データを正確に読み出すことができなくなる。す
なわち、時間の経過とともに、記憶装置としての機能が
低下し、使用できなくなるおそれがある。

【０００９】この発明はこのような問題を解決し、寿命
の長い強誘電体記憶装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】請求項１の強誘電体記憶
装置は、記憶すべき情報を強誘電体の分極状態に対応さ
せ、分極状態を保持することで当該情報を保持する強誘
電体記憶素子、を備えた強誘電体記憶装置において、所
定の切換え信号に基づいて、前記情報と分極状態との対
応関係を変更するよう構成したことを特徴とする。

【００１１】請求項２の強誘電体記憶装置は、請求項１
の強誘電体記憶装置において、記憶すべき２種類の情報
に対応した、第１の分極状態または分極の極性が第１の
分極状態と異なる第２の分極状態、を保持し得るよう前
記強誘電体記憶素子を構成し、前記切換え信号に基づい
て、強誘電体記憶素子の分極状態を反転し、入力された
情報を反転せずに強誘電体記憶素子に書込むとともに強
誘電体記憶素子から読み出した情報を反転せずに出力す
る入出力非反転状態と入力された情報を反転して強誘電
体記憶素子に書込むとともに強誘電体記憶素子から読み
出した情報を反転して出力する入出力反転状態とを切換
えるよう構成したことを特徴とする。

【００１２】請求項３の強誘電体記憶装置は、請求項２
の強誘電体記憶装置において、前記強誘電体記憶素子を
有し、当該強誘電体記憶素子に対する情報の書込みおよ
び読み出し機能を備えた情報記憶部、所定の入力ゲート
制御信号に基づいて、書込みのために入力された情報を
反転せずにまたは反転して情報記憶部に送る入力ゲート
部、所定の出力ゲート制御信号に基づいて、情報記憶部
から読み出された情報を反転せずにまたは反転して出力
する出力ゲート部、前記切換え信号に基づいて、情報記
憶部を構成する強誘電体記憶素子の分極状態を反転させ
る分極反転制御部、前記切換え信号に基づいて、前記入
力ゲート制御信号および出力ゲート制御信号を生成する
ことにより、前記入出力非反転状態と入出力反転状態と
を切換えるゲート制御部、を設けたことを特徴とする。

【００１３】請求項４の強誘電体記憶装置は、請求項１
ないし請求項３のいずれかの強誘電体記憶装置におい
て、前記切換え信号に基づいて、強誘電体記憶素子の分
極状態を変更するとともに、変更後の分極方向を維持し
つつ強誘電体記憶素子に対する読出動作または書込動作
を所定回数行なうよう構成したことを特徴とする。

【００１４】請求項５の強誘電体記憶装置は、記憶すべ
き２種類の情報に対応した、第１の分極状態または分極
の極性が第１の分極状態と異なる第２の分極状態、を保
持し得る強誘電体記憶素子、を備えた強誘電体記憶装置
において、所定の切換え信号に基づいて、強誘電体記憶
素子の分極状態を反転し、反転後の分極方向を維持しつ
つ強誘電体記憶素子に対する読出動作または書込動作を
所定回数行ない、その後、強誘電体記憶素子の分極状態
を反転前の状態に戻すよう構成したこと、を特徴とす
る。

【００１５】請求項６の強誘電体記憶装置は、請求項１
ないし請求項５のいずれかの強誘電体記憶装置におい
て、前記切換え信号を、所定タイミングで自動的に生成
するよう構成したこと、を特徴とする。

【００１６】請求項７の強誘電体記憶装置は、請求項１
ないし請求項６のいずれかの強誘電体記憶装置におい
て、前記強誘電体記憶素子は、記憶すべき情報に対応し
た分極状態を保持し得る強誘電体コンデンサと、強誘電
体コンデンサに対し直列に電気的に接続される負荷用コ
ンデンサとを備え、直列に電気的に接続された強誘電体
コンデンサおよび負荷用コンデンサに対し所定の電圧を
印加したとき強誘電体コンデンサに発生する電圧に基づ
いて記憶された情報を読み出すよう構成したこと、を特
徴とする。

【００１７】請求項８の強誘電体記憶装置の制御装置
は、記憶すべき情報を強誘電体の分極状態に対応させ、
分極状態を保持することで当該情報を保持する強誘電体
記憶素子を備えた強誘電体記憶装置を制御するための制
御装置であって、所定の切換え信号に基づいて、前記情
報と分極状態との対応関係を変更すること、を特徴とす
る。

【００１８】請求項９の強誘電体記憶装置の制御装置
は、記憶すべき２種類の情報に対応した、第１の分極状
態または分極の極性が第１の分極状態と異なる第２の分
極状態、を保持し得る強誘電体記憶素子を備えた強誘電
体記憶装置を制御するための制御装置であって、所定の
切換え信号に基づいて、強誘電体記憶素子の分極状態を
反転し、反転後の分極方向を維持しつつ強誘電体記憶素
子に対する読出動作または書込動作を所定回数行ない、
その後、入力された情報を反転せずに強誘電体記憶素子
に書込むとともに強誘電体記憶素子から読み出した情報
を反転せずに出力する入出力非反転状態と入力された情
報を反転して強誘電体記憶素子に書込むとともに強誘電
体記憶素子から読み出した情報を反転して出力する入出
力反転状態とを切換えること、を特徴とする。

【００１９】請求項１０の強誘電体記憶装置の制御装置
は、記憶すべき２種類の情報に対応した、第１の分極状
態または分極の極性が第１の分極状態と異なる第２の分
極状態、を保持し得る強誘電体記憶素子を備えた強誘電
体記憶装置を制御するための制御装置であって、所定の
切換え信号に基づいて、強誘電体記憶素子の分極状態を
反転し、反転後の分極方向を維持しつつ強誘電体記憶素
子に対する読出動作または書込動作を所定回数行ない、
その後、強誘電体記憶素子の分極状態を反転前の状態に
戻すこと、を特徴とする。

【００２０】請求項１１の記憶媒体は、記憶すべき情報
を強誘電体の分極状態に対応させ、分極状態を保持する
ことで当該情報を保持する強誘電体記憶素子を備えた強
誘電体記憶装置を制御するためのコンピュータが実行可
能なプログラム、を記憶したコンピュータ可読の記憶媒
体であって、前記プログラムは、コンピュータに、所定
の切換え信号に基づいて、前記情報と分極状態との対応
関係を変更させること、を特徴とする。

【００２１】請求項１２の記憶媒体は、記憶すべき２種
類の情報に対応した、第１の分極状態または分極の極性
が第１の分極状態と異なる第２の分極状態、を保持し得
る強誘電体記憶素子を備えた強誘電体記憶装置を制御す
るためのコンピュータが実行可能なプログラム、を記憶
したコンピュータ可読の記憶媒体であって、前記プログ
ラムは、コンピュータに、所定の切換え信号に基づい
て、強誘電体記憶素子の分極状態を反転させ、反転後の
分極方向を維持しつつ強誘電体記憶素子に対する読出動
作または書込動作を所定回数行なわせ、その後、入力さ
れた情報を反転せずに強誘電体記憶素子に書込むととも
に強誘電体記憶素子から読み出した情報を反転せずに出
力する入出力非反転状態と入力された情報を反転して強
誘電体記憶素子に書込むとともに強誘電体記憶素子から
読み出した情報を反転して出力する入出力反転状態とを
切換えさせること、を特徴とする。

【００２２】請求項１３の記憶媒体は、記憶すべき２種
類の情報に対応した、第１の分極状態または分極の極性
が第１の分極状態と異なる第２の分極状態、を保持し得
る強誘電体記憶素子を備えた強誘電体記憶装置を制御す
るためのコンピュータが実行可能なプログラム、を記憶
したコンピュータ可読の記憶媒体であって、前記プログ
ラムは、コンピュータに、所定の切換え信号に基づい
て、強誘電体記憶素子の分極状態を反転させ、反転後の
分極方向を維持しつつ強誘電体記憶素子に対する読出動
作または書込動作を所定回数行なわせ、その後、強誘電
体記憶素子の分極状態を反転前の状態に戻させること、
を特徴とする。

【００２３】

【発明の効果】請求項１および請求項７の強誘電体記憶
装置、ならびに、請求項８の強誘電体記憶装置の制御装
置は、所定の切換え信号に基づいて、情報と分極状態と
の対応関係を変更するよう構成したことを特徴とする。

【００２４】したがって、強誘電体記憶素子に保持され
た情報の内容を維持したまま、強誘電体の分極状態を、
適宜、変更することができる。このため、強誘電体記憶
素子に保持されている情報の内容が長期間変らない場合
であっても、強誘電体記憶素子にくせ付けが生ずること
はない。すなわち、半永久的に、情報の読み書きを行な
うことができる。

【００２５】請求項２の強誘電体記憶装置は、記憶すべ
き２種類の情報に対応した第１の分極状態または第２の
分極状態を保持し得るよう強誘電体記憶素子を構成し、
切換え信号に基づいて、強誘電体記憶素子の分極状態を
反転するとともに、入出力非反転状態と入出力反転状態
とを切換えるよう構成したことを特徴とする。

【００２６】したがって、２種類の情報を取扱う強誘電
体記憶装置において、強誘電体記憶素子に保持された情
報の内容を維持したまま、強誘電体の分極状態を、適
宜、変更することができる。

【００２７】また、強誘電体の分極状態の変更に合せて
入出力の状態を切換えることができる。したがって、情
報と分極状態との対応関係の変更を意識することなく、
情報の書込み、読み出しを行なうことができる。

【００２８】請求項３の強誘電体記憶装置は、入力ゲー
ト部および出力ゲート部を備えるとともに、切換え信号
に基づいて情報記憶部を構成する強誘電体記憶素子の分
極状態を反転させる分極反転制御部と、切換え信号に基
づいて入力ゲート部および出力ゲート部を制御すること
で入出力非反転状態と入出力反転状態とを切換えるゲー
ト制御部を設けたことを特徴とする。

【００２９】したがって、切換え信号に基づいて分極反
転制御部を機能させることにより、強誘電体記憶素子の
分極状態を反転させることができる。また、切換え信号
に基づいてゲート制御部を機能させることにより、入力
ゲート部および出力ゲート部を制御することで、入出力
非反転状態と入出力反転状態とを切換えることができ
る。すなわち、簡単な構成で、情報と分極状態との対応
関係を変更することができる。

【００３０】請求項４の強誘電体記憶装置は、切換え信
号に基づいて、強誘電体記憶素子の分極状態を変更する
とともに、変更後の分極方向を維持しつつ強誘電体記憶
素子に対する読出動作または書込動作を所定回数行なう
よう構成したことを特徴とする。

【００３１】変更後の分極方向を維持しつつ読出動作ま
たは書込動作を繰り返すことで、単に変更した分極状態
を保持している場合に比し、変更後の分極方向に大きい
電圧を印加することができる。したがって、くせ付けの
回復をより効果的に行なうことができる。

【００３２】請求項５の強誘電体記憶装置、および、請
求項１０の強誘電体記憶装置の制御装置は、所定の切換
え信号に基づいて、強誘電体記憶素子の分極状態を反転
し、反転後の分極方向を維持しつつ強誘電体記憶素子に
対する読出動作または書込動作を所定回数行ない、その
後、強誘電体記憶素子の分極状態を反転前の状態に戻す
よう構成したことを特徴とする。

【００３３】反転後の分極方向を維持しつつ強誘電体記
憶素子に対する読出動作または書込動作を繰り返すこと
で、変更後の分極方向に大きい電圧を印加することがで
きる。したがって、くせ付けの回復を効果的に行なうこ
とができる。このため、該動作の繰り返しのみで、ある
程度、くせ付けの回復を行なうことができる。したがっ
て、その後、強誘電体記憶素子の分極状態を反転前の状
態に戻すことで、入出力の切換え等を行なうことなく、
より簡単な構成によりくせ付けを防止することができ
る。

【００３４】請求項６の強誘電体記憶装置は、切換え信
号を、所定タイミングで自動的に生成するよう構成した
ことを特徴とする。したがって、特に意識することなく
自動的に、強誘電体記憶素子のくせ付けを防止すること
ができる。

【００３５】請求項９の強誘電体記憶装置は、所定の切
換え信号に基づいて、強誘電体記憶素子の分極状態を反
転し、反転後の分極方向を維持しつつ強誘電体記憶素子
に対する読出動作または書込動作を所定回数行ない、そ
の後、入出力非反転状態と入出力反転状態とを切換える
よう構成したことを特徴とする。

【００３６】反転後の分極方向を維持しつつ強誘電体記
憶素子に対する読出動作または書込動作を繰り返すこと
で、変更後の分極方向に大きい電圧を印加することがで
きる。したがって、くせ付けの回復を効果的に行なうこ
とができる。さらに、反転後の分極方向を維持しつつ、
入出力非反転状態と入出力反転状態とを切換える。した
がって、強誘電体記憶素子に記憶される情報をみかけ上
変化させることなく、くせ付けの回復を行なうことがで
きる。

【００３７】請求項１１ないし請求項１３の記憶媒体
は、コンピュータが実行可能なプログラムを記憶したコ
ンピュータ可読の記憶媒体であって、前記プログラム
は、請求項１１ないし請求項１３のいずれかに記載され
た強誘電体記憶装置をコンピュータを用いて制御するこ
とを特徴とする。したがって、コンピュータを用いるこ
とにより、より容易に、強誘電体記憶素子のくせ付けを
防止することができる。

【００３８】

【発明の実施の形態】図１に、この発明の一実施形態に
よる強誘電体記憶装置である強誘電体メモリ１０の構成
を示す。強誘電体メモリ１０は、情報記憶部３０、入力
ゲート部３２、出力ゲート部３４、分極反転制御部３
６、ゲート制御部３８、切換え信号生成部４０を備えて
いる。

【００３９】情報記憶部３０は、複数の強誘電体記憶素
子を有し、これらの強誘電体記憶素子に対する情報の書
込みおよび読み出し機能を備えている。

【００４０】入力ゲート部３２は、後述する入力ゲート
制御信号に基づいて、書込みのために入力された情報を
反転せずにまたは反転して情報記憶部３０に送る。出力
ゲート部３４は、後述する出力ゲート制御信号に基づい
て、情報記憶部３０から読み出された情報を反転せずに
または反転して出力する。

【００４１】切換え信号生成部４０は、切換え信号を所
定タイミングで自動的に生成する。分極反転制御部３６
は、切換え信号に基づいて、情報記憶部３０を構成する
強誘電体記憶素子の分極状態を反転させる。分極反転制
御部３６は、強誘電体記憶素子の分極状態を反転させた
あと、さらに、反転後の分極方向を維持しつつ強誘電体
記憶素子に対する書込動作を所定回数行なう。

【００４２】ゲート制御部３８は、その後、前記入力ゲ
ート制御信号および出力ゲート制御信号を生成すること
により、入出力非反転状態と入出力反転状態とを切換え
る。すなわち、上述の強誘電体記憶素子の分極状態を反
転させる前の状態が入出力非反転状態であれば入出力反
転状態に切換え、強誘電体記憶素子の分極状態を反転さ
せる前の状態が入出力反転状態であれば入出力非反転状
態に切換える。

【００４３】なお、入出力非反転状態とは、入力された
情報を反転せずに強誘電体記憶素子に書込むとともに強
誘電体記憶素子から読み出した情報を反転せずに出力す
る状態をいい、入出力反転状態とは、入力された情報を
反転して強誘電体記憶素子に書込むとともに強誘電体記
憶素子から読み出した情報を反転して出力する状態をい
う。

【００４４】図２に、図１に示す強誘電体メモリ１０の
機能の一部をハードウェアロジックにより実現した場合
の構成を表わす。強誘電体メモリ１０は、電源投入検知
部５０、制御部５２、アドレスコントローラ５４、入力
ゲート５６、出力ゲート５８、ＦＲＡＭセクション６０
を備えている。

【００４５】ＦＲＡＭセクション６０は、複数の強誘電
体記憶素子であるメモリセルＭ１１（後述、図３参
照）、...を行列配置した構成を有している。ＦＲＡＭ
セクション６０は、さらに、メモリセルＭ１１、...の
アドレスを指定するアドレスラッチ６２、メモリセルＭ
１１、...に対する読み書きを制御する読み書き制御部
６４、メモリセルＭ１１、...を構成する強誘電体コン
デンサＣ１１、...のヒステリシス波形を検出する波形
検出部６６、メモリセルＭ１１、...に書込むべきデー
タを一時保持する書込ラッチ６８、メモリセルＭ１
１、...から読み出したデータを一時保持する読出ラッ
チ７０を備えている。

【００４６】図２の電源投入検知部５０は、図１の切換
え信号生成部４０に該当する。制御部５２は、分極反転
制御部３６およびゲート制御部３８に該当する。アドレ
スコントローラ５４およびＦＲＡＭセクション６０は、
情報記憶部３０に該当する。入力ゲート５６は、入力ゲ
ート部３２に該当する。出力ゲート５８は、出力ゲート
部３４に該当する。

【００４７】図３に、メモリセルＭ１１近傍の拡大回路
図を示す。メモリセルＭ１１は、強誘電体コンデンサＣ
１１と選択用トランジスタＴＲ１１とを備えている。強
誘電体コンデンサＣ１１の一端は、選択用トランジスタ
ＴＲ１１、ビットライン／ＢＬ１を介して、負荷用コン
デンサＣbと直列に電気的に接続される。この実施形態
では、負荷用コンデンサＣbは、ビットライン／ＢＬ１
とグランドとの寄生容量として与えられた常誘電体コン
デンサである。強誘電体コンデンサＣ１１の他端は、プ
レートラインＰＬ１に接続されている。

【００４８】選択用トランジスタＴＲ１１のゲートは、
ワードラインＷＬ１に接続されている。ビットライン／
ＢＬ１には、センスアンプＡＭＰ１の一端が接続されて
おり、センスアンプＡＭＰ１の他端はビットラインＢＬ
１に接続されている。

【００４９】プレートラインＰＬ１、ビットライン／Ｂ
Ｌ１には、波形検出部６６が接続される。波形検出部６
６は、後述するように、制御部５２の指示により強誘電
体コンデンサＣ１１の履歴曲線（ヒステリシス波形）を
検出し、検出結果を制御部５２に渡す。

【００５０】波形検出部６６は、一般的なソーヤタワー
回路で構成されており、交流電圧ｖ＝Ｖｐ・ｓｉｎ（ω
ｔ）を印加したときのＸ点およびＹ点の電位を測定する
ことにより、強誘電体コンデンサＣ１１に印加される交
流電圧ｖと、強誘電体コンデンサＣ１１の呈する分極電
荷Ｑとの関係（履歴曲線）を知ることができる。なお、
Ｖｐは、後述する読出し用電圧である。

【００５１】図７に、強誘電体コンデンサＣ１１がくせ
付け生じていない場合における、強誘電体コンデンサＣ
１１に関する電圧（図３に示すビットライン／ＢＬ１を
基準電位とした場合のプレートラインＰＬ１の電位）と
分極状態（図においては、”分極状態”と等価な”電
荷”で表わしている）との関係を表わす履歴曲線を示
す。なお、図７において、残留分極Ｚ１を生じている状
態を第１の分極状態Ｐ１（第１の記憶データである記憶
データ”Ｈ”に対応）とし、残留分極Ｚ２を生じている
状態を第２の分極状態Ｐ２（第２の記憶データである記
憶データ”Ｌ”に対応）とする。

【００５２】図４Ａに、入力ゲート５６の構成の一例を
示す。図４Ｂに、出力ゲート５８の構成の一例を示す。

【００５３】つぎに、図５に示すフローチャートおよび
図２に基づいて、メモリセルＭ１１、...に対するくせ
付け防止動作を説明する。図２に示す電源投入検出部５
０は、強誘電体メモリ１０の電源（図示せず）が投入さ
れたことを検出すると、切換え信号であるメモリスター
トアップ信号を生成する。

【００５４】制御部５２は、メモリスタートアップ信号
を監視しており（ステップＳ２）、該信号を検出する
と、アドレスコントローラ５４に開始アドレス（たとえ
ば、”００００”）をセットする（ステップＳ４）。ア
ドレスコントローラ５４にセットされたアドレスは、Ｆ
ＲＡＭセクション６０のアドレスラッチ６２に保持され
る。

【００５５】つぎに制御部５２は、ＦＲＡＭセクション
６０の読み書き制御部６４に読出信号を送り、アドレス
ラッチ６２に保持されたアドレスで指定されたメモリセ
ル（図３のＭ１１とする）に記憶されているデータを読
み出す。読み出されたデータは、ＦＲＡＭセクション６
０の読出ラッチ７０に保持される（ステップＳ６）。

【００５６】読出信号に基づいて行なわれるメモリセル
Ｍ１１からのデータの読み出し手順を、図６に示すタイ
ミングチャートを用いて説明する。まず、図３に示すビ
ットライン／ＢＬ１を”Ｌ”とすることにより、負荷用
コンデンサＣｂを放電させ（図６（ａ）参照）、その
後、ビットライン／ＢＬ１をフローティング状態にする
（図６（ｂ）参照）。

【００５７】つぎに、ワードラインＷＬ１を”Ｈ”とす
ることにより、選択トランジスタＴＲ１１をＯＮ状態と
し（図６（ｃ）参照）、その後、プレートラインＰＬ１
を”Ｈ”にする（図６（ｄ）参照）。

【００５８】プレートラインＰＬ１を”Ｈ”にすること
により、直列に電気的に接続された強誘電体コンデンサ
Ｃ１１および負荷用コンデンサＣｂの両端に、読出し用
電圧Ｖｐが印加されることになる。これにより、図７に
示すように、強誘電体コンデンサＣ１１の両端には、読
出し用電圧Ｖｐに基づく分圧Ｖ１またはＶ２が生ずる。

【００５９】図式解法によれば、分圧Ｖ１は第１の分極
状態Ｐ１における強誘電体コンデンサＣ１１の示す電圧
であり、分圧Ｖ２は第２の分極状態Ｐ２における強誘電
体コンデンサＣ１１の示す電圧である。したがって、グ
ランドＧを基準としたビットライン／ＢＬ１の電位は、
メモリセルＭ１１のデータが”Ｈ”であれば、図６
（ｅ）に示す値となり、メモリセルＭ１１のデータが”
Ｌ”であれば、図６（ｅ’）に示す値となる。

【００６０】つぎに、センスアンプＡＭＰ１を動作させ
る（図６（ｆ）参照）。センスアンプＡＭＰ１は、ビッ
トラインＢＬ１を介して与えられる基準電圧Ｖref（し
きい値電圧、図７参照）と強誘電体コンデンサＣ１１の
分圧（Ｖ１またはＶ２）とを比較する。実際には、グラ
ンドＧを基準としたときの、ビットラインＢＬ１の電位
（基準電圧Ｖref）と、ビットライン／ＢＬ１の電位
（図７に示す”Ｖｐ−Ｖ１”または”Ｖｐ−Ｖ２”）と
を比較する。

【００６１】ビットラインＢＬ１の電位に比べ、ビット
ライン／ＢＬ１の電位が高ければ（図７に示すＶ１の場
合）、記憶データは”Ｈ”であると判定し、ビットライ
ン／ＢＬ１の電位を”Ｈ”にする（図６（ｇ）参照）。
逆に、ビットラインＢＬ１の電位に比べ、ビットライン
／ＢＬ１の電位が低ければ（図７に示すＶ２の場合）、
記憶データは”Ｌ”であると判定し、ビットライン／Ｂ
Ｌ１の電位を”Ｌ”にする（図６（ｇ’）参照）。な
お、基準電圧Ｖrefの値は、分圧Ｖ１と分圧Ｖ２の中間
の値となるように設定している。

【００６２】つぎに、プレートラインＰＬ１を”Ｌ”に
する（図６（ｈ）参照）。いま、記憶データが”Ｈ”で
あるとすると、プレートラインＰＬ１を”Ｌ”にするこ
とにより、プレートラインＰＬ１と、”Ｈ”に維持され
たビットライン／ＢＬ１との間には電位差が生ずること
となる。この電位差が、図７に示す第１の再書込電圧Ｖ
rw1であり、強誘電体コンデンサＣ１１の両端に印加さ
れる。強誘電体コンデンサＣ１１は、第１の再書込電圧
Ｖrw1を印加され、図７に示す分極状態Ｐ６となる。

【００６３】一方、記憶データが”Ｌ”であるとする
と、ビットライン／ＢＬ１の電位を”Ｌ”にする（図６
（ｇ’）参照）ことにより、ビットライン／ＢＬ１
と、”Ｈ”に維持されたプレートラインＰＬ１との間に
電位差が生ずることとなる。この電位差が、図７に示す
第２の再書込電圧Ｖrw2（読出用電圧Ｖpに等しい）であ
り、強誘電体コンデンサＣ１１の両端に印加される。強
誘電体コンデンサＣ１１は、第２の再書込電圧Ｖrw2を
印加され、図７に示す分極状態Ｐ７となる。この後、プ
レートラインＰＬ１を”Ｌ”にする（図６（ｈ）参照）
ことにより、強誘電体コンデンサＣ１１の両端にかかる
電圧を強制的に０Ｖとする。これにより強誘電体コンデ
ンサＣ１１は、図７における第２の分極状態Ｐ２に戻
る。

【００６４】つぎに、ワードラインＷＬ１を”Ｌ”に落
とす（図６（ｉ）参照）ことにより、選択トランジスタ
ＴＲ１１をＯＦＦとし、強誘電体コンデンサＣ１１をフ
ローティング状態とする。

【００６５】つぎに、読出ラッチ７０（図２参照）のゲ
ート（図示せず）を制御する出力線Ｂ１（図示せず）を
立ち上げる（図６（ｊ）参照）ことにより、ビットライ
ン／ＢＬ１の電位”Ｈ”（図６（ｋ）参照）または”
Ｌ”（図６（ｋ’）参照）を、読出ラッチ７０に取込む
（図６（ｌ）または（ｌ’）参照）。

【００６６】その後、センスアンプＡＭＰ１をＯＦＦに
する（図６（ｍ）参照）ことにより、再びビットライン
／ＢＬ１をフローティング状態とする（図６（ｎ）また
は（ｎ’）参照）。最後に、出力線Ｂ１を”Ｌ”に戻
し、読出処理を終了する。

【００６７】このようにして、図２に示す制御部５２
は、メモリセルＭ１１に記憶されているデータを読み出
すとともに、読み出したデータを、ＦＲＡＭセクション
６０の読出ラッチ７０に保持する。

【００６８】つぎに制御部５２は、入力ゲート制御信号
を”０”にすることにより、図２に示す入力ゲート５６
を反転状態とする。これにより、前ステップで読出ラッ
チ７０に保持されていたデータは、入力ゲート５６で反
転され、ＦＲＡＭセクション６０の書込みラッチ６８に
保持される（ステップＳ８）。

【００６９】つぎに、制御部５２は、読み書き制御部６
４に書込み信号を送り、書込みラッチ６８に保持された
反転データを、アドレスラッチ６２に保持されたアドレ
スで指定されたメモリセルＭ１１に書込む（ステップＳ
１０）。つまり、メモリセルＭ１１に記憶されているデ
ータを反転して、同じメモリセルＭ１１に書込むことに
なる。

【００７０】メモリセルＭ１１にデータを書込むには、
図３に示すワードラインＷＬ１を”Ｈ”とすることによ
り、選択トランジスタＴＲ１１をＯＮ状態とする。反転
データとして”Ｌ”を書込む場合、ビットライン／ＢＬ
１を”Ｌ”とするとともに、プレートラインＰＬ１を”
Ｈ”にする。このとき、強誘電体コンデンサＣ１１は、
図７における分極状態Ｐ１から、Ｐ７を経て分極状態Ｐ
２に至る。

【００７１】逆に、反転データとして”Ｈ”を書込む場
合、ビットライン／ＢＬ１を”Ｈ”とするとともに、プ
レートラインＰＬ１を”Ｌ”にする。このとき、強誘電
体コンデンサＣ１１は、図７における分極状態Ｐ２か
ら、Ｐ６を経て分極状態Ｐ１に至る。

【００７２】つぎに制御部５２は、メモリセルＭ１１を
構成する強誘電体コンデンサＣ１１のヒステリシス波形
が正常化されたか否かをチェックする（ステップＳ１
２）。このステップにおいて、制御部５２は、まず、図
３に示す波形検出部６６に波形検出指示信号を送る。波
形検出部６６は波形検出指示信号を受けると、交流電源
６６ａを作動させ、グランドＧとプレートラインＰＬ１
との間に、交流電圧ｖ＝Ｖｐ・ｓｉｎ（ωｔ）を印加す
る。波形検出部６６は、このときのＸ点およびＹ点の電
位を測定して、制御部５２に送る。制御部６６はこれら
の測定値に基づいて、強誘電体コンデンサＣ１１に印加
される交流電圧ｖと、強誘電体コンデンサＣ１１の呈す
る分極電荷Ｑとの関係（ヒステリシス波形）を知る。

【００７３】制御部５２は、ヒステリシス波形が正常に
なっていれば（図７に近い状態であれば）次ステップに
進み、ヒステリシス波形がまだ正常になっていなければ
（たとえば、図８に近い状態であれば）、正常になるま
でステップＳ１０を繰り返す（ステップＳ１２）。

【００７４】図８は、記憶データが”Ｈ”の状態（図７
の分極状態Ｐ１）で長時間放置された場合のヒステリシ
ス波形である。くせ付け（インプリント効果）により、
図７のＰ１、Ｐ２は、それぞれ、図８のＰ１１、Ｐ１２
に移行する。

【００７５】この状態で読出を行なうと、上述のよう
に、記憶データ”Ｈ”を読み出すことは可能（図７の場
合同様、図８においても、記憶データ”Ｈ”を示す電圧
Ｖ１は基準電圧Ｖrefよりも左にある）であるが、読み
出したデータを反転したデータ”Ｌ”を書込んだ場合、
これを読み出すことはできない（図７に示すように、記
憶データ”Ｌ”を示す電圧Ｖ２は基準電圧Ｖrefよりも
右になければならないが、図８の場合には、電圧Ｖ２は
基準電圧Ｖrefよりも左にある）という不都合が生ず
る。

【００７６】この場合、上述のように反転データの書込
み（ステップＳ１０参照）を繰り返すことにより、強誘
電体コンデンサＣ１１の両端には、ビットライン／ＢＬ
１側を負とする（プレートラインＰＬ１側を正とする）
電圧Ｖｐ（Ｖrw2）が繰り返し印加される。これによ
り、徐々にくせ付けが解消される。

【００７７】くせ付けが解消されてヒステリシス波形が
正常になったと判断した場合、制御部５２は、アドレス
コントローラ５４の示すアドレスが終了アドレス（たと
えば、”ＦＦＦＦ”であるか否かをチェックする（ステ
ップＳ１４）。アドレスコントローラ５４の示すアドレ
スが終了アドレスでなければ、アドレスコントローラ５
４の示すアドレスをインクリメントする。たとえば、ア
ドレスが”００００”であれば、”０００１”とする。
その後、制御をステップＳ６に戻し、ステップＳ６〜Ｓ
１４を繰り返す。これにより、全てのメモリセルＭ１
１、...（アドレス”００００”〜”ＦＦＦＦ”に対
応）のくせ付けを解消することができる。

【００７８】制御部５２は、つぎに、入力ゲート制御信
号および出力ゲート制御信号をともに”０”にすること
により、入力ゲート５６および出力ゲート５８を反転状
態とする（図４参照）。これにより、全てのメモリセル
Ｍ１１、...の記憶データが反転しているにもかかわら
ず、操作者は、これを意識することなく、書込み、読み
出しを行なうことができる。

【００７９】たとえば、メモリセルＭ１１の記憶データ
を読み出す場合、メモリセルＭ１１の記憶データが本
来”Ｈ”であったとすると、反転書込み（ステップＳ１
０参照）により、書込まれたデータは”Ｌ”になってい
る。このデータを読み出すと、読出データは”Ｌ”とな
るが、図２に示す出力ゲート５８で反転されて、出力デ
ータは”Ｈ”となる。すなわち、出力データには、本来
の記憶データ”Ｈ”が表われることとなる。メモリセル
Ｍ１１の記憶データが本来”Ｌ”であった場合も同様で
ある。

【００８０】つぎに、メモリセルＭ１１に、あらたにデ
ータ”Ｌ”を記憶させたい場合、図２に示す入力データ
を”Ｌ”とすればよい。この場合、書込みデータは、入
力ゲート５６で反転されて”Ｈ”になる。したがって、
メモリセルＭ１１にはデータ”Ｈ”が書込まれる。この
データを読み出すと、読出データは”Ｈ”となるが、出
力ゲート５８で反転されて、出力データは”Ｌ”とな
る。すなわち、入力データが”Ｌ”であれば、出力デー
タも”Ｌ”となる。同様に、入力データが”Ｈ”であれ
ば、出力データも”Ｈ”となる。

【００８１】最後に、制御部５２は、各種カウンタ（図
示せず）のリセットなど、終了処理を行なった（ステッ
プＳ２０）後、制御をステップＳ２に戻す。すなわち、
上述の一連の処理は、メモリスタートアップ信号を検出
するごとに（この実施形態では、電源が投入されるごと
に）行なわれる。

【００８２】このように構成すると、たとえば、メモリ
セルＭ１１の記憶データが本来”Ｈ”であった場合、メ
モリセルＭ１１に実際に書込まれたデータは”Ｈ”か
ら、メモリスタートアップ信号を検出するごとに”
Ｌ”、”Ｈ”、”Ｌ”、・・・と変化する。したがっ
て、メモリスタートアップ信号を検出するごとにメモリ
セルＭ１１の分極状態を、図７に示すＰ１から、Ｐ２、
Ｐ１、Ｐ２、・・・と変化させることができる。このた
め、メモリセルＭ１１にくせ付けが生ずることはない。

【００８３】一方、メモリセルＭ１１に実際に書込まれ
ているデータの反転にあわせ、入力ゲート５６および出
力ゲート５８も、”非反転”状態から、”反転”、”非
反転”、”反転”、・・・と変化する。このため、上述
のように、メモリセルＭ１１に実際に書込まれているデ
ータが、電源の投入ごとに変化しているにもかかわら
ず、操作者は、これを意識することなく、書込み、読み
出しを行なうことができる。

【００８４】なお、上述の実施形態においては、電源投
入検知部５０を設けることにより、電源の投入を検出し
て切換え信号（メモリスタートアップ信号）を生成する
よう構成したが、切換え信号の生成は電源の投入時に限
定されるものではない。たとえば、メモリへの所定アク
セス回数ごとに切換え信号を生成するようにしてもよい
し、タイマーを設けて所定時間経過ごとに切換え信号を
生成するようにしてもよい。また、外部プログラムの割
込みにより切換え信号を生成するようにしてもよい。さ
らに、自動ではなく、手動で切換え信号を生成するよう
にしてもよい。また、これらを組合せて切換え信号を生
成するよう構成することもできる。

【００８５】また、上述の実施形態においては、ヒステ
リシス波形が正常化した時点で、反転データの書込み動
作を終了するよう構成したが（ステップＳ１０、Ｓ１
２）、ヒステリシス波形が正常化した後も、さらに反転
データの書込み動作を所定回数繰り返すよう構成するこ
ともできる。たとえば、ヒステリシス波形の正常化に要
した書込み動作の繰り返し回数をカウントしておき、ヒ
ステリシス波形が正常化した後、当該繰り返し回数と同
程度の回数分さらに書込み動作を繰り返すよう構成する
ことができる。また、ヒステリシス波形の正常化後、一
定回数だけ書込み動作を繰り返すよう構成することもで
きる。

【００８６】また、上述の実施形態においては、ヒステ
リシス波形が正常化するまで反転データの書込み動作を
繰り返すよう構成したが、ヒステリシス波形が正常化し
たかを検出することなく、反転データの書込み動作を、
予め定められた回数だけ繰り返すよう構成することもで
きる。

【００８７】また、上述の実施形態においては、反転デ
ータの書込み動作を繰り返すことによりヒステリシス波
形を正常化するよう構成したが、反転データをいったん
書込み、その後、書込んだ反転データの読出動作を繰り
返すことによりヒステリシス波形を正常化するよう構成
することもできる。また、反転データの書込み動作の繰
り返しおよび反転データの読出動作の繰り返しを組合せ
ることもできる。

【００８８】また、反転データの書込み動作の繰り返し
または反転データの読出動作の繰り返しを行なわないよ
う構成することもできる。この場合には、反転データを
いったん書込み、その後、放置することになる。反転デ
ータを書込んだ時点でヒステリシス波形の正常化が不十
分であったとしても、反転状態で放置することにより、
時間の経過とともにヒステリシス波形の正常化が徐々に
進行するからである。

【００８９】また、上述の実施形態においては、書込ま
れているデータを反転した後、入力ゲートおよび出力ゲ
ートを反転するよう構成したが、書込まれているデータ
を反転してヒステリシス波形を正常化した後、当該デー
タを再度反転して元に戻すよう構成することもできる。
この場合には、入力ゲートおよび出力ゲートを反転する
必要がない。

【００９０】なお、上述の実施形態においては、強誘電
体メモリ１０に分極反転制御部３６およびゲート制御部
３８を内蔵した場合（図１参照）を例に説明したが、強
誘電体メモリの外部に、分極反転制御部３６およびゲー
ト制御部３８を設けることもできる。図９に、このよう
な場合における強誘電体メモリ（強誘電体記憶装置）１
１０および制御器（制御装置）１００の構成を示す。

【００９１】強誘電体メモリ１１０は、情報記憶部３
０、入力ゲート部３２、出力ゲート部３４、切換え信号
生成部４０を備えている。制御器１００は、分極反転制
御部３６、ゲート制御部３８を備えている。情報記憶部
３０、入力ゲート部３２、出力ゲート部３４、切換え信
号生成部４０、分極反転制御部３６、ゲート制御部３８
の機能は、図１に示す実施形態の場合と、ほぼ同様であ
る。

【００９２】図１０に、図９に示す強誘電体メモリ１１
０および制御器１００の機能の一部をハードウェアロジ
ックにより実現した場合の構成を示す。強誘電体メモリ
１１０は、電源投入検知部５０、アドレスコントローラ
５４、入力ゲート５６、出力ゲート５８、ＦＲＡＭセク
ション６０を備えている。

【００９３】図１０に示す強誘電体メモリ１１０の電源
投入検知部５０は、図９の切換え信号生成部４０に該当
する。アドレスコントローラ５４およびＦＲＡＭセクシ
ョン６０は、情報記憶部３０に該当する。入力ゲート５
６は、入力ゲート部３２に対応する。出力ゲート５８
は、出力ゲート部３４に該当する。

【００９４】一方、図１０に示す制御器１００は、図９
の分極反転制御部３６およびゲート制御部３８に該当す
る。したがって、図１０に示す実施形態における制御器
１００は、前述の図２に示す実施形態における制御部５
２と同様の機能を有することになる。

【００９５】なお、図１０に示す実施形態においては、
制御装置として、図９の分極反転制御部３６およびゲー
ト制御部３８の機能を有する制御器１００を用いたが、
制御装置はこれに限定されるものではない。たとえば、
制御装置として、分極反転制御部３６およびゲート制御
部３８の機能の他、入力ゲート部３２、出力ゲート部３
４、切換え信号生成部４０等の各機能をも有する制御器
（図示せず）を用いることもできる。

【００９６】なお、上述の各実施形態においては、強誘
電体メモリ１０の各機能、または、強誘電体メモリ１１
０および制御器１００の各機能をハードウェアロジック
により実現した場合を例に説明したが、当該各機能の一
部を、コンピュータを用いて実現することもできる。

【００９７】図１０に示す制御器１００の機能を、コン
ピュータを用いて実現した場合のハードウェア構成の一
例を、図１１に示す。

【００９８】図１１において、制御器１００は、ＲＯＭ
ソケット１０２に装着されたＲＯＭ（記憶媒体）１０８
を備えている。ＲＯＭ１０８には、図５のフローチャー
トに示される処理手順と同様のプログラムが記憶されて
いる。メモリ１０４には、ＲＯＭ１０８に記憶されたプ
ログラムがロードされる。ＣＰＵ１０６は、メモリ１０
４にロードされたプログラムを実行する。

【００９９】ＣＰＵ１０６と強誘電体メモリ１１０との
間で、バス１０１を介して、メモリスタートアップ信
号、入力ゲート制御信号、出力ゲート信号等（図１０参
照）がやり取りされる。

【０１００】なお、この実施形態においては、図１１に
示すように、記憶媒体としてＲＯＭソケット１０２に装
着されたＲＯＭ１０８を用いた場合を例に説明したが、
コンピュータとしていわゆるワンチップマイクロコンピ
ュータを用いる場合には、当該ワンチップマイクロコン
ピュータのＲＯＭ部（図示せず）を、上記記憶媒体とし
て用いることができる。

【０１０１】このように、コンピュータは、ＲＯＭに記
憶されたプログラムにしたがい、各機能を実現する。な
お、図示しないが、コンピュータにハードディスクを設
け、ハードディスクに記憶されたプログラムにしたがっ
て、各機能を実現するようにしてもよい。この場合、プ
ログラムは、たとえば、ＦＤＤ（フレキシブルディスク
ドライブ）を介して、プログラムが記憶されたフレキシ
ブルディスクから読み出されてハードディスクにインス
トールされる。

【０１０２】なお、フレキシブルディスク以外に、ＣＤ
−ＲＯＭ、ＩＣカード等のプログラムを記憶したコンピ
ュータ可読の記憶媒体から、ハードディスクにインスト
ールさせるようにしてもよい。さらに、通信回線を用い
てダウンロードするようにしてもよい。

【０１０３】また、プログラムをフレキシブルディスク
からハードディスクにインストールさせることにより、
フレキシブルディスクに記憶させたプログラムを間接的
にコンピュータに実行させるよう構成する以外に、たと
えば、フレキシブルディスクに記憶させたプログラムを
ＦＤＤから直接的に実行するようにしてもよい。

【０１０４】なお、コンピュータによって、実行可能な
プログラムとしては、そのままインストールするだけで
直接実行可能なものはもちろん、一旦他の形態等に変換
が必要なもの（例えば、データ圧縮されているものを、
解凍する等）、さらには、他のモジュール部分と組合わ
せて実行可能なものも含む。

【０１０５】なお、この実施形態においては、図１０に
示す制御器１００の機能を、コンピュータを用いて実現
した場合を例に説明したが、図２に示す制御部５２の機
能を、コンピュータを用いて実現する場合も、ほぼ同様
である。

【０１０６】また、上述の実施形態においては、いわゆ
る「１トランジスタ・１キャパシタ」型の強誘電体記憶
素子を備えた強誘電体記憶装置を例に説明したが、この
発明は、これに限定されるものではない。たとえば、
「２トランジスタ・２キャパシタ」型の強誘電体記憶素
子を備えた強誘電体記憶装置や、ＭＦＭＩＳ−ＦＥＴ
（Metal-Ferroelectric-Metal-Isolater-Silicon-FET）
などの「１トランジスタ」型の強誘電体記憶素子を備え
た強誘電体記憶装置などにも適用することができる。

【０１０７】また、上述の実施形態においては、”
Ｈ”、”Ｌ”２種類の情報に対応した２種類の分極状態
を保持し得る強誘電体記憶素子を備えた強誘電体記憶装
置を例に説明したが、この発明は、これに限定されるも
のではない。たとえば、”Ｈ”、”Ｍ”、”Ｌ”３種類
の情報に対応した３種類の分極状態を保持し得る強誘電
体記憶素子を備えた強誘電体記憶装置に適用することも
できる。この場合には、強誘電体記憶素子に書込まれた
情報が、たとえば”Ｈ”であるとすると、切換え信号が
生成されるごとに、この情報を”Ｍ”、”Ｌ”、”
Ｈ”、”Ｍ”、”Ｌ”、・・・と、書換えるよう構成す
ればよい。

【図面の簡単な説明】

【図１】この発明の一実施形態による強誘電体記憶装置
である強誘電体メモリ１０の構成を示す図面である。

【図２】図１に示す強誘電体メモリ１０の機能の一部を
ハードウェアロジックにより実現した場合の構成を表わ
す図面である。

【図３】図２に示す強誘電体メモリ１０の回路構成のう
ち、メモリセルＭ１１近傍を拡大した図面である。

【図４】図４Ａは、入力ゲート５６の構成の一例を示す
図面である。図４Ｂは、出力ゲート５８の構成の一例を
示す図面である。

【図５】メモリセルＭ１１、...に対するくせ付け防止
動作を説明するためのフローチャートである。

【図６】強誘電体メモリ１０における記憶データの読出
手順を説明するためのタイミングチャートである。

【図７】強誘電体メモリ１０に用いられる強誘電体コン
デンサの動作状態を説明するための図面である。

【図８】くせ付けの生じた強誘電体コンデンサの動作状
態を説明するための図面である。

【図９】この発明の他の実施形態による強誘電体メモリ
１１０および制御器１００の構成を示す図面である。

【図１０】図９に示す強誘電体メモリ１１０および制御
器１００の機能の一部をハードウェアロジックにより実
現した場合の構成を表わす図面である。

【図１１】図１０に示す制御器１００の機能を、コンピ
ュータを用いて実現した場合のハードウェア構成の一例
を示す図面である。

【図１２】従来の強誘電体メモリの回路構成の一部を示
す図面である。

【図１３】従来の強誘電体メモリに用いられる強誘電体
コンデンサの動作状態を説明するための図面である。

【符号の説明】

３０・・・・・・・・情報記憶部３２・・・・・・・・入力ゲート部３４・・・・・・・・出力ゲート部３６・・・・・・・・分極反転制御部３８・・・・・・・・ゲート制御部４０・・・・・・・・切換え信号生成部

Claims

【特許請求の範囲】

【請求項１】記憶すべき情報を強誘電体の分極状態に対
応させ、分極状態を保持することで当該情報を保持する
強誘電体記憶素子、を備えた強誘電体記憶装置において、所定の切換え信号に基づいて、前記情報と分極状態との
対応関係を変更するよう構成したことを特徴とする強誘
電体記憶装置。
【請求項２】請求項１の強誘電体記憶装置において、記憶すべき２種類の情報に対応した、第１の分極状態ま
たは分極の極性が第１の分極状態と異なる第２の分極状
態、を保持し得るよう前記強誘電体記憶素子を構成し、前記切換え信号に基づいて、強誘電体記憶素子の分極状
態を反転し、入力された情報を反転せずに強誘電体記憶
素子に書込むとともに強誘電体記憶素子から読み出した
情報を反転せずに出力する入出力非反転状態と入力され
た情報を反転して強誘電体記憶素子に書込むとともに強
誘電体記憶素子から読み出した情報を反転して出力する
入出力反転状態とを切換えるよう構成したこと、を特徴
とするもの。
【請求項３】請求項２の強誘電体記憶装置において、前記強誘電体記憶素子を有し、当該強誘電体記憶素子に
対する情報の書込みおよび読み出し機能を備えた情報記
憶部、所定の入力ゲート制御信号に基づいて、書込みのために
入力された情報を反転せずにまたは反転して情報記憶部
に送る入力ゲート部、所定の出力ゲート制御信号に基づいて、情報記憶部から
読み出された情報を反転せずにまたは反転して出力する
出力ゲート部、前記切換え信号に基づいて、情報記憶部を構成する強誘
電体記憶素子の分極状態を反転させる分極反転制御部、前記切換え信号に基づいて、前記入力ゲート制御信号お
よび出力ゲート制御信号を生成することにより、前記入
出力非反転状態と入出力反転状態とを切換えるゲート制
御部、を設けたことを特徴とするもの。
【請求項４】請求項１ないし請求項３のいずれかの強誘
電体記憶装置において、前記切換え信号に基づいて、強誘電体記憶素子の分極状
態を変更するとともに、変更後の分極方向を維持しつつ
強誘電体記憶素子に対する読出動作または書込動作を所
定回数行なうよう構成したこと、を特徴とするもの。
【請求項５】記憶すべき２種類の情報に対応した、第１
の分極状態または分極の極性が第１の分極状態と異なる
第２の分極状態、を保持し得る強誘電体記憶素子、を備えた強誘電体記憶装置において、所定の切換え信号に基づいて、強誘電体記憶素子の分極
状態を反転し、反転後の分極方向を維持しつつ強誘電体
記憶素子に対する読出動作または書込動作を所定回数行
ない、その後、強誘電体記憶素子の分極状態を反転前の
状態に戻すよう構成したこと、を特徴とする強誘電体記憶装置。
【請求項６】請求項１ないし請求項５のいずれかの強誘
電体記憶装置において、前記切換え信号を、所定タイミングで自動的に生成する
よう構成したこと、を特徴とするもの。
【請求項７】請求項１ないし請求項６のいずれかの強誘
電体記憶装置において、前記強誘電体記憶素子は、記憶すべき情報に対応した分
極状態を保持し得る強誘電体コンデンサと、強誘電体コ
ンデンサに対し直列に電気的に接続される負荷用コンデ
ンサとを備え、直列に電気的に接続された強誘電体コン
デンサおよび負荷用コンデンサに対し所定の電圧を印加
したとき強誘電体コンデンサに発生する電圧に基づいて
記憶された情報を読み出すよう構成したこと、を特徴とするもの。
【請求項８】記憶すべき情報を強誘電体の分極状態に対
応させ、分極状態を保持することで当該情報を保持する
強誘電体記憶素子を備えた強誘電体記憶装置を制御する
ための制御装置であって、所定の切換え信号に基づいて、前記情報と分極状態との
対応関係を変更すること、を特徴とする強誘電体記憶装置の制御装置。
【請求項９】記憶すべき２種類の情報に対応した、第１
の分極状態または分極の極性が第１の分極状態と異なる
第２の分極状態、を保持し得る強誘電体記憶素子を備え
た強誘電体記憶装置を制御するための制御装置であっ
て、所定の切換え信号に基づいて、強誘電体記憶素子の分極
状態を反転し、反転後の分極方向を維持しつつ強誘電体
記憶素子に対する読出動作または書込動作を所定回数行
ない、その後、入力された情報を反転せずに強誘電体記
憶素子に書込むとともに強誘電体記憶素子から読み出し
た情報を反転せずに出力する入出力非反転状態と入力さ
れた情報を反転して強誘電体記憶素子に書込むとともに
強誘電体記憶素子から読み出した情報を反転して出力す
る入出力反転状態とを切換えること、を特徴とする強誘電体記憶装置の制御装置。
【請求項１０】記憶すべき２種類の情報に対応した、第
１の分極状態または分極の極性が第１の分極状態と異な
る第２の分極状態、を保持し得る強誘電体記憶素子を備
えた強誘電体記憶装置を制御するための制御装置であっ
て、所定の切換え信号に基づいて、強誘電体記憶素子の分極
状態を反転し、反転後の分極方向を維持しつつ強誘電体
記憶素子に対する読出動作または書込動作を所定回数行
ない、その後、強誘電体記憶素子の分極状態を反転前の
状態に戻すこと、を特徴とする強誘電体記憶装置の制御装置。
【請求項１１】記憶すべき情報を強誘電体の分極状態に
対応させ、分極状態を保持することで当該情報を保持す
る強誘電体記憶素子を備えた強誘電体記憶装置を制御す
るためのコンピュータが実行可能なプログラム、を記憶
したコンピュータ可読の記憶媒体であって、前記プログラムは、コンピュータに、所定の切換え信号
に基づいて、前記情報と分極状態との対応関係を変更さ
せること、を特徴とする記憶媒体。
【請求項１２】記憶すべき２種類の情報に対応した、第
１の分極状態または分極の極性が第１の分極状態と異な
る第２の分極状態、を保持し得る強誘電体記憶素子を備
えた強誘電体記憶装置を制御するためのコンピュータが
実行可能なプログラム、を記憶したコンピュータ可読の
記憶媒体であって、前記プログラムは、コンピュータに、所定の切換え信号
に基づいて、強誘電体記憶素子の分極状態を反転させ、
反転後の分極方向を維持しつつ強誘電体記憶素子に対す
る読出動作または書込動作を所定回数行なわせ、その
後、入力された情報を反転せずに強誘電体記憶素子に書
込むとともに強誘電体記憶素子から読み出した情報を反
転せずに出力する入出力非反転状態と入力された情報を
反転して強誘電体記憶素子に書込むとともに強誘電体記
憶素子から読み出した情報を反転して出力する入出力反
転状態とを切換えさせること、を特徴とする記憶媒体。
【請求項１３】記憶すべき２種類の情報に対応した、第
１の分極状態または分極の極性が第１の分極状態と異な
る第２の分極状態、を保持し得る強誘電体記憶素子を備
えた強誘電体記憶装置を制御するためのコンピュータが
実行可能なプログラム、を記憶したコンピュータ可読の
記憶媒体であって、前記プログラムは、コンピュータに、所定の切換え信号
に基づいて、強誘電体記憶素子の分極状態を反転させ、
反転後の分極方向を維持しつつ強誘電体記憶素子に対す
る読出動作または書込動作を所定回数行なわせ、その
後、強誘電体記憶素子の分極状態を反転前の状態に戻さ
せること、を特徴とする記憶媒体。