JP3919312B2 - 強誘電体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、強誘電体記憶装置に関し、特に、強誘電体記憶装置の長寿命化に関する。
【0002】
【従来の技術】
不揮発性の半導体メモリとして、強誘電体コンデンサを用いた強誘電体メモリが知られている。図12に、従来の強誘電体メモリの回路構成の一部を示す。従来の強誘電体メモリは、強誘電体コンデンサ4と負荷用コンデンサ6とを備えている。図13に、強誘電体コンデンサ4に関する電圧(図12に示すプレートラインPLを基準電位とした場合のビットラインBLの電位)と分極状態(図においては、”分極状態”と等価な”電荷”で表わしている)との関係を表わす履歴曲線(電圧・電荷特性)を示す。
【0003】
図13において、残留分極Z1を生じている状態を第1の分極状態P1(記憶データ”H”に対応)とし、残留分極Z2を生じている状態を第2の分極状態P2(記憶データ”L”に対応)とする。強誘電体コンデンサ4がいずれの分極状態にあるかを調べることにより、強誘電体コンデンサ4の記憶データを読み出すことができる。
【0004】
強誘電体コンデンサ4がいずれの分極状態にあるかを調べるには、図12に示す負荷用コンデンサ6を放電させた後、ビットラインBLをフローティング状態とし、その後、プレートラインPLに読出用電圧Vpを与え、このとき強誘電体コンデンサ4の両端に生ずる電圧Vfを測定する。
【0005】
図13に示す図式解法によれば、負荷用コンデンサ6の静電容量を直線L1の傾きで表わした場合、強誘電体コンデンサ4が第1の分極状態P1であれば、強誘電体コンデンサ4の両端に生ずる電圧VfはV1となり、第2の分極状態P2であれば、電圧VfはV2となる。したがって、基準電圧Vrefを図13のように設定しておけば、読出時における誘電体コンデンサ4の両端に生ずる電圧Vfと基準電圧Vrefとを比較することにより、強誘電体コンデンサ4がいずれの分極状態にあるかを調べることができる。
【0006】
このようにして強誘電体コンデンサ4の分極状態を調べることにより、分極状態に対応する記憶データを読み出すことができる。
【0007】
【発明が解決しようとする課題】
しかしながら、上記のような従来の強誘電体メモリには、次のような問題点があった。強誘電体には、同一の分極状態が長時間保持されると履歴曲線(電圧・電荷特性)に歪を生ずるという性質(「くせ付け」、または「インプリント効果」という)がある。
【0008】
このため、同一の記憶データを記憶させたまま長時間経過すると、強誘電体メモリを構成する強誘電体コンデンサ4に、くせ付けが生ずる。くせ付けが生ずると、上述の強誘電体コンデンサ4の両端に生ずる電圧Vfの値が変る。とくに、くせ付けが生じたときの記憶データと反対の記憶データを書込んだ場合に、該反対の記憶データを正確に読み出すことができなくなる。すなわち、時間の経過とともに、記憶装置としての機能が低下し、使用できなくなるおそれがある。
【0009】
この発明はこのような問題を解決し、寿命の長い強誘電体記憶装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
この発明の強誘電体記憶装置は、記憶すべき情報を強誘電体の分極状態に対応させ、分極状態を保持することで当該情報を保持する強誘電体記憶素子、を備えた強誘電体記憶装置において、所定の切換え信号に基づいて、前記情報と分極状態との対応関係を変更するよう構成したことを特徴とする。
【0011】
この発明の強誘電体記憶装置は、記憶すべき2種類の情報に対応した、第1の分極状態または分極の極性が第1の分極状態と異なる第2の分極状態、を保持し得るよう前記強誘電体記憶素子を構成し、前記切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、入力された情報を反転せずに強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転せずに出力する入出力非反転状態と入力された情報を反転して強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転して出力する入出力反転状態とを切換えるよう構成したことを特徴とする。
【0012】
この発明の強誘電体記憶装置は、前記強誘電体記憶素子を有し、当該強誘電体記憶素子に対する情報の書込みおよび読み出し機能を備えた情報記憶部、所定の入力ゲート制御信号に基づいて、書込みのために入力された情報を反転せずにまたは反転して情報記憶部に送る入力ゲート部、所定の出力ゲート制御信号に基づいて、情報記憶部から読み出された情報を反転せずにまたは反転して出力する出力ゲート部、前記切換え信号に基づいて、情報記憶部を構成する強誘電体記憶素子の分極状態を反転させる分極反転制御部、前記切換え信号に基づいて、前記入力ゲート制御信号および出力ゲート制御信号を生成することにより、前記入出力非反転状態と入出力反転状態とを切換えるゲート制御部、を設けたことを特徴とする。
【0013】
この発明の強誘電体記憶装置は、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を変更するとともに、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、変更後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行なうよう構成したことを特徴とする。
【0014】
この発明の強誘電体記憶装置は、記憶すべき2種類の情報に対応した、第1の分極状態または分極の極性が第1の分極状態と異なる第2の分極状態、を保持し得る強誘電体記憶素子、を備えた強誘電体記憶装置において、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、強誘電体記憶素子の分極状態を反転前の状態に戻すよう構成したこと、を特徴とする。
【0015】
この発明の強誘電体記憶装置は、前記切換え信号を、所定タイミングで自動的に生成するよう構成したこと、を特徴とする。
【0016】
この発明の強誘電体記憶装置は、前記強誘電体記憶素子は、記憶すべき情報に対応した分極状態を保持し得る強誘電体コンデンサと、強誘電体コンデンサに対し直列に電気的に接続される負荷用コンデンサとを備え、直列に電気的に接続された強誘電体コンデンサおよび負荷用コンデンサに対し所定の電圧を印加したとき強誘電体コンデンサに発生する電圧に基づいて記憶された情報を読み出すよう構成したこと、を特徴とする。
【0017】
この発明の強誘電体記憶装置の制御装置は、記憶すべき情報を強誘電体の分極状態に対応させ、分極状態を保持することで当該情報を保持する強誘電体記憶素子を備えた強誘電体記憶装置を制御するための制御装置であって、所定の切換え信号に基づいて、前記情報と分極状態との対応関係を変更すること、を特徴とする。
【0018】
この発明の強誘電体記憶装置の制御装置は、記憶すべき2種類の情報に対応した、第1の分極状態または分極の極性が第1の分極状態と異なる第2の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するための制御装置であって、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、入力された情報を反転せずに強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転せずに出力する入出力非反転状態と入力された情報を反転して強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転して出力する入出力反転状態とを切換えること、を特徴とする。
【0019】
この発明の強誘電体記憶装置の制御装置は、記憶すべき2種類の情報に対応した、第1の分極状態または分極の極性が第1の分極状態と異なる第2の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するための制御装置であって、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、強誘電体記憶素子の分極状態を反転前の状態に戻すこと、を特徴とする。
【0020】
この発明の記憶媒体は、記憶すべき情報を強誘電体の分極状態に対応させ、分極状態を保持することで当該情報を保持する強誘電体記憶素子を備えた強誘電体記憶装置を制御するためのコンピュータが実行可能なプログラム、を記憶したコンピュータ可読の記憶媒体であって、前記プログラムは、コンピュータに、所定の切換え信号に基づいて、前記情報と分極状態との対応関係を変更させること、を特徴とする。
【0021】
この発明の記憶媒体は、記憶すべき2種類の情報に対応した、第1の分極状態または分極の極性が第1の分極状態と異なる第2の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するためのコンピュータが実行可能なプログラム、を記憶したコンピュータ可読の記憶媒体であって、前記プログラムは、コンピュータに、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転させ、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行なわせ、その後、入力された情報を反転せずに強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転せずに出力する入出力非反転状態と入力された情報を反転して強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転して出力する入出力反転状態とを切換えさせること、を特徴とする。
【0022】
この発明の記憶媒体は、記憶すべき2種類の情報に対応した、第1の分極状態または分極の極性が第1の分極状態と異なる第2の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するためのコンピュータが実行可能なプログラム、を記憶したコンピュータ可読の記憶媒体であって、前記プログラムは、コンピュータに、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転させ、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行なわせ、その後、強誘電体記憶素子の分極状態を反転前の状態に戻させること、を特徴とする。
【0023】
【発明の効果】
この発明の強誘電体記憶装置、ならびに強誘電体記憶装置の制御装置は、所定の切換え信号に基づいて、情報と分極状態との対応関係を変更するよう構成したことを特徴とする。
【0024】
したがって、強誘電体記憶素子に保持された情報の内容を維持したまま、強誘電体の分極状態を、適宜、変更することができる。このため、強誘電体記憶素子に保持されている情報の内容が長期間変らない場合であっても、強誘電体記憶素子にくせ付けが生ずることはない。すなわち、半永久的に、情報の読み書きを行なうことができる。
【0025】
この発明の強誘電体記憶装置は、記憶すべき2種類の情報に対応した第1の分極状態または第2の分極状態を保持し得るよう強誘電体記憶素子を構成し、切換え信号に基づいて、強誘電体記憶素子の分極状態を反転するとともに、入出力非反転状態と入出力反転状態とを切換えるよう構成したことを特徴とする。
【0026】
したがって、2種類の情報を取扱う強誘電体記憶装置において、強誘電体記憶素子に保持された情報の内容を維持したまま、強誘電体の分極状態を、適宜、変更することができる。
【0027】
また、強誘電体の分極状態の変更に合せて入出力の状態を切換えることができる。したがって、情報と分極状態との対応関係の変更を意識することなく、情報の書込み、読み出しを行なうことができる。
【0028】
この発明の強誘電体記憶装置は、入力ゲート部および出力ゲート部を備えるとともに、切換え信号に基づいて情報記憶部を構成する強誘電体記憶素子の分極状態を反転させる分極反転制御部と、切換え信号に基づいて入力ゲート部および出力ゲート部を制御することで入出力非反転状態と入出力反転状態とを切換えるゲート制御部を設けたことを特徴とする。
【0029】
したがって、切換え信号に基づいて分極反転制御部を機能させることにより、強誘電体記憶素子の分極状態を反転させることができる。また、切換え信号に基づいてゲート制御部を機能させることにより、入力ゲート部および出力ゲート部を制御することで、入出力非反転状態と入出力反転状態とを切換えることができる。すなわち、簡単な構成で、情報と分極状態との対応関係を変更することができる。
【0030】
この発明の強誘電体記憶装置は、切換え信号に基づいて、強誘電体記憶素子の分極状態を変更するとともに、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、変更後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行なうよう構成したことを特徴とする。
【0031】
変更後の分極方向を維持しつつ読出動作または書込動作を繰り返すことで、単に変更した分極状態を保持している場合に比し、変更後の分極方向に大きい電圧を印加することができる。したがって、くせ付けの回復をより効果的に行なうことができる。
【0032】
この発明の強誘電体記憶装置、および強誘電体記憶装置の制御装置は、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、強誘電体記憶素子の分極状態を反転前の状態に戻すよう構成したことを特徴とする。
【0033】
反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を繰り返すことで、変更後の分極方向に大きい電圧を印加することができる。したがって、くせ付けの回復を効果的に行なうことができる。このため、該動作の繰り返しのみで、ある程度、くせ付けの回復を行なうことができる。したがって、その後、強誘電体記憶素子の分極状態を反転前の状態に戻すことで、入出力の切換え等を行なうことなく、より簡単な構成によりくせ付けを防止することができる。
【0034】
この発明の強誘電体記憶装置は、切換え信号を、所定タイミングで自動的に生成するよう構成したことを特徴とする。したがって、特に意識することなく自動的に、強誘電体記憶素子のくせ付けを防止することができる。
【0035】
この発明の強誘電体記憶装置は、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、入出力非反転状態と入出力反転状態とを切換えるよう構成したことを特徴とする。
【0036】
反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を繰り返すことで、変更後の分極方向に大きい電圧を印加することができる。したがって、くせ付けの回復を効果的に行なうことができる。さらに、反転後の分極方向を維持しつつ、入出力非反転状態と入出力反転状態とを切換える。したがって、強誘電体記憶素子に記憶される情報をみかけ上変化させることなく、くせ付けの回復を行なうことができる。
【0037】
この発明の記憶媒体は、コンピュータが実行可能なプログラムを記憶したコンピュータ可読の記憶媒体であって、前記プログラムは、この発明の強誘電体記憶装置をコンピュータを用いて制御することを特徴とする。したがって、コンピュータを用いることにより、より容易に、強誘電体記憶素子のくせ付けを防止することができる。
【0038】
【発明の実施の形態】
図1に、この発明の一実施形態による強誘電体記憶装置である強誘電体メモリ10の構成を示す。強誘電体メモリ10は、情報記憶部30、入力ゲート部32、出力ゲート部34、分極反転制御部36、ゲート制御部38、切換え信号生成部40を備えている。
【0039】
情報記憶部30は、複数の強誘電体記憶素子を有し、これらの強誘電体記憶素子に対する情報の書込みおよび読み出し機能を備えている。
【0040】
入力ゲート部32は、後述する入力ゲート制御信号に基づいて、書込みのために入力された情報を反転せずにまたは反転して情報記憶部30に送る。出力ゲート部34は、後述する出力ゲート制御信号に基づいて、情報記憶部30から読み出された情報を反転せずにまたは反転して出力する。
【0041】
切換え信号生成部40は、切換え信号を所定タイミングで自動的に生成する。分極反転制御部36は、切換え信号に基づいて、情報記憶部30を構成する強誘電体記憶素子の分極状態を反転させる。分極反転制御部36は、強誘電体記憶素子の分極状態を反転させたあと、さらに、反転後の分極方向を維持しつつ強誘電体記憶素子に対する書込動作を所定回数行なう。
【0042】
ゲート制御部38は、その後、前記入力ゲート制御信号および出力ゲート制御信号を生成することにより、入出力非反転状態と入出力反転状態とを切換える。すなわち、上述の強誘電体記憶素子の分極状態を反転させる前の状態が入出力非反転状態であれば入出力反転状態に切換え、強誘電体記憶素子の分極状態を反転させる前の状態が入出力反転状態であれば入出力非反転状態に切換える。
【0043】
なお、入出力非反転状態とは、入力された情報を反転せずに強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転せずに出力する状態をいい、入出力反転状態とは、入力された情報を反転して強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転して出力する状態をいう。
【0044】
図2に、図1に示す強誘電体メモリ10の機能の一部をハードウェアロジックにより実現した場合の構成を表わす。強誘電体メモリ10は、電源投入検知部50、制御部52、アドレスコントローラ54、入力ゲート56、出力ゲート58、FRAMセクション60を備えている。
【0045】
FRAMセクション60は、複数の強誘電体記憶素子であるメモリセルM11(後述、図3参照)、...を行列配置した構成を有している。FRAMセクション60は、さらに、メモリセルM11、...のアドレスを指定するアドレスラッチ62、メモリセルM11、...に対する読み書きを制御する読み書き制御部64、メモリセルM11、...を構成する強誘電体コンデンサC11、...のヒステリシス波形を検出する波形検出部66、メモリセルM11、...に書込むべきデータを一時保持する書込ラッチ68、メモリセルM11、...から読み出したデータを一時保持する読出ラッチ70を備えている。
【0046】
図2の電源投入検知部50は、図1の切換え信号生成部40に該当する。制御部52は、分極反転制御部36およびゲート制御部38に該当する。アドレスコントローラ54およびFRAMセクション60は、情報記憶部30に該当する。入力ゲート56は、入力ゲート部32に該当する。出力ゲート58は、出力ゲート部34に該当する。
【0047】
図3に、メモリセルM11近傍の拡大回路図を示す。メモリセルM11は、強誘電体コンデンサC11と選択用トランジスタTR11とを備えている。強誘電体コンデンサC11の一端は、選択用トランジスタTR11、ビットライン/BL1を介して、負荷用コンデンサCbと直列に電気的に接続される。この実施形態では、負荷用コンデンサCbは、ビットライン/BL1とグランドとの寄生容量として与えられた常誘電体コンデンサである。強誘電体コンデンサC11の他端は、プレートラインPL1に接続されている。
【0048】
選択用トランジスタTR11のゲートは、ワードラインWL1に接続されている。ビットライン/BL1には、センスアンプAMP1の一端が接続されており、センスアンプAMP1の他端はビットラインBL1に接続されている。
【0049】
プレートラインPL1、ビットライン/BL1には、波形検出部66が接続される。波形検出部66は、後述するように、制御部52の指示により強誘電体コンデンサC11の履歴曲線(ヒステリシス波形)を検出し、検出結果を制御部52に渡す。
【0050】
波形検出部66は、一般的なソーヤタワー回路で構成されており、交流電圧
v=Vp・sin(ωt)
を印加したときのX点およびY点の電位を測定することにより、強誘電体コンデンサC11に印加される交流電圧vと、強誘電体コンデンサC11の呈する分極電荷Qとの関係(履歴曲線)を知ることができる。なお、Vpは、後述する読出し用電圧である。
【0051】
図7に、強誘電体コンデンサC11がくせ付け生じていない場合における、強誘電体コンデンサC11に関する電圧(図3に示すビットライン/BL1を基準電位とした場合のプレートラインPL1の電位)と分極状態(図においては、”分極状態”と等価な”電荷”で表わしている)との関係を表わす履歴曲線を示す。なお、図7において、残留分極Z1を生じている状態を第1の分極状態P1(第1の記憶データである記憶データ”H”に対応)とし、残留分極Z2を生じている状態を第2の分極状態P2(第2の記憶データである記憶データ”L”に対応)とする。
【0052】
図4Aに、入力ゲート56の構成の一例を示す。図4Bに、出力ゲート58の構成の一例を示す。
【0053】
つぎに、図5に示すフローチャートおよび図2に基づいて、メモリセルM11、...に対するくせ付け防止動作を説明する。図2に示す電源投入検出部50は、強誘電体メモリ10の電源(図示せず)が投入されたことを検出すると、切換え信号であるメモリスタートアップ信号を生成する。
【0054】
制御部52は、メモリスタートアップ信号を監視しており(ステップS2)、該信号を検出すると、アドレスコントローラ54に開始アドレス(たとえば、”0000”)をセットする(ステップS4)。アドレスコントローラ54にセットされたアドレスは、FRAMセクション60のアドレスラッチ62に保持される。
【0055】
つぎに制御部52は、FRAMセクション60の読み書き制御部64に読出信号を送り、アドレスラッチ62に保持されたアドレスで指定されたメモリセル(図3のM11とする)に記憶されているデータを読み出す。読み出されたデータは、FRAMセクション60の読出ラッチ70に保持される(ステップS6)。
【0056】
読出信号に基づいて行なわれるメモリセルM11からのデータの読み出し手順を、図6に示すタイミングチャートを用いて説明する。まず、図3に示すビットライン/BL1を”L”とすることにより、負荷用コンデンサCbを放電させ(図6(a)参照)、その後、ビットライン/BL1をフローティング状態にする(図6(b)参照)。
【0057】
つぎに、ワードラインWL1を”H”とすることにより、選択トランジスタTR11をON状態とし(図6(c)参照)、その後、プレートラインPL1を”H”にする(図6(d)参照)。
【0058】
プレートラインPL1を”H”にすることにより、直列に電気的に接続された強誘電体コンデンサC11および負荷用コンデンサCbの両端に、読出し用電圧Vpが印加されることになる。これにより、図7に示すように、強誘電体コンデンサC11の両端には、読出し用電圧Vpに基づく分圧V1またはV2が生ずる。
【0059】
図式解法によれば、分圧V1は第1の分極状態P1における強誘電体コンデンサC11の示す電圧であり、分圧V2は第2の分極状態P2における強誘電体コンデンサC11の示す電圧である。したがって、グランドGを基準としたビットライン/BL1の電位は、メモリセルM11のデータが”H”であれば、図6(e)に示す値となり、メモリセルM11のデータが”L”であれば、図6(e’)に示す値となる。
【0060】
つぎに、センスアンプAMP1を動作させる(図6(f)参照)。センスアンプAMP1は、ビットラインBL1を介して与えられる基準電圧Vref(しきい値電圧、図7参照)と強誘電体コンデンサC11の分圧(V1またはV2)とを比較する。実際には、グランドGを基準としたときの、ビットラインBL1の電位(基準電圧Vref)と、ビットライン/BL1の電位(図7に示す”Vp−V1”または”Vp−V2”)とを比較する。
【0061】
ビットラインBL1の電位に比べ、ビットライン/BL1の電位が高ければ
(図7に示すV1の場合)、記憶データは”H”であると判定し、ビットライン/BL1の電位を”H”にする(図6(g)参照)。逆に、ビットラインBL1の電位に比べ、ビットライン/BL1の電位が低ければ(図7に示すV2の場合)、記憶データは”L”であると判定し、ビットライン/BL1の電位を”L”にする(図6(g’)参照)。なお、基準電圧Vrefの値は、分圧V1と分圧V2の中間の値となるように設定している。
【0062】
つぎに、プレートラインPL1を”L”にする(図6(h)参照)。いま、記憶データが”H”であるとすると、プレートラインPL1を”L”にすることにより、プレートラインPL1と、”H”に維持されたビットライン/BL1との間には電位差が生ずることとなる。この電位差が、図7に示す第1の再書込電圧Vrw1であり、強誘電体コンデンサC11の両端に印加される。強誘電体コンデンサC11は、第1の再書込電圧Vrw1を印加され、図7に示す分極状態P6となる。
【0063】
一方、記憶データが”L”であるとすると、ビットライン/BL1の電位を”L”にする(図6(g’)参照)ことにより、ビットライン/BL1と、”H”に維持されたプレートラインPL1との間に電位差が生ずることとなる。この電位差が、図7に示す第2の再書込電圧Vrw2(読出用電圧Vpに等しい)であり、強誘電体コンデンサC11の両端に印加される。強誘電体コンデンサC11は、第2の再書込電圧Vrw2を印加され、図7に示す分極状態P7となる。この後、プレートラインPL1を”L”にする(図6(h)参照)ことにより、強誘電体コンデンサC11の両端にかかる電圧を強制的に0Vとする。これにより強誘電体コンデンサC11は、図7における第2の分極状態P2に戻る。
【0064】
つぎに、ワードラインWL1を”L”に落とす(図6(i)参照)ことにより、選択トランジスタTR11をOFFとし、強誘電体コンデンサC11をフローティング状態とする。
【0065】
つぎに、読出ラッチ70(図2参照)のゲート(図示せず)を制御する出力線B1(図示せず)を立ち上げる(図6(j)参照)ことにより、ビットライン/BL1の電位”H”(図6(k)参照)または”L”(図6(k’)参照)を、読出ラッチ70に取込む(図6(l)または(l’)参照)。
【0066】
その後、センスアンプAMP1をOFFにする(図6(m)参照)ことにより、再びビットライン/BL1をフローティング状態とする(図6(n)または(n’)参照)。最後に、出力線B1を”L”に戻し、読出処理を終了する。
【0067】
このようにして、図2に示す制御部52は、メモリセルM11に記憶されているデータを読み出すとともに、読み出したデータを、FRAMセクション60の読出ラッチ70に保持する。
【0068】
つぎに制御部52は、入力ゲート制御信号を”0”にすることにより、図2に示す入力ゲート56を反転状態とする。これにより、前ステップで読出ラッチ70に保持されていたデータは、入力ゲート56で反転され、FRAMセクション60の書込みラッチ68に保持される(ステップS8)。
【0069】
つぎに、制御部52は、読み書き制御部64に書込み信号を送り、書込みラッチ68に保持された反転データを、アドレスラッチ62に保持されたアドレスで指定されたメモリセルM11に書込む(ステップS10)。つまり、メモリセルM11に記憶されているデータを反転して、同じメモリセルM11に書込むことになる。
【0070】
メモリセルM11にデータを書込むには、図3に示すワードラインWL1を”H”とすることにより、選択トランジスタTR11をON状態とする。反転データとして”L”を書込む場合、ビットライン/BL1を”L”とするとともに、プレートラインPL1を”H”にする。このとき、強誘電体コンデンサC11は、図7における分極状態P1から、P7を経て分極状態P2に至る。
【0071】
逆に、反転データとして”H”を書込む場合、ビットライン/BL1を”H”とするとともに、プレートラインPL1を”L”にする。このとき、強誘電体コンデンサC11は、図7における分極状態P2から、P6を経て分極状態P1に至る。
【0072】
つぎに制御部52は、メモリセルM11を構成する強誘電体コンデンサC11のヒステリシス波形が正常化されたか否かをチェックする(ステップS12)。このステップにおいて、制御部52は、まず、図3に示す波形検出部66に波形検出指示信号を送る。波形検出部66は波形検出指示信号を受けると、交流電源66aを作動させ、グランドGとプレートラインPL1との間に、交流電圧
v=Vp・sin(ωt)
を印加する。波形検出部66は、このときのX点およびY点の電位を測定して、制御部52に送る。制御部66はこれらの測定値に基づいて、強誘電体コンデンサC11に印加される交流電圧vと、強誘電体コンデンサC11の呈する分極電荷Qとの関係(ヒステリシス波形)を知る。
【0073】
制御部52は、ヒステリシス波形が正常になっていれば(図7に近い状態であれば)次ステップに進み、ヒステリシス波形がまだ正常になっていなければ(たとえば、図8に近い状態であれば)、正常になるまでステップS10を繰り返す(ステップS12)。
【0074】
図8は、記憶データが”H”の状態(図7の分極状態P1)で長時間放置された場合のヒステリシス波形である。くせ付け(インプリント効果)により、図7のP1、P2は、それぞれ、図8のP11、P12に移行する。
【0075】
この状態で読出を行なうと、上述のように、記憶データ”H”を読み出すことは可能(図7の場合同様、図8においても、記憶データ”H”を示す電圧V1は基準電圧Vrefよりも左にある)であるが、読み出したデータを反転したデータ”L”を書込んだ場合、これを読み出すことはできない(図7に示すように、記憶データ”L”を示す電圧V2は基準電圧Vrefよりも右になければならないが、図8の場合には、電圧V2は基準電圧Vrefよりも左にある)という不都合が生ずる。
【0076】
この場合、上述のように反転データの書込み(ステップS10参照)を繰り返すことにより、強誘電体コンデンサC11の両端には、ビットライン/BL1側を負とする(プレートラインPL1側を正とする)電圧Vp(Vrw2)が繰り返し印加される。これにより、徐々にくせ付けが解消される。
【0077】
くせ付けが解消されてヒステリシス波形が正常になったと判断した場合、制御部52は、アドレスコントローラ54の示すアドレスが終了アドレス(たとえば、”FFFF”であるか否かをチェックする(ステップS14)。アドレスコントローラ54の示すアドレスが終了アドレスでなければ、アドレスコントローラ54の示すアドレスをインクリメントする。たとえば、アドレスが”0000”であれば、”0001”とする。その後、制御をステップS6に戻し、ステップS6〜S14を繰り返す。これにより、全てのメモリセルM11、...(アドレス”0000”〜”FFFF”に対応)のくせ付けを解消することができる。
【0078】
制御部52は、つぎに、入力ゲート制御信号および出力ゲート制御信号をともに”0”にすることにより、入力ゲート56および出力ゲート58を反転状態とする(図4参照)。これにより、全てのメモリセルM11、...の記憶データが反転しているにもかかわらず、操作者は、これを意識することなく、書込み、読み出しを行なうことができる。
【0079】
たとえば、メモリセルM11の記憶データを読み出す場合、メモリセルM11の記憶データが本来”H”であったとすると、反転書込み(ステップS10参照)により、書込まれたデータは”L”になっている。このデータを読み出すと、読出データは”L”となるが、図2に示す出力ゲート58で反転されて、出力データは”H”となる。すなわち、出力データには、本来の記憶データ”H”が表われることとなる。メモリセルM11の記憶データが本来”L”であった場合も同様である。
【0080】
つぎに、メモリセルM11に、あらたにデータ”L”を記憶させたい場合、図2に示す入力データを”L”とすればよい。この場合、書込みデータは、入力ゲート56で反転されて”H”になる。したがって、メモリセルM11にはデータ”H”が書込まれる。このデータを読み出すと、読出データは”H”となるが、出力ゲート58で反転されて、出力データは”L”となる。すなわち、入力データが”L”であれば、出力データも”L”となる。同様に、入力データが”H”であれば、出力データも”H”となる。
【0081】
最後に、制御部52は、各種カウンタ(図示せず)のリセットなど、終了処理を行なった(ステップS20)後、制御をステップS2に戻す。すなわち、上述の一連の処理は、メモリスタートアップ信号を検出するごとに(この実施形態では、電源が投入されるごとに)行なわれる。
【0082】
このように構成すると、たとえば、メモリセルM11の記憶データが本来”H”であった場合、メモリセルM11に実際に書込まれたデータは”H”から、メモリスタートアップ信号を検出するごとに”L”、”H”、”L”、・・・と変化する。したがって、メモリスタートアップ信号を検出するごとにメモリセルM11の分極状態を、図7に示すP1から、P2、P1、P2、・・・と変化させることができる。このため、メモリセルM11にくせ付けが生ずることはない。
【0083】
一方、メモリセルM11に実際に書込まれているデータの反転にあわせ、入力ゲート56および出力ゲート58も、”非反転”状態から、”反転”、”非反転”、”反転”、・・・と変化する。このため、上述のように、メモリセルM11に実際に書込まれているデータが、電源の投入ごとに変化しているにもかかわらず、操作者は、これを意識することなく、書込み、読み出しを行なうことができる。
【0084】
なお、上述の実施形態においては、電源投入検知部50を設けることにより、電源の投入を検出して切換え信号(メモリスタートアップ信号)を生成するよう構成したが、切換え信号の生成は電源の投入時に限定されるものではない。たとえば、メモリへの所定アクセス回数ごとに切換え信号を生成するようにしてもよいし、タイマーを設けて所定時間経過ごとに切換え信号を生成するようにしてもよい。また、外部プログラムの割込みにより切換え信号を生成するようにしてもよい。さらに、自動ではなく、手動で切換え信号を生成するようにしてもよい。また、これらを組合せて切換え信号を生成するよう構成することもできる。
【0085】
また、上述の実施形態においては、ヒステリシス波形が正常化した時点で、反転データの書込み動作を終了するよう構成したが(ステップS10、S12)、ヒステリシス波形が正常化した後も、さらに反転データの書込み動作を所定回数繰り返すよう構成することもできる。たとえば、ヒステリシス波形の正常化に要した書込み動作の繰り返し回数をカウントしておき、ヒステリシス波形が正常化した後、当該繰り返し回数と同程度の回数分さらに書込み動作を繰り返すよう構成することができる。また、ヒステリシス波形の正常化後、一定回数だけ書込み動作を繰り返すよう構成することもできる。
【0086】
また、上述の実施形態においては、ヒステリシス波形が正常化するまで反転データの書込み動作を繰り返すよう構成したが、ヒステリシス波形が正常化したかを検出することなく、反転データの書込み動作を、予め定められた回数だけ繰り返すよう構成することもできる。
【0087】
また、上述の実施形態においては、反転データの書込み動作を繰り返すことによりヒステリシス波形を正常化するよう構成したが、反転データをいったん書込み、その後、書込んだ反転データの読出動作を繰り返すことによりヒステリシス波形を正常化するよう構成することもできる。また、反転データの書込み動作の繰り返しおよび反転データの読出動作の繰り返しを組合せることもできる。
【0088】
また、反転データの書込み動作の繰り返しまたは反転データの読出動作の繰り返しを行なわないよう構成することもできる。この場合には、反転データをいったん書込み、その後、放置することになる。反転データを書込んだ時点でヒステリシス波形の正常化が不十分であったとしても、反転状態で放置することにより、時間の経過とともにヒステリシス波形の正常化が徐々に進行するからである。
【0089】
また、上述の実施形態においては、書込まれているデータを反転した後、入力ゲートおよび出力ゲートを反転するよう構成したが、書込まれているデータを反転してヒステリシス波形を正常化した後、当該データを再度反転して元に戻すよう構成することもできる。この場合には、入力ゲートおよび出力ゲートを反転する必要がない。
【0090】
なお、上述の実施形態においては、強誘電体メモリ10に分極反転制御部36およびゲート制御部38を内蔵した場合(図1参照)を例に説明したが、強誘電体メモリの外部に、分極反転制御部36およびゲート制御部38を設けることもできる。図9に、このような場合における強誘電体メモリ(強誘電体記憶装置)110および制御器(制御装置)100の構成を示す。
【0091】
強誘電体メモリ110は、情報記憶部30、入力ゲート部32、出力ゲート部34、切換え信号生成部40を備えている。制御器100は、分極反転制御部36、ゲート制御部38を備えている。情報記憶部30、入力ゲート部32、出力ゲート部34、切換え信号生成部40、分極反転制御部36、ゲート制御部38の機能は、図1に示す実施形態の場合と、ほぼ同様である。
【0092】
図10に、図9に示す強誘電体メモリ110および制御器100の機能の一部をハードウェアロジックにより実現した場合の構成を示す。強誘電体メモリ110は、電源投入検知部50、アドレスコントローラ54、入力ゲート56、出力ゲート58、FRAMセクション60を備えている。
【0093】
図10に示す強誘電体メモリ110の電源投入検知部50は、図9の切換え信号生成部40に該当する。アドレスコントローラ54およびFRAMセクション60は、情報記憶部30に該当する。入力ゲート56は、入力ゲート部32に対応する。出力ゲート58は、出力ゲート部34に該当する。
【0094】
一方、図10に示す制御器100は、図9の分極反転制御部36およびゲート制御部38に該当する。したがって、図10に示す実施形態における制御器100は、前述の図2に示す実施形態における制御部52と同様の機能を有することになる。
【0095】
なお、図10に示す実施形態においては、制御装置として、図9の分極反転制御部36およびゲート制御部38の機能を有する制御器100を用いたが、制御装置はこれに限定されるものではない。たとえば、制御装置として、分極反転制御部36およびゲート制御部38の機能の他、入力ゲート部32、出力ゲート部34、切換え信号生成部40等の各機能をも有する制御器(図示せず)を用いることもできる。
【0096】
なお、上述の各実施形態においては、強誘電体メモリ10の各機能、または、強誘電体メモリ110および制御器100の各機能をハードウェアロジックにより実現した場合を例に説明したが、当該各機能の一部を、コンピュータを用いて実現することもできる。
【0097】
図10に示す制御器100の機能を、コンピュータを用いて実現した場合のハードウェア構成の一例を、図11に示す。
【0098】
図11において、制御器100は、ROMソケット102に装着されたROM(記憶媒体)108を備えている。ROM108には、図5のフローチャートに示される処理手順と同様のプログラムが記憶されている。メモリ104には、ROM108に記憶されたプログラムがロードされる。CPU106は、メモリ104にロードされたプログラムを実行する。
【0099】
CPU106と強誘電体メモリ110との間で、バス101を介して、メモリスタートアップ信号、入力ゲート制御信号、出力ゲート信号等(図10参照)がやり取りされる。
【0100】
なお、この実施形態においては、図11に示すように、記憶媒体としてROMソケット102に装着されたROM108を用いた場合を例に説明したが、コンピュータとしていわゆるワンチップマイクロコンピュータを用いる場合には、当該ワンチップマイクロコンピュータのROM部(図示せず)を、上記記憶媒体として用いることができる。
【0101】
このように、コンピュータは、ROMに記憶されたプログラムにしたがい、各機能を実現する。なお、図示しないが、コンピュータにハードディスクを設け、ハードディスクに記憶されたプログラムにしたがって、各機能を実現するようにしてもよい。この場合、プログラムは、たとえば、FDD(フレキシブルディスクドライブ)を介して、プログラムが記憶されたフレキシブルディスクから読み出されてハードディスクにインストールされる。
【0102】
なお、フレキシブルディスク以外に、CD−ROM、ICカード等のプログラムを記憶したコンピュータ可読の記憶媒体から、ハードディスクにインストールさせるようにしてもよい。さらに、通信回線を用いてダウンロードするようにしてもよい。
【0103】
また、プログラムをフレキシブルディスクからハードディスクにインストールさせることにより、フレキシブルディスクに記憶させたプログラムを間接的にコンピュータに実行させるよう構成する以外に、たとえば、フレキシブルディスクに記憶させたプログラムをFDDから直接的に実行するようにしてもよい。
【0104】
なお、コンピュータによって、実行可能なプログラムとしては、そのままインストールするだけで直接実行可能なものはもちろん、一旦他の形態等に変換が必要なもの(例えば、データ圧縮されているものを、解凍する等)、さらには、他のモジュール部分と組合わせて実行可能なものも含む。
【0105】
なお、この実施形態においては、図10に示す制御器100の機能を、コンピュータを用いて実現した場合を例に説明したが、図2に示す制御部52の機能を、コンピュータを用いて実現する場合も、ほぼ同様である。
【0106】
また、上述の実施形態においては、いわゆる「1トランジスタ・1キャパシタ」型の強誘電体記憶素子を備えた強誘電体記憶装置を例に説明したが、この発明は、これに限定されるものではない。たとえば、「2トランジスタ・2キャパシタ」型の強誘電体記憶素子を備えた強誘電体記憶装置や、MFMIS−FET(Metal-Ferroelectric-Metal-Isolater-Silicon-FET)などの「1トランジスタ」型の強誘電体記憶素子を備えた強誘電体記憶装置などにも適用することができる。
【0107】
また、上述の実施形態においては、”H”、”L”2種類の情報に対応した2種類の分極状態を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を例に説明したが、この発明は、これに限定されるものではない。たとえば、”H”、”M”、”L”3種類の情報に対応した3種類の分極状態を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置に適用することもできる。この場合には、強誘電体記憶素子に書込まれた情報が、たとえば”H”であるとすると、切換え信号が生成されるごとに、この情報を”M”、”L”、”H”、”M”、”L”、・・・と、書換えるよう構成すればよい。
【図面の簡単な説明】
【図1】この発明の一実施形態による強誘電体記憶装置である強誘電体メモリ10の構成を示す図面である。
【図2】図1に示す強誘電体メモリ10の機能の一部をハードウェアロジックにより実現した場合の構成を表わす図面である。
【図3】図2に示す強誘電体メモリ10の回路構成のうち、メモリセルM11近傍を拡大した図面である。
【図4】図4Aは、入力ゲート56の構成の一例を示す図面である。図4Bは、出力ゲート58の構成の一例を示す図面である。
【図5】メモリセルM11、...に対するくせ付け防止動作を説明するためのフローチャートである。
【図6】強誘電体メモリ10における記憶データの読出手順を説明するためのタイミングチャートである。
【図7】強誘電体メモリ10に用いられる強誘電体コンデンサの動作状態を説明するための図面である。
【図8】くせ付けの生じた強誘電体コンデンサの動作状態を説明するための図面である。
【図9】この発明の他の実施形態による強誘電体メモリ110および制御器100の構成を示す図面である。
【図10】図9に示す強誘電体メモリ110および制御器100の機能の一部をハードウェアロジックにより実現した場合の構成を表わす図面である。
【図11】図10に示す制御器100の機能を、コンピュータを用いて実現した場合のハードウェア構成の一例を示す図面である。
【図12】従来の強誘電体メモリの回路構成の一部を示す図面である。
【図13】従来の強誘電体メモリに用いられる強誘電体コンデンサの動作状態を説明するための図面である。
【符号の説明】
30・・・・・・・・情報記憶部
32・・・・・・・・入力ゲート部
34・・・・・・・・出力ゲート部
36・・・・・・・・分極反転制御部
38・・・・・・・・ゲート制御部
40・・・・・・・・切換え信号生成部
Claims (9)
- 記憶すべき2種類の情報に対応した、第1の分極状態または分極の極性が第1の分極状態と異なる第2の分極状態、を保持し得る強誘電体記憶素子、
を備えた強誘電体記憶装置であって、
所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、
前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、
その後、入力された情報を反転せずに強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転せずに出力する入出力非反転状態と入力された情報を反転して強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転して出力する入出力反転状態とを切換えるよう構成したこと、
を特徴とする強誘電体記憶装置。 - 請求項1の強誘電体記憶装置において、
前記強誘電体記憶素子を有し、当該強誘電体記憶素子に対する情報の書込みおよび読み出し機能を備えた情報記憶部、
所定の入力ゲート制御信号に基づいて、書込みのために入力された情報を反転せずにまたは反転して情報記憶部に送る入力ゲート部、
所定の出力ゲート制御信号に基づいて、情報記憶部から読み出された情報を反転せずにまたは反転して出力する出力ゲート部、
前記切換え信号に基づいて、情報記憶部を構成する強誘電体記憶素子の分極状態を反転させる分極反転制御部、
前記切換え信号に基づいて、前記入力ゲート制御信号および出力ゲート制御信号を生成することにより、前記入出力非反転状態と入出力反転状態とを切換えるゲート制御部、
を設けたことを特徴とするもの。 - 記憶すべき2種類の情報に対応した、第1の分極状態または分極の極性が第1の分極状態と異なる第2の分極状態、を保持し得る強誘電体記憶素子、
を備えた強誘電体記憶装置において、
所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、強誘電体記憶素子の分極状態を反転前の状態に戻すよう構成したこと、
を特徴とする強誘電体記憶装置。 - 請求項1ないし請求項3のいずれかの強誘電体記憶装置において、
前記切換え信号を、所定タイミングで自動的に生成するよう構成したこと、
を特徴とするもの。 - 請求項1ないし請求項4のいずれかの強誘電体記憶装置において、
前記強誘電体記憶素子は、記憶すべき情報に対応した分極状態を保持し得る強誘電体コンデンサと、強誘電体コンデンサに対し直列に電気的に接続される負荷用コンデンサとを備え、直列に電気的に接続された強誘電体コンデンサおよび負荷用コンデンサに対し所定の電圧を印加したとき強誘電体コンデンサに発生する電圧に基づいて記憶された情報を読み出すよう構成したこと、
を特徴とするもの。 - 記憶すべき2種類の情報に対応した、第1の分極状態または分極の極性が第1の分極状態と異なる第2の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するための制御装置であって、
所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、入力された情報を反転せずに強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転せずに出力する入出力非反転状態と入力された情報を反転して強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転して出力する入出力反転状態とを切換えること、
を特徴とする強誘電体記憶装置の制御装置。 - 記憶すべき2種類の情報に対応した、第1の分極状態または分極の極性が第1の分極状態と異なる第2の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するための制御装置であって、
所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、強誘電体記憶素子の分極状態を反転前の状態に戻すこと、
を特徴とする強誘電体記憶装置の制御装置。 - 記憶すべき2種類の情報に対応した、第1の分極状態または分極の極性が第1の分極状態と異なる第2の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するためのコンピュータが実行可能なプログラム、を記憶したコンピュータ可読の記憶媒体であって、
前記プログラムは、コンピュータに、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転させ、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行なわせ、その後、入力された情報を反転せずに強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転せずに出力する入出力非反転状態と入力された情報を反転して強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転して出力する入出力反転状態とを切換えさせること、
を特徴とする記憶媒体。 - 記憶すべき2種類の情報に対応した、第1の分極状態または分極の極性が第1の分極状態と異なる第2の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するためのコンピュータが実行可能なプログラム、を記憶したコンピュータ可読の記憶媒体であって、
前記プログラムは、コンピュータに、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転させ、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行なわせ、その後、強誘電体記憶素子の分極状態を反転前の状態に戻させること、
を特徴とする記憶媒体。
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