JP5624846B2 - 認証システム - Google Patents

認証システム Download PDF

Info

Publication number
JP5624846B2
JP5624846B2 JP2010234087A JP2010234087A JP5624846B2 JP 5624846 B2 JP5624846 B2 JP 5624846B2 JP 2010234087 A JP2010234087 A JP 2010234087A JP 2010234087 A JP2010234087 A JP 2010234087A JP 5624846 B2 JP5624846 B2 JP 5624846B2
Authority
JP
Japan
Prior art keywords
slave
storage device
side storage
key code
master
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010234087A
Other languages
English (en)
Other versions
JP2012088869A (ja
Inventor
貴昭 淵上
貴昭 淵上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2010234087A priority Critical patent/JP5624846B2/ja
Priority to CN2011203991046U priority patent/CN202495040U/zh
Priority to US13/275,670 priority patent/US8593851B2/en
Publication of JP2012088869A publication Critical patent/JP2012088869A/ja
Application granted granted Critical
Publication of JP5624846B2 publication Critical patent/JP5624846B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

本発明は、マスタ機器(ホスト機器)とスレーブ機器(クライアント機器)との間で、一方向または双方向の認証を行う認証システムに関するものである。
従来より、マスタ機器とスレーブ機器との間、例えば、プリンタとインクカートリッジとの間、携帯型ゲーム機とゲームカートリッジとの間、ないしは、バッテリを電源とする電子機器(携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ、ネットブックPCなど)とバッテリとの間で、一方向または双方向の認証を行い、非正規品の不正使用を防止する認証システムが種々実用化されている。
なお、上記に関連する従来技術の一例としては、特許文献1を挙げることができる。
特開2009−272299号公報
しかしながら、従来の認証システムでは、認証処理用のキーコードを不揮発的に記憶する不揮発性記憶デバイスとして、その製造に特殊な設備や技術を必要としないフラッシュメモリやEEPROM[Electrically Erasable and Programmable Read Only Memory]が用いられていたので、比較的安価かつ容易に複製が可能であり、コピーチップを搭載した非正規品が出回りやすい、という問題があった。また、従来の認証システムでは、不揮発性記憶デバイスの特性や能力(データの書き込み速度など)に依存しない認証アルゴリズムが採用されていたので、比較的安価かつ容易に別デバイスを用いた疑似動作が可能であり、互換チップを搭載した非正規品が出回りやすい、という問題もあった。
本発明は、本発明者が見出した上記の問題点に鑑み、コピーチップや互換チップを搭載した非正規品の流通を防止することが可能な認証システムを提供することを目的とする。
上記目的を達成するために、本発明に係る認証システムは、マスタ機器とスレーブ機器との間で一方向または双方向の認証を行う認証システムであって、前記マスタ機器と前記スレーブ機器は、それぞれ、認証処理用のキーコードを不揮発的に記憶するマスタ側記憶デバイスとスレーブ側記憶デバイスを有しており、少なくとも前記スレーブ側記憶デバイスは、強誘電体素子のヒステリシス特性を利用した不揮発性ロジック、または、強誘電体メモリである構成(第1の構成)とされている。
なお、上記第1の構成から成る認証システムにおいて、前記マスタ機器は、動作終了時に前記マスタ側記憶デバイスと前記スレーブ側記憶デバイスに第1キーコードを書込み、動作開始時に前記マスタ側記憶デバイスと前記スレーブ側記憶デバイスの記憶内容を読み出して照合する構成(第2の構成)にするとよい。
また、上記第2の構成から成る認証システムにおいて、前記マスタ機器は、前記第1キーコードの照合後、前記スレーブ側記憶デバイスに前記第1キーコードとは異なる第2キーコードを書き込み、直後に前記スレーブ側記憶デバイスの記憶内容を読み出して照合する構成(第3の構成)にするとよい。
また、上記第2の構成から成る認証システムにおいて、前記マスタ機器は、前記第1キーコードの照合後、前記スレーブ側記憶デバイスに前記第1キーコードとは異なる第2キーコードを書き込み、前記スレーブ機器の電源遮断/再投入を行った上で、前記スレーブ側記憶デバイスの記憶内容を読み出して照合する構成(第4の構成)にするとよい。
また、上記第3または第4の構成から成る認証システムにおいて、前記マスタ機器は、前記第1キーコードの関数として生成された第2キーコードを前記スレーブ側記憶デバイスに書き込み、前記スレーブ機器は、前記スレーブ側記憶デバイスに書き込まれた第2キーコードが前記第1キーコードの関数であるか否かを照合する構成(第5の構成)にするとよい。
また、上記第1〜第5いずれかの構成から成る認証システムにおいて、前記不揮発性ロジックは、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を含む構成(第6の構成)にするとよい。
本発明に係る認証システムによれば、コピーチップや互換チップを搭載した非正規品の流通を防止することが可能となる。
本発明に係る認証システムの一構成例を示すブロック図 不揮発性ロジック21の一構成例を示す回路図 不揮発性ロジック21の一動作例を説明するためのタイミングチャート 通常動作時の信号経路を示す回路図 データ書き込み動作時の信号経路を示す回路図 データ読み出し動作時の信号経路を示す回路図 第1の認証アルゴリズムを示すシーケンス図 第2の認証アルゴリズムを示すシーケンス図 第3の認証アルゴリズムを示すシーケンス図 本発明に係る認証システムの一変形例を示すブロック図
<ブロック図>
図1は、本発明に係る認証システムの一構成例を示すブロック図である。本構成例の認証システムは、マスタ機器1とスレーブ機器2との間で、一方向または双方向の認証を行う認証システムである。なお、マスタ機器1とスレーブ機器2の一例としては、プリンタとインクカートリッジ、携帯型ゲーム機とゲームカートリッジ、ないしは、バッテリを電源とする電子機器(携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ、ネットブックPCなど)とバッテリなどを挙げることができる。
マスタ機器1は、認証システムに関連する回路ブロックとして、少なくともマスタ制御部10と不揮発性メモリ11を有する。マスタ制御部10は、マスタ機器1全体の動作を統括的に制御するほか、スレーブ機器2との間で所定の認証処理を行う。不揮発性メモリ11は、認証処理用のキーコードを不揮発的に記憶するマスタ側記憶デバイスであり、フラッシュメモリやEEPROMなどを好適に用いることができる。なお、認証処理のアルゴリズムについては、後ほど詳細に説明する。
スレーブ機器2は、認証システムに関連する回路ブロックとして、少なくともスレーブ制御部20を有する。スレーブ制御部20は、スレーブ機器2全体の動作を統括的に制御するほか、マスタ機器1との間で所定の認証処理を行う。なお、スレーブ制御部20は、これに含まれるラッチ回路やレジスタとして、強誘電体素子のヒステリシス特性を利用した不揮発性ロジック21を有しており、この不揮発性ロジック21が認証処理用のキーコードを不揮発的に記憶するスレーブ側記憶デバイスとして機能する。
<不揮発性ロジック>
図2は、不揮発性ロジック21の一構成例を示す回路図である。本構成例の不揮発性ロジック21は、インバータINV1〜INV7と、パススイッチSW1〜SW4と、マルチプレクサMUX1、MUX2と、Nチャネル型MOS[Metal Oxide Semiconductor]電界効果トランジスタQ1a、Q1b、Q2a、Q2bと、強誘電体素子(強誘電体キャパシタ)CL1a、CL1b、CL2a、CL2bと、を有する。
インバータINV1の入力端は、データ信号(D)の印加端に接続されている。インバータINV1の出力端は、インバータINV2の入力端に接続されている。インバータINV2の出力端は、パススイッチSW1を介して、マルチプレクサMUX1の第1入力端(1)に接続されている。マルチプレクサMUX1の出力端は、インバータINV3の入力端に接続されている。インバータINV3の出力端は、インバータINV5の入力端に接続されている。インバータINV5の出力端は、出力信号(Q)の引出端に接続されている。マルチプレクサMUX2の第1入力端(1)は、インバータINV3の出力端に接続されている。マルチプレクサMUX2の出力端は、インバータINV4の入力端に接続されている。インバータINV4の出力端は、パススイッチSW2を介して、マルチプレクサMUX1の第1入力端(1)に接続されている。
このように、本構成例の不揮発性ロジック21は、ループ状に接続された2つの論理ゲート(図2ではインバータINV3、INV4)を用いて、入力されたデータ信号Dを保持するループ構造部LOOPを有する。
なお、ループ構造部LOOPは、第1電源電圧VDD1(例えば0.6[V])の供給を受けて駆動されるものである。
インバータINV6の入力端は、マルチプレクサMUX1の第1入力端(1)に接続されている。インバータINV6の出力端は、パススイッチSW3を介して、マルチプレクサMUX2の第2入力端(0)に接続されている。インバータINV7の入力端は、マルチプレクサMUX2の第1入力端(1)に接続されている。インバータINV7の出力端は、パススイッチSW4を介して、マルチプレクサMUX1の第2入力端(0)に接続されている。
強誘電体素子CL1aの正極端は、第1プレートラインPL1に接続されている。強誘電体素子CL1aの負極端は、マルチプレクサMUX2の第2入力端(0)に接続されている。強誘電体素子CL1aの両端間には、トランジスタQ1aが接続されている。トランジスタQ1aのゲートは、Fリセット信号FRSTの印加端に接続されている。
強誘電体素子CL1bの正極端は、マルチプレクサMUX2の第2入力端(0)に接続されている。強誘電体素子CL1bの負極端は、第2プレートラインPL2に接続されている。強誘電体素子CL1bの両端間には、トランジスタQ1bが接続されている。トランジスタQ1bのゲートは、Fリセット信号FRSTの印加端に接続されている。
強誘電体素子CL2aの正極端は、第1プレートラインPL1に接続されている。強誘電体素子CL2aの負極端は、マルチプレクサMUX1の第2入力端(0)に接続されている。強誘電体素子CL2aの両端間には、トランジスタQ2aが接続されている。トランジスタQ2aのゲートは、Fリセット信号FRSTの印加端に接続されている。
強誘電体素子CL2bの正極端は、マルチプレクサMUX1の第2入力端(0)に接続されている。強誘電体素子CL2bの負極端は、第2プレートラインPL2に接続されている。強誘電体素子CL2bの両端間には、トランジスタQ2bが接続されている。トランジスタQ2bのゲートは、Fリセット信号FRSTの印加端に接続されている。
上記したように、本構成例の不揮発性ロジック21は、強誘電体素子(CL1a、CL1b、CL2a、CL2b)のヒステリシス特性を用いてループ構造部LOOPに保持されたデータDを不揮発的に記憶する不揮発性記憶部NVMを有する。
なお、不揮発性記憶部NVMは、第1電源電圧VDD1よりも高い第2電源電圧VDD2(例えば1.2[V])の供給を受けて駆動されるものである。
また、上記した構成要素のうち、パススイッチSW1は、クロック信号CLKに応じてオン/オフされ、パススイッチSW2は、反転クロック信号CLKB(クロック信号CLKの論理反転信号)に応じてオン/オフされる。すなわち、パススイッチSW1とパススイッチSW2は、互いに排他的(相補的)にオン/オフされる。
一方、パススイッチSW3、SW4は、いずれも制御信号E1に応じてオン/オフされる。また、マルチプレクサMUX1、MUX2は、いずれも制御信号E2に応じてその信号経路が切り換えられる。つまり、本構成例の不揮発性ロジック21において、マルチプレクサMUX1、MUX2と、インバータINV6、INV7と、パススイッチSW3、SW4は、ループ構造部LOOPと不揮発性記憶部NVMとを電気的に分離する回路分離部SEPとして機能する。
なお、回路分離部SEPを形成する回路要素のうち、ループ構造部LOOPに含まれるマルチプレクサMUX1、MUX2は、第1電源電圧VDD1の供給を受けて駆動されるものであり、不揮発性記憶部NVMに含まれるパススイッチSW3、SW4は、第2電源電圧VDD2の供給を受けて駆動されるものである。
また、インバータINV6、INV7は、第1電源電圧VDD1と第2電源電圧VDD2の双方の供給を受けて駆動されるものであり、ループ構造部LOOPと不揮発性記憶部NVMの間でやり取りされるデータDの電圧レベルを変換するレベルシフタとしての機能を備えている。
次に、上記構成から成る不揮発性ロジック21の動作について詳細に説明する。なお、以下の説明では、強誘電体素子CL1a、CL1bの接続ノードに現れる電圧をV1、強誘電体素子CL2a、CL2bの接続ノードに現れる電圧をV2、インバータINV4の入力端に現れる電圧をV3、インバータINV4の出力端に現れる電圧をV4、インバータINV3の入力端に現れる電圧をV5、インバータINV3の出力端に現れる電圧をV6というように、各部のノード電圧に符号を付すことにする。
図3は、不揮発性ロジック21の一動作例を説明するためのタイミングチャートであって、上から順番に、電源電圧(VDD1、VDD2)、クロック信号CLK、データ信号D、制御信号E1、制御信号E2、Fリセット信号FRST、第1プレートラインPL1の印加電圧、第2プレートラインPL2の印加電圧、ノード電圧V1、ノード電圧V2、及び出力信号Qの電圧波形を示している。
まず、不揮発性ロジック21の通常動作について説明する。
時点W1までは、Fリセット信号FRSTが「1(ハイレベル:VDD2)」とされており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されているので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となっている。なお、第1プレートラインPL1と第2プレートラインPL2は、いずれも「0(ローレベル:GND)」とされている。
また、時点W1までは、制御信号E1が「0(GND)」とされており、パススイッチSW3とパススイッチSW4がオフされているので、データ書き込み用ドライバ(図2の例ではインバータINV6、INV7)はいずれも無効とされている。
また、時点W1までは、制御信号E2が「1(VDD1)」とされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端(1)が選択されているので、ループ構造部LOOPにて通常ループが形成されている。
従って、クロック信号CLKのハイレベル期間には、パススイッチSW1がオンされ、パススイッチSW2がオフされるので、データ信号Dが出力信号Qとしてそのまま通過される形となる。一方、クロック信号CLKのローレベル期間には、パススイッチSW1がオフされ、パススイッチSW2がオンされるので、クロック信号CLKの立下がりエッジで、データ信号Dがラッチされる形となる。
なお、図4は、上記した通常動作時の信号経路(図中では太線として描写)を示す回路図である。
次に、強誘電体素子へのデータ書き込み動作について説明する。
時点W1〜W3では、クロック信号CLKが「0(GND)」とされて、反転クロック信号CLKBが「1(VDD1)」とされる。従って、第1パススイッチSW1がオフされ、第2パススイッチSW2がオンされる。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。
また、時点W1〜W3では、Fリセット信号FRSTが「0(GND)」とされ、トランジスタQ1a、Q1b、Q2a、Q2bがオフされて、強誘電体素子CL1a、CL1b、CL2a、CL2bに対する電圧印加が可能な状態とされる。
また、時点W1〜W3では、制御信号E1が「1(VDD2)」とされ、パススイッチSW3とパススイッチSW4がオンされる。従って、データ書き込み用ドライバ(図2の例ではインバータINV6、INV7)がいずれも有効とされる。
なお、時点W1〜W3では、それまでと同様、制御信号E2が「1(VDD1)」とされており、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端(1)が選択されているので、ループ構造部LOOPにて通常ループが形成されている。
また、時点W1〜W2では、第1プレートラインPL1と第2プレートラインPL2が「0(GND)」とされ、時点W2〜W3では、第1プレートラインPL1と第2プレートラインPL2が「1(VDD2)」とされる。すなわち、第1プレートラインPL1と第2プレートラインPL2に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。
図3の例に即して具体的に述べると、時点W1では、出力信号Qが「1(VDD1)」であるため、ノード電圧V1が「0(GND)」となり、ノード電圧V2が「1(VDD2)」となる。従って、時点W1〜W2において、第1プレートラインPL1と第2プレートラインPL2が「0(GND)」とされている間、強誘電体素子CL1a、CL1bの両端間には電圧が印加されない状態となり、強誘電体素子CL2aの両端間には負極性の電圧が印加される状態となり、強誘電体素子CL2bの両端間には正極性の電圧が印加される状態となる。一方、時点W2〜W3において、第1プレートラインPL1と第2プレートラインPL2が「1(VDD2)」とされている間、強誘電体素子CL2a、CL2bの両端間には電圧が印加されない状態となり、強誘電体素子CL1aの両端間には正極性の電圧が印加される状態となり、強誘電体素子CL1bの両端間には負極性の電圧が印加される状態となる。
このように、第1プレートラインPL1と第2プレートラインPL2に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態/非反転状態のいずれかに設定される。なお、強誘電体素子CL1aとCL1bとの間、及び、強誘電体素子CL2aとCL2bとの間では、互いの残留分極状態が逆になる。また、強誘電体素子CL1aとCL2aとの間、及び、強誘電体素子CL1bとCL2bとの間でも、互いの残留分極状態が逆になる。
時点W3では、Fリセット信号FRSTが再び「1(VDD2)」とされることによって、トランジスタQ1a、Q1b、Q2a、Q2bがオンされ、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となる。このとき、第1プレートラインPL1と第2プレートラインPL2は、いずれも「0(GND)」とされる。
また、時点W3では、制御信号E1が再び「0(GND)」とされ、パススイッチSW3とパススイッチSW4がオフされるので、データ書き込み用ドライバ(図2の例ではインバータINV6、INV7)がいずれも無効とされる。なお、制御信号E2については不問であるが、図3の例では「0(GND)」とされている。
そして、時点W4では、ループ構造部LOOPに対する第1電源電圧VDD1の供給と不揮発性記憶部NVMに対する第2電源電圧VDD2の供給がいずれも遮断される。このとき、Fリセット信号FRSTは、時点W3から「1(VDD2)」に維持されており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされ、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されている。従って、強誘電体素子CL1a、CL1b、CL2a、CL2bに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子CL1a、CL1b、CL2a、CL2bに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
なお、図5は、上記したデータ書き込み動作時(特に時点W1〜W3)の信号経路(図中では太線として描写)を示す回路図である。
次に、強誘電体素子からのデータ読み出し動作について説明する。
時点R1〜R5では、クロック信号CLKが「0(GND)」とされており、反転クロック信号CLKBが「1(VDD1)」とされている。従って、第1パススイッチSW1がオフされており、第2パススイッチSW2がオンされている。このように、クロック信号CLK及び反転クロック信号CLKBの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。
時点R1では、最先にFリセット信号FRSTが「1(VDD1)」とされており、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されている。従って、強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子CL1a、CL1b、CL2a、CL2bに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
なお、時点R1において、第1プレートラインPL1と第2プレートラインPL2は、いずれも「0(ローレベル:GND)」とされている。
時点R2では、制御信号E1、E2がいずれも「0(GND)」とされた状態(すなわち、データ書き込み用ドライバが無効とされており、かつ、ループ構造部LOOPで通常ループが無効とされている状態)で、ループ構造部LOOPに対する第1電源電圧VDD1と不揮発性記憶部NVMに対する第2電源電圧VDD2が投入される。このとき、図6中の太線で描写された信号ラインは、フローティングとなっている。
続く時点R3では、Fリセット信号FRSTが「0(GND)」とされ、トランジスタQ1a、Q1b、Q2a、Q2bがオフされて、強誘電体素子CL1a、CL1b、CL2a、CL2bに対する電圧印加が可能な状態とされる一方、第2プレートラインPL2が「0(GND)」に維持されたまま、第1プレートラインPL1が「1(VDD2)」とされる。このようなパルス電圧の印加により、ノード電圧V1及びノード電圧V2として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。
図3の例に即して具体的に説明すると、ノード電圧V1としては、比較的低い電圧信号(以下、その論理をWL[Weak Low]と呼ぶ)が現れ、ノード電圧V2としては、比較的高い電圧信号(以下、その論理をWH[Weak Hi]と呼ぶ)が現れる。すなわち、ノード電圧V1とノード電圧V2との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。
このとき、時点R3〜R4では、制御信号E2が「0(VDD1)」とされ、マルチプレクサMUX1とマルチプレクサMUX2の第2入力端(0)が選択されるので、ノード電圧V3の論理はWLとなり、ノード電圧V4の論理はWHとなる。また、ノード電圧V5の論理はWHとなり、ノード電圧V6の論理はWLとなる。このように、時点R3〜R4では、装置各部のノード電圧V1〜V6が未だに不安定な状態(インバータINV3及びインバータINV4での論理反転が完全に行われず、その出力論理が確実に「0(GND)」/「1(VDD1)」となっていない状態)である。
続く時点R4では、制御信号E2が「1(VDD1)」とされ、マルチプレクサMUX1とマルチプレクサMUX2の第1入力端(1)が選択されるので、ループ構造部LOOPにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータINV4の出力端(論理:WH)とインバータINV3の入力端(論理:WH)が接続され、インバータINV3の出力端(論理:WL)とインバータINV4の入力端(論理:WL)が接続される。従って、各ノードの信号論理(WH/WL)に不整合は生じず、以降、ループ構造部LOOPにて通常ループが形成されている間、インバータINV3は、論理WLの入力を受けて、その出力論理を「1(VDD1)」に引き上げようとし、インバータINV4は、論理WHの入力を受けて、その出力論理を「0(GND)」に引き下げようとする。その結果、インバータINV3の出力論理は、不安定な論理WLから「0(GND)」に確定され、インバータINV4の出力論理は、不安定な論理WHから「1(VDD1)」に確定される。
このように、時点R4において、ループ構造部LOOPが通常ループとされたことに伴い、強誘電体素子から読み出された信号(ノード電圧V1とノード電圧V2との電位差)がループ構造部LOOPで増幅される形となり、出力信号Qとして電源遮断前の保持データ(図3の例では「1(VDD1)」)が復帰される。
その後、時点R5では、Fリセット信号FRSTが再び「1(VDD2)」とされ、トランジスタQ1a、Q1b、Q2a、Q2bがオンされて、強誘電体素子CL1a、CL1b、CL2a、CL2bの各両端間がいずれも短絡されるので、これらの強誘電体素子CL1a、CL1b、CL2a、CL2bには一切電圧が印加されない状態となる。このとき、第1プレートラインPL1と第2プレートラインPL2は、いずれも、「0(GND)」とされる。従って、不揮発性ロジック21は、時点W1以前と同様の状態、すなわち、通常の動作状態に復帰される。
なお、図6は、上記したデータ読み出し動作時(特に時点R3〜R4)の信号経路(図中では太線として描写)を示す回路図である。
上記で説明したように、本構成例の不揮発性ロジック21は、ループ状に接続された論理ゲート(図2ではインバータINV3、INV4)を用いてデータを保持するループ構造部LOOPと、強誘電体素子のヒステリシス特性を用いてループ構造部LOOPに保持されたデータを不揮発的に記憶する不揮発性記憶部NVM(CL1a、CL1b、CL2a、CL2b、Q1a、Q1b、Q2a、Q2b)と、ループ構造部LOOPと不揮発性記憶部NVMとを電気的に分離する回路分離部SEP(MUX1、MUX2、INV6、INV7、SW3、SW4)と、を有して成り、回路分離部SEPは、不揮発性ロジック21の通常動作中には、強誘電体素子に対する印加電圧を一定に保ちつつ、ループ構造部LOOPを電気的に動作させる構成とされている。
このように、ループ構造部LOOPの信号線から強誘電体素子CL1a、CL1b、CL2a、CL2bを直接駆動するのではなく、ループ構造部LOOPの信号線と強誘電体素子CL1a、CL1b、CL2a、CL2bとの間に、バッファとしても機能するデータ書き込み用ドライバ(図2ではインバータINV6、INV7)を設けることにより、強誘電体素子CL1a、CL1b、CL2a、CL2bがループ構造部LOOP内の負荷容量とならないようにすることが可能となる。
また、データ書き込み用ドライバ(インバータINV6、INV7)の出力端にパススイッチSW3、SW4を接続し、制御信号E1に応じて、データの書き込み時にのみ、パススイッチSW3、SW4をオンさせる構成であれば、通常動作時には、強誘電体素子CL1a、CL1b、CL2a、CL2bが駆動されないようにすることが可能となる。
また、データ読み出しの際には、制御信号E2に応じて、マルチプレクサMUX1、MUX2の入出力経路を切り換えることにより、ループ構造部LOOP内の論理ゲート(図2ではインバータINV3、INV4)と強誘電体素子CL1a、CL1b、CL2a、CL2bとの導通/遮断を制御することができる。従って、特定ノードをフローティングとするために、負荷の大きいクロック線を増設する必要がないため、消費電力の増大を回避することが可能となる。
このように、本構成例の不揮発性ロジック21であれば、通常動作中には強誘電体素子が無駄に駆動されないので、SRAM[Static Random Access Memory]などの揮発性メモリと同レベルの高速化(データ書込速度:μsオーダ)を実現することが可能となる。
なお、図2では、ループ構造部LOOPを形成する論理ゲートとして、インバータを用いた構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、その他の論理ゲート(AND、NAND、OR、NORなど)を用いることも可能である。
このように、スレーブ機器2で認証処理用のキーコードを不揮発的に記憶するスレーブ側記憶デバイスとして、強誘電体素子のヒステリシス特性を利用した不揮発性ロジック21を用いる構成であれば、フラッシュメモリやEEPROMを用いた従来構成と異なり、スレーブ側記憶デバイスの複製が困難となるので、コピーチップを搭載した非正規品の製造や流通を効果的に防止することが可能となる。
<認証アルゴリズム>
また、本構成例の認証システムでは、マスタ機器1とスレーブ機器2との間で実施される認証処理として、不揮発性ロジック21の特性や能力に依存した認証アルゴリズム、言い換えれば、一般的な記憶デバイス(SRAM、フラッシュメモリ、EEPROMなど)では実施不可能な認証アルゴリズムが採用されている。このような認証アルゴリズムを採用すれば、別デバイスを用いた疑似動作が困難となるので、互換チップを搭載した非正規品の製造や流通を効果的に防止することが可能となる。以下では、本構成例の認証システムで採用されている認証アルゴリズムについて、具体例を挙げながら詳細に説明する。
図7は、第1の認証アルゴリズムを示すシーケンス図である。第1の認証アルゴリズムを採用した認証システムにおいて、マスタ機器1は、スレーブ機器2への電源投入制御を行ってスレーブ機器2との通信を開始すると共に、前回通信時の最後に取り決められた第1キーコードKEY1がスレーブ機器2(不揮発性ロジック21)で不揮発的に記憶されているか否かの確認を行う。その後、マスタ機器1は、第1キーコードKEY1とは異なる第2キーコードKEY2をスレーブ機器2に書き込み、これを直後に読み戻して照合することにより、スレーブ機器2の記憶内容が高速に書き換えられた否かの確認を行う。そして、マスタ機器1は、上記の確認処理によってスレーブ機器2が正規品であることを認証できた場合にのみ通常動作を開始し、認証できなかった場合には何らかの対抗措置(エラーの報知や通常動作の禁止など)を発動する。
このように、第1の認証アルゴリズムを採用した認証システムにおいて、マスタ機器1は、動作終了時に不揮発性メモリ11と不揮発性ロジック21の双方に同一の第1キーコードKEY1を書込み、次の動作開始時に不揮発性メモリ11と不揮発性ロジック21の記憶内容を読み出して照合する。このような認証処理を行えば、スレーブ側記憶デバイスが不揮発性であるか否かをチェックすることができるので、スレーブ側記憶デバイスとしてSRAMなどの揮発性記憶デバイスを備えた非正規品を検出することが可能となる。
また、第1の認証アルゴリズムを採用した認証システムにおいて、マスタ機器1は、第1キーコードKEY1の照合後、不揮発性ロジック21に第1キーコードKEY1とは異なる第2キーコードKEY2を書き込み、その直後に不揮発性ロジック21の記憶内容を読み出して照合する。このような認証処理を行うことにより、スレーブ側記憶デバイスが高速な書き換えに耐え得るか否かをチェックすることができるので、スレーブ側記憶デバイスとしてフラッシュメモリやEEPROMなどの低速な不揮発性記憶デバイス(データ書込速度:msオーダ)を備えた非正規品を検出することが可能となる。
図8は、第2の認証アルゴリズムを示すシーケンス図である。第2の認証アルゴリズムを採用した認証システムにおいて、マスタ機器1は、スレーブ機器2への電源投入制御を行ってスレーブ機器2との通信を開始すると共に、前回通信時の最後に取り決められた第1キーコードKEY1がスレーブ機器2(不揮発性ロジック21)で不揮発的に記憶されているか否かの確認を行う。その後、マスタ機器1は、第1キーコードKEY1とは異なる第2キーコードKEY2をスレーブ機器2に書き込み、スレーブ機器2への電源遮断制御と電源投入制御を行った上で、スレーブ機器2の記憶内容を読み戻して照合することにより、スレーブ機器2の記憶内容が不揮発的にかつ高速に書き換えられた否かの確認を行う。そして、マスタ機器1は、上記の確認処理によってスレーブ機器2が正規品であることを認証できた場合にのみ通常動作を開始し、認証できなかった場合には何らかの対抗措置(エラーの報知や通常動作の禁止など)を発動する。
このように、第2の認証アルゴリズムを採用した認証システムにおいて、マスタ機器1は、第1キーコードKEY1の照合後、不揮発性ロジック21に第1キーコードKEY1とは異なる第2キーコードKEY2を書き込み、スレーブ機器2の電源遮断/再投入を行った上で、不揮発性ロジック21の記憶内容を読み出して照合する。このような認証処理を行うことにより、スレーブ側記憶デバイスが不揮発的な高速書き換えに耐え得るか否かをチェックすることができるので、第1の認証アルゴリズムを採用した認証システムよりもさらに厳しくスレーブ機器2の認証を行うことが可能となる。
例えば、電源投入後の不揮発性チェック(第1キーコードKEY1の照合)を低速な不揮発性記憶デバイス(フラッシュメモリやEEPROMなど)で行い、高速書換チェック(第2キーコードKEY2の照合)を高速な揮発性記憶デバイス(SRAMなど)で行うように非正規品のスレーブ側記憶デバイスが構成されていた場合、第1の認証アルゴリズムを採用した認証システムでは、正規品の不揮発性ロジック21と非正規品のスレーブ側記憶デバイスの見分けが付かなくなる。これに対して、第2の認証アルゴリズムを採用した認証システムであれば、第2キーコードKEY2の照合前に、スレーブ機器2への電力供給を一旦遮断することにより、揮発性記憶デバイスの記憶内容(第2キーコードKEY2)を消失させることができるので、スレーブ側記憶デバイスとして正規品の不揮発性ロジック21が用いられているか否かを確実にチェックすることが可能となる。
図9は、第3の認証アルゴリズムを示すシーケンス図である。第2の認証アルゴリズムを採用した認証システムにおいて、マスタ機器1は、スレーブ機器2への電源投入制御を行ってスレーブ機器2との通信を開始すると共に、前回通信時の最後に取り決められた第1キーコードKEY1がスレーブ機器2(不揮発性ロジック21)で不揮発的に記憶されているか否かの確認を行う。その後、マスタ機器1は、第1キーコードKEY1とは異なる第2キーコードKEY2(ただし、第2キーコードKEY2は第1キーコードKEY1の関数f(KEY1)として生成されるものとする)をスレーブ機器2に書き込み、スレーブ機器2への電源遮断制御と電源投入制御を行った上で、スレーブ機器2の記憶内容を読み戻して照合することにより、スレーブ機器2の記憶内容が不揮発的にかつ高速に書き換えられた否かの確認を行う。そして、マスタ機器1は、上記の確認処理によってスレーブ機器2が正規品であることを認証できた場合にのみ通常動作を開始し、認証できなかった場合には何らかの対抗措置(エラーの報知や通常動作の禁止など)を発動する。一方、スレーブ機器2は、不揮発性ロジック21に書き込まれた第2キーコードKEY2が第1キーコードKEY1の関数であるか否か(KEY2=f(KEY1)が成立するか否か)を照合する。そして、スレーブ機器2は、上記の照合処理によってマスタ機器1が正規品であることを認証できた場合にのみ通常動作を開始し、認証できなかった場合には何らかの対抗措置(エラーの報知や通常動作の禁止など)を発動する。
このように、第3の認証アルゴリズムを採用した認証システムにおいて、マスタ機器1は、第1キーコードKEY1の関数として生成された第2キーコードKEY2(ただし、KEY2=f(KEY1))を不揮発性ロジック21に書き込み、スレーブ機器2は、不揮発性ロジック21に書き込まれた第2キーコードKEY2が第1キーコードKEY1の関数であるか否かを照合する。このような認証処理を行うことにより、マスタ機器1からスレーブ機器2の認証を行うだけでなく、スレーブ機器2からマスタ機器1の認証を行うこと(双方向認証)が可能となる。
<その他の変形例>
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
例えば、上記実施形態では、スレーブ機器2で認証処理用のキーコードを不揮発的に記憶するスレーブ側記憶デバイスとして、スレーブ制御部20に含まれる不揮発性ロジック21を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、例えば、フラッシュメモリやEEPROMに比べて製造が困難であり、かつ、先述の不揮発性ロジック21と同等のデータ書込速度を実現することのできる強誘電体メモリ(FeRAM)を用いることも可能である(図10を参照)。
また、上記実施形態では、スレーブ側記憶デバイスのみを高速な不揮発性記憶デバイスとした構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、マスタ側記憶デバイスについても、必要に応じて適宜、高速な不揮発性記憶デバイスを用いることが可能である。
また、上記実施形態では、マスタ機器とスレーブ機器が一対一で接続される構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、一つのマスタ機器に複数のスレーブ機器が接続される構成としても構わない。
本発明は、例えば、プリンタとインクカートリッジとの間、携帯型ゲーム機とゲームカートリッジとの間、ないしは、バッテリを電源とする電子機器(携帯電話機、デジタルスチルカメラ、デジタルビデオカメラ、ネットブックPCなど)とバッテリとの間で、一方向または双方向の認証を行い、非正規品の不正使用を防止するための技術として、有効に利用することが可能である。
1 マスタ機器
2 スレーブ機器
10 マスタ制御部
11 不揮発性メモリ(マスタ側記憶デバイス)
20 スレーブ制御部
21 不揮発性ロジック(スレーブ側記憶デバイス)
22 強誘電体メモリ(スレーブ側記憶デバイス)
INV1〜INV5 インバータ
INV6、INV7 インバータ(レベルシフト機能あり)
SW1〜SW4 パススイッチ
MUX1、MUX2 マルチプレクサ
Q1a、Q1b、Q2a、Q2b Nチャネル型MOS電界効果トランジスタ
CL1a、CL1b、CL2a、CL2b 強誘電体素子
LOOP ループ構造部
NVM 不揮発性記憶部
SEP 回路分離部

Claims (4)

  1. マスタ機器とスレーブ機器との間で一方向または双方向の認証を行う認証システムであって、
    前記マスタ機器と前記スレーブ機器は、それぞれ、認証処理用のキーコードを不揮発的に記憶するマスタ側記憶デバイスとスレーブ側記憶デバイスを有しており、
    少なくとも前記スレーブ側記憶デバイスは、強誘電体素子のヒステリシス特性を利用した不揮発性ロジック、または、強誘電体メモリであり、
    前記マスタ機器は、動作終了時に前記マスタ側記憶デバイスと前記スレーブ側記憶デバイスに第1キーコードを書き込み、動作開始時に前記マスタ側記憶デバイスと前記スレーブ側記憶デバイスの記憶内容を読み出して照合し、かつ、
    前記マスタ機器は、前記第1キーコードの照合後、前記スレーブ側記憶デバイスに前記第1キーコードとは異なる第2キーコードを書き込み、直後に前記スレーブ側記憶デバイスの記憶内容を読み出して照合することを特徴とする認証システム
  2. マスタ機器とスレーブ機器との間で一方向または双方向の認証を行う認証システムであって、
    前記マスタ機器と前記スレーブ機器は、それぞれ、認証処理用のキーコードを不揮発的に記憶するマスタ側記憶デバイスとスレーブ側記憶デバイスを有しており、
    少なくとも前記スレーブ側記憶デバイスは、強誘電体素子のヒステリシス特性を利用した不揮発性ロジック、または、強誘電体メモリであり、
    前記マスタ機器は、動作終了時に前記マスタ側記憶デバイスと前記スレーブ側記憶デバイスに第1キーコードを書き込み、動作開始時に前記マスタ側記憶デバイスと前記スレーブ側記憶デバイスの記憶内容を読み出して照合し、かつ、
    前記マスタ機器は、前記第1キーコードの照合後、前記マスタ側記憶デバイスと前記スレーブ側記憶デバイスに前記第1キーコードとは異なる第2キーコードを書き込み、前記スレーブ機器の電源遮断/再投入を行った上で、前記スレーブ側記憶デバイスの記憶内容を読み出して照合することを特徴とする認証システム
  3. 前記マスタ機器は、前記第1キーコードの関数として生成された第2キーコードを前記スレーブ側記憶デバイスに書き込み、前記スレーブ機器は、前記スレーブ側記憶デバイスに書き込まれた第2キーコードが前記第1キーコードの関数であるか否かを照合することを特徴とする請求項または請求項に記載の認証システム。
  4. 前記不揮発性ロジックは、
    ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、
    強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、
    前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、
    を含むことを特徴とする請求項1〜請求項のいずれか1項に記載の認証システム。
JP2010234087A 2010-10-18 2010-10-18 認証システム Expired - Fee Related JP5624846B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2010234087A JP5624846B2 (ja) 2010-10-18 2010-10-18 認証システム
CN2011203991046U CN202495040U (zh) 2010-10-18 2011-10-14 验证系统
US13/275,670 US8593851B2 (en) 2010-10-18 2011-10-18 Verification system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010234087A JP5624846B2 (ja) 2010-10-18 2010-10-18 認証システム

Publications (2)

Publication Number Publication Date
JP2012088869A JP2012088869A (ja) 2012-05-10
JP5624846B2 true JP5624846B2 (ja) 2014-11-12

Family

ID=45934040

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010234087A Expired - Fee Related JP5624846B2 (ja) 2010-10-18 2010-10-18 認証システム

Country Status (3)

Country Link
US (1) US8593851B2 (ja)
JP (1) JP5624846B2 (ja)
CN (1) CN202495040U (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6124698B2 (ja) * 2013-06-13 2017-05-10 富士電機株式会社 認証を行うための方法、装置およびシステム

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006209573A (ja) * 2005-01-31 2006-08-10 Mitsui Eng & Shipbuild Co Ltd 認証方法及び認証装置
JP2006340287A (ja) * 2005-06-06 2006-12-14 Jr East Mechatronics Co Ltd 通信システム、情報端末、制御装置、情報処理方法、並びにプログラムおよび記録媒体
JP2008097415A (ja) * 2006-10-13 2008-04-24 Fujitsu Ltd 情報システム、認証方法、情報処理装置、およびプログラム
JP5140459B2 (ja) * 2008-02-28 2013-02-06 ローム株式会社 不揮発性記憶ゲートおよびその動作方法、および不揮発性記憶ゲート組込み型論理回路およびその動作方法
US8633801B2 (en) 2008-04-09 2014-01-21 Panasonic Corporation Battery authentication system, electronic device, battery, and battery charger
JP5209445B2 (ja) * 2008-11-20 2013-06-12 ローム株式会社 データ保持装置
JP5233801B2 (ja) * 2009-04-01 2013-07-10 セイコーエプソン株式会社 記憶装置、ホスト回路、基板、液体容器、不揮発性のデータ記憶部に格納されたデータをホスト回路に送信する方法、ホスト回路と、前記ホスト回路と着脱可能な記憶装置を含むシステム

Also Published As

Publication number Publication date
CN202495040U (zh) 2012-10-17
JP2012088869A (ja) 2012-05-10
US20120092918A1 (en) 2012-04-19
US8593851B2 (en) 2013-11-26

Similar Documents

Publication Publication Date Title
US9100014B2 (en) Nonvolatile storage gate, operation method for the same, and nonvolatile storage gate embedded logic circuit, and operation method for the same
US7187600B2 (en) Method and apparatus for protecting an integrated circuit from erroneous operation
US20060067099A1 (en) One-time programmable (OTP) memory devices enabling programming based on protected status and methods of operating same
JP5833347B2 (ja) データ処理装置
JP2000077982A (ja) 半導体集積回路
US7221578B2 (en) Ferroelectric random access memory device and method for driving the same
JPH03108196A (ja) 電気的消去・書込み可能型不揮発性半導体記憶装置
JP2005092922A (ja) 強誘電体メモリ
KR20140062842A (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
JP5624846B2 (ja) 認証システム
WO2004084227A1 (ja) 半導体記憶装置
WO2004049346A1 (ja) 不揮発性メモリセルおよびその制御方法
JP2007323488A (ja) データ格納装置及びデータアクセス方法
JP2006100991A (ja) 不揮発性論理回路及びそれを有するシステムlsi
US20040037132A1 (en) Semiconductor memory device
TW449751B (en) Non-volatile semiconductor memory device
GB2428121A (en) Semiconductor device and semiconductor device control method
KR100665841B1 (ko) 강유전체 메모리장치의 구동회로
JP2005085398A (ja) 不揮発性メモリ
JP2004342170A (ja) 強誘電体記憶装置および強誘電体記憶装置のデータ初期化方法
JP2009212736A (ja) 半導体集積回路
JP2012120110A (ja) リコンフィギュラブルロジック装置
JP6326021B2 (ja) 半導体チップ及びこれをパッケージングした半導体装置
JP2006108762A (ja) 不揮発性論理回路およびその駆動方法
JP2007004931A (ja) 半導体記憶装置の動作制御回路、半導体記憶装置、電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131018

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140701

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140808

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20140808

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140902

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140929

R150 Certificate of patent or registration of utility model

Ref document number: 5624846

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees