JP5813459B2 - 半導体チップ及びこれをパッケージングした半導体装置 - Google Patents
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Description
図1は、半導体装置の全体構成を示す平面図(半導体装置の内部については破線による透視図)である。本構成例の半導体装置1は、半導体チップ10と、封止体20と、複数のリードフレーム30と、を有する。
[第1構成例]
図2は、半導体チップ10の第1構成例を示す回路図である。第1構成例の半導体チップ10は、サージ印加を検出して内部回路14の動作可否を決定する機能を備えている。具体的に述べると、第1構成例の半導体チップ10は、パッドP11及びP12と、ダイオード11H及び11Lと、ダイオード12H及び12Lと、ANDゲート13と、内部回路14と、第1電源ライン15と、第2電源ライン16と、を有する。
図3は、半導体チップ10の第2構成例を示すブロック図である。第2構成例の半導体チップ10は、半導体装置1が基板上に実装されているか否かをチップ自身で検出して、内部回路14の動作可否を決定する機能を備えている。具体的に述べると、第2構成例の半導体チップ10は、パッドP21と、パッドP22と、内部回路14と、を有する。内部回路14は、制御回路141と不揮発ロジック142を含む。制御回路141と不揮発ロジック142の基本的な機能については、先述の第1構成例と同様である。
図4は、半導体チップ10の第3構成例を示すブロック図である。第3構成例の半導体チップ10も、半導体装置1が基板上に実装されているか否かをチップ自身で検出して、内部回路14の動作可否を決定する機能を備えている点において、先述の第2構成例と共通点を有している。ただし、第3構成例の半導体チップ10は、第2構成例と異なり、実装検出手段として制御回路141を2つに分離した構成ではなく、別途の実装検出部17を有する構成とされている。具体的に述べると、第3構成例の半導体チップ10は、パッドP31と、パッドP32と、内部回路14と、実装検出部17と、を有する。
図5は、不揮発ロジック142を形成するデータ保持装置の一構成例を示す回路図である。本構成例のデータ保持装置は、インバータINV1〜INV7と、パススイッチSW1〜SW4と、マルチプレクサMUX1、MUX2と、Nチャネル型電界効果トランジスタQ1a、Q1b、Q2a、Q2bと、強誘電体素子(強誘電体キャパシタ)CL1a、CL1b、CL2a、CL2bと、を有するラッチ回路である。
なお、上記の実施形態では、サージ印加時における不揮発性記憶素子のデータ化けを防止するための構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、本発明は、サージ印加時における内部回路の誤動作を防止するための技術として広く適用することが可能である。
10 半導体チップ
11H、11L ダイオード(静電破壊保護素子)
12H、12L ダイオード(静電破壊保護素子)
13 ANDゲート(サージ検出部)
14 内部回路
141 制御回路
142 不揮発ロジック
15 第1電源ライン(VDDライン)
16 第2電源ライン(GNDライン)
17 実装検出部
171 送信部
172 受信部
173 同期制御部
20 封止体
30、31、32 リードフレーム
40 プリント配線
P11、P12、P21、P22、P31、P32 パッド
INV1〜INV7 インバータ
SW1〜SW4 パススイッチ
MUX1、MUX2 マルチプレクサ
Q1a、Q1b、Q2a、Q2b Nチャネル型電界効果トランジスタ
CL1a、CL1b、CL2a、CL2b 強誘電体素子
VM 揮発性記憶部
NVM 不揮発性記憶部
SEP 回路分離部
P1〜P3 Pチャネル型MOS電界効果トランジスタ
N1〜N3 Nチャネル型MOS電界効果トランジスタ
Claims (15)
- 複数のパッドと、
前記複数のパッドと電源ラインとの間に接続された複数の静電破壊保護素子と、
前記複数のパッドのうち少なくとも2つのパッドに現れる印加電圧が同一の論理レベルか否かを監視するサージ検出部と、
前記サージ検出部の検出結果に応じてその動作が許可/禁止される内部回路と、
を有することを特徴とする半導体チップ。 - 前記サージ検出部で監視対象とされたパッドは、互いに隣接して配置されていることを特徴とする請求項1に記載の半導体チップ。
- 前記内部回路は、データを不揮発的に記憶する不揮発ロジックを含むことを特徴とする請求項1または請求項2に記載の半導体チップ。
- 前記内部回路は、
第1制御回路と、
第2制御回路と、
被制御回路と、
を含み、
前記半導体チップは、
前記第1制御回路に接続された第1パッドと、
前記第2制御回路に接続された第2パッドと、
を有し、
前記第1制御回路と前記第2制御回路は、前記第1制御回路から前記第1パッドを介して外部出力された信号が前記第2パッドを介して前記第2制御回路に外部入力されている場合にのみ、一つの制御回路を形成して前記被制御回路の動作を制御することを特徴とする請求項1〜請求項3のいずれか一項に記載の半導体チップ。 - 前記第1パッドと前記第2パッドは、互いに離間して配置されていることを特徴とする請求項4に記載の半導体チップ。
- 前記被制御回路は、データを不揮発的に記憶する不揮発ロジックを含むことを特徴とする請求項4または請求項5に記載の半導体チップ。
- 第1パッドと、
第2パッドと、
前記第1パッドを介して外部出力された信号が前記第2パッドを介して外部入力されたか否かを監視する実装検出部と、
をさらに有し、
前記内部回路は、前記実装検出部の検出結果に応じてその動作が許可/禁止されることを特徴とする請求項1〜請求項3のいずれか一項に記載の半導体チップ。 - 前記実装検出部は、
前記第1パッドを介して信号を送信する送信部と、
前記第2パッドを介して信号を受信する受信部と、
前記送信部と前記受信部の同期制御を行う同期制御部と、
を含むことを特徴とする請求項7に記載の半導体チップ。 - 前記送信部と前記受信部との間で送受信される信号は、複数ビットのシリアル信号であることを特徴とする請求項8に記載の半導体チップ。
- 前記実装検出部は、前記送信部と前記受信部との間で信号の送受信が確立したことを検出した場合、その検出結果を保持して信号の送受信を停止することを特徴とする請求項9に記載の半導体チップ。
- 前記実装検出部は、信号の送受信を停止した後、定期的に信号の送受信を行って検出結果を更新することを特徴とする請求項10に記載の半導体チップ。
- 前記第1パッドと前記第2パッドは、互いに離間して配置されていることを特徴とする請求項7〜請求項11のいずれか一項に記載の半導体チップ。
- 前記内部回路は、データを不揮発的に記憶する不揮発ロジックを含むことを特徴とする請求項7〜請求項12のいずれか一項に記載の半導体チップ。
- 前記不揮発ロジックは、
ループ状に接続された複数の論理ゲートを用いてデータを揮発的に保持する揮発性記憶部と、
強誘電体素子のヒステリシス特性を用いて前記揮発性記憶部で揮発的に保持されたデータを不揮発的に記憶する不揮発性記憶部と、
前記揮発性記憶部と前記不揮発性記憶部とを電気的に分離する回路分離部と、
を含むことを特徴とする請求項3、請求項6、及び、請求項13のいずれか一項に記載の半導体チップ。 - 請求項1〜請求項14のいずれか一項に記載の半導体チップと、
前記半導体チップを封止する封止体と、
前記半導体チップに設けられた複数のパッドと各々電気的に接続される複数のリードフレームと、
を有することを特徴とする半導体装置。
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