TWI704564B - 記憶體裝置及其電源控制電路 - Google Patents

Abstract

一種記憶體裝置，其包括電源控制電路以及非揮發性記憶體電路。電源控制電路用以接收模式切換訊號，並根據模式切換訊號產生電源電壓值。當記憶體裝置操作於深度省電模式，電源電壓值為第一電晶體的臨界電壓與第二電晶體的源/汲極跨壓的總合。非揮發性記憶體電路與電源控制電路電性耦接，是用以儲存多個資料，非揮發性記憶體電路並接收所述電源電壓值。

Description

記憶體裝置及其電源控制電路

本發明是有關於一種記憶體裝置，尤指一種包括電源控制電路且可降低漏電流的記憶體裝置。

快閃記憶體是一種非揮發性記憶體，允許在操作中多次被清除或寫入，其並具有傳輸速度快、功率消耗低以及較長的使用壽命等優勢，並廣泛應用於各種不同電子產品，例如手機、平版、數位相機等。現代人對行動裝置依賴日深，因此行動裝置的續航力越來越重要，然而隨著快閃記憶體製程因應需求而越趨複雜，其對應產生的漏電流相對增加，因此，如何有效減少快閃記憶體的漏電流已成為本領域研究人員所重視的議題。

為了解決上述之缺憾，本發明提供一種可減少其漏電流的記憶體裝置。

本發明提供的記憶體裝置包括電源控制電路以及非揮發性記憶體電路。電源控制電路用以接收模式切換訊號，並根據模式切換訊號產生電源電壓值，當記憶體裝置操作於一深度省電模式，電源電壓值為第一電晶體的臨界電壓與第二電晶體的源/汲極跨壓的總合。非揮發性記憶體電 路，與電源控制電路電性耦接，是用以儲存多個資料，非揮發性記憶體電路並接收電源電壓值。

在一實施例中，電源控制電路除了包括第一電晶體以及第二電晶體外，更可包括訊號產生單元、第三電晶體、第四電晶體、第五電晶體、分壓阻抗以及開關單元。訊號產生單元是用以接收模式切換訊號，並根據模式切換訊號產生第一控制訊號、第二控制訊號以及第三控制訊號。第三電晶體具有第一端、控制端以及第二端，第三電晶體的第一端用以接收外部電源電壓值，第三電晶體的控制端與訊號產生單元電性耦接，並接收第一控制訊號，第三電晶體的第二端用以輸出電源電壓值。第四電晶體具有第一端、控制端以及第二端，第四電晶體的第一端接收外部電源電壓值，第四電晶體的控制端與訊號產生單元電性耦接，並接收第二控制訊號。分壓阻抗，具有第一端以及第二端，分壓阻抗的第一端與第四電晶體的第二端電性耦接。開關單元具有第一端、控制端以及第二端，開關單元的第一端與分壓阻抗的第二端電性耦接，開關單元的控制端與訊號產生單元電性耦接，用以接收一第三控制訊號。第五電晶體具有第一端、控制端以及第二端，第五電晶體的第一端與分壓阻抗的第一端電性耦接，第五電晶體的控制端與開關單元的第二端電性耦接，第五電晶體的第二端與第三電晶體的第二端電性耦接。第一電晶體具有第一端、控制端以一第二端，第一電晶體的第一端與開關單元的第二端電性耦接，第一電晶體的控制端與第一電晶體的第二端電性耦接。第二電晶體具有第一端、控制端以及第二端，第二電晶體的第一端與第一電晶體的第二端電性耦接，第二電晶體的控制端與第五電晶體的第二端電性耦接，第二電晶體的第二端與低電壓準位電性耦接。

本案解決前述問題的方式，乃是在記憶體裝置操作於深度省電模 式的時候，利用電源控制電路提供較低的電源電壓值至非揮發性記憶體電路，且此時的電源電壓值為第一電晶體的臨界電壓與第二電晶體的源/汲極跨壓的總合，因此非揮發性記憶體電路可對應電源電壓值而具有較低的漏電流。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

10:記憶體裝置

11:電源控制電路

111:訊號產生單元

12:非揮發性記憶體電路

121:控制單元

122:邏輯單元

123:記憶胞單元

124:暫存單元

V_DD:固定電源電壓值

V_D1:外部電源電壓值

V_D2:電源電壓值

S_M:模式切換訊號

S_C:控制訊號

S_D:資料訊號

S_A:位址訊號

S₁、S₂、S₃:控制訊號

T1、T2、T3、T4、T5:電晶體

R1:分壓阻抗

R2:阻抗

SW:開關單元

V_SS:低電壓準位

圖1為本發明之記憶體裝置實施例示意圖。

圖2為本發明之電源控制電路實施例示意圖。

請參考圖1，圖1為本發明之記憶體裝置10實施例示意圖，記憶體裝置10包括電源控制電路11以及非揮發性記憶體電路12，電源控制電路11是用以提供非揮發性記憶體電路12所需的電源電壓值V_D2，以使非揮發性記憶體可根據電源電壓值V_D2正常運作。

非揮發性記憶體電路12用以接收固定電源電壓值V_DD以及上述之電源電壓值V_D2以提供所需電壓值至內部元件。非揮發性記憶體電路12可包括控制單元121、邏輯單元122、記憶胞單元123以及暫存單元124，但不以此為限。控制單元121是用以接收多個控制訊號S_C、資料訊號S_D及多個位址訊號S_A，控制訊號S_C例如為非揮發性記憶體電路12的讀/寫操作訊號、模式切換訊號S_M等用以控制非揮發性記憶體電路12運作的控制訊號。資料訊號S_D則可為準備寫入非揮發性記憶體電路12或者由非揮發性記憶體電路12讀出的資料訊號，位址訊號S_A則可為準備存入非揮發性記憶體電路12或 者由非揮發性記憶體電路12讀出的位址訊號。邏輯單元122與控制單元121電性耦接，邏輯單元122是用以控制存取記憶胞單元123中的實體位址，控制單元121可根據接收的邏輯位址於邏輯單元122中解碼出123中相對應之記憶胞單元。暫存單元124與該控制單元121電性耦接，可用以儲存非揮發性記憶體電路12運作時所需的電路設定參數及相關資料，例如記憶胞讀出、寫入、抹除相關電壓設定值及時序控制設定值等，控制單元121可由暫存單元124讀取上述之電路設定參數，以使非揮發性記憶體電路12正常運作。

請參考圖2，圖2為電源控制電路11實施例示意圖，電源控制電路11接收固定電源電壓值V_DD、外部電源電壓值V_D1以及上述之模式切換訊號S_M，在本實施例中，固定電源電壓值V_DD的電壓值大於外部電源電壓值V_D1。電源控制電路11更包括訊號產生單元111、電晶體T1、電晶體T2、電晶體T3、電晶體T4、電晶體T5、分壓阻抗R1以及開關單元SW。

訊號產生單元111是用以接收上述的固定電源電壓值V_DD以及模式切換訊號S_M，所述固定電源電壓值V_DD為訊號產生單元111之操作電壓，訊號產生單元111並根據模式切換訊號S_M產生控制訊號S₁、控制訊號S₂以及控制訊號S₃。電晶體T1具有第一端、第二端以及控制端，電晶體T1的第一端用以接收外部電源電壓值V_D1，電晶體T1的控制端用以接收控制訊號S₁，電晶體T1的第二端用以輸出上述的電源電壓值V_D2。電晶體T2具有第一端、第二端以及控制端，電晶體T2的第一端用以接收外部電源電壓值V_D1，電晶體T2的控制端用以接收控制訊號S₂，電晶體T2的第二端與分壓阻抗R1電性耦接。分壓阻抗R1具有一第一端以及一第二端，分壓電阻R1的第一端與電晶體T2的第二端電性耦接，分壓阻抗R1的第二端與開關單元SW電性耦接，其中，分壓阻抗R1可以由單個或多個的電阻元件或P型 電晶體來實現，例如為電阻元件或P型電晶體的串列，但不以此為限。

開關單元SW具有第一端、控制端以及第二端，開關單元SW的第一端與分壓電阻R1的第二端電性耦接，開關單元SW的控制端與訊號產生單元111電性耦接，用以接收控制訊號S₃，開關單元SW的第二端與電晶體T3以及電晶體T4電性耦接，開關單元SW是用以根據控制訊號S₃決定是否導通其第一端以及第二端，其中，開關單元SW可以由傳輸閘(transmission gate)或P型電晶體等導通跨壓較低的電子元件來實現，以避免開關單元SW導通時其第二端的電壓過低。電晶體T3具有第一端、控制端以及第二端，電晶體T3的第一端與分壓阻抗R1的第一端電性耦接，電晶體T3的控制端與開關單元SW的第二端電性耦接，電晶體T3的第二端與電晶體T1的第二端電性耦接，其中電晶體T3可以為原生電晶體(Native transistor)。電晶體T4具有第一端、控制端以及第二端，電晶體T4的第一端與開關單元SW的第二端電性耦接，電晶體T4的控制端與電晶體T4的第二端電性耦接。電晶體T5具有第一端、控制端以及第二端，電晶體T5的第一端與電晶體T4的第二端電性耦接，電晶體T5的控制端與電晶體T3的第二端電性耦接，電晶體T5的第二端與低電壓準位V_SS電性耦接，此低電壓準位V_SS低於固定電源電壓值V_DD的電壓準位，例如為接地。在本實施例中，電晶體T1、電晶體T2以及電晶體T4可以為P型電晶體，電晶體T5可以為N型電晶體。在其他實施例中，電源控制電路11更可包括阻抗R2，阻抗R2具有第一端以及第二端，阻抗R2的第一端與電晶體T5的控制端電性耦接，阻抗R2的第二端與電晶體T3的第二端電性耦接，阻抗R2可用以調整電晶體T5控制端的電壓準位，阻抗R2可以由單個或多個的電阻元件或P型電晶體來實現，例如為電阻元件或P型電晶體的串列，但不以此為限。

接著將配合圖2進一步說明本發明之記憶體裝置10的運作方式。當 記憶體裝置10運作於一般模式時，也就是記憶體裝置10正常執行資料讀寫的運作模式。圖2的訊號產生單元111以及控制單元121根據模式切換訊號S_M判斷目前運作於一般模式，訊號產生單元111使控制訊號S₁為致能，控制訊號S₂以及控制訊號S₃為禁能，因此電晶體T2以及開關單元SW為關閉，電晶體T1為開啟，外部電源電壓值V_D1透過電晶體T1導通的第一端以及第二端輸出為電源電壓值V_D2。

當記憶體裝置10運作於深度省電模式時，也就是記憶體裝置10不進行資料的讀寫，並將內部電子元件耗電保持為最低的模式。圖2的訊號產生單元111以及控制單元121根據模式切換訊號S_M判斷目前運作於深度省電模式，訊號產生單元111使控制訊號S₁為禁能，控制訊號S₂以及控制訊號S₃為致能，因此電晶體T1為關閉，電晶體T1的第二端不輸出電源電壓值V_D2。同時電晶體T2因為控制訊號S₂而開啟，外部電源電壓值V_D1透過電晶體T2傳送到分壓阻抗R1以及電晶體T3的第一端，開關單元SW因為控制訊號S₃而開啟，電晶體T3因此而開啟。此時電晶體T5因為其控制端的電壓準位而開啟，進而將電晶體T5的第一端維持於低電壓準位，電晶體T4因此對應開啟，電晶體T4的第一端的電壓準位因而維持在電晶體T4的臨界電壓加上電晶體T5的第一端(源/汲極其中之一)與第二端(源/汲極其中之另一)之間的跨壓的總合。同時由於電晶體T3為原生電晶體，其第二端的電壓準位可等於其控制端的電壓準位，因此此時電源電壓值V_D2的電壓值將為電晶體T4的臨界電壓加上電晶體T5的第一端(源/汲極其中之一)與第二端(源/汲極其中之另一)之間的跨壓的總合。

因此根據上述，記憶體裝置10在深度省電模式時，非揮發性記憶體電路12所接收的電源電壓值V_D2的電壓值會由外部電源電壓值V_D1轉換為電晶體T4的臨界電壓加上電晶體T5的第一端(源/汲極其中之一)與第二端 (源/汲極其中之另一)之間的跨壓的總合，也就是電源電壓值V_D2在深度省電模式時轉換為相對較低的電壓值，故，當非揮發性記憶體電路12內部的電子元件產生漏電流時，其漏電流將根據電源電壓值V_D2的減少而大幅降低。此外，在現行的某些實施例中，當暫存單元124運作於深度省電模式時，暫存單元124需額外接收上述的模式切換訊號S_M，暫存單元124需刪除其儲存資料以運作於深度省電模式，且當記憶體裝置10再次運作於一般模式時，暫存單元124需再次讀取所需參數或資料以利記憶體裝置10正常運作。而本發明之記憶體裝置10，其暫存單元124操作於深度省電模式時，無需接收上述的模式切換訊號S_M也無需刪除其儲存資料，且藉由在深度省電模式時提供較低的電源電壓值V_D2，不僅可有效減少暫存單元124的漏電流，更可將暫存單元124維持於當前儲存狀態，因此當記憶體裝置10再次運作於一般模式時，暫存單元124馬上即可提供操作所需的參數及資訊，加速記憶體裝置10的執行速度。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

V_DD‧‧‧固定電源電壓值

V_D1‧‧‧外部電源電壓值

V_D2‧‧‧電源電壓值

S_M‧‧‧模式切換訊號

S₁、S₂、S₃‧‧‧控制訊號

T1、T2、T3、T4、T5‧‧‧電晶體

R1‧‧‧分壓阻抗

R2‧‧‧阻抗

SW‧‧‧開關單元

V_SS‧‧‧低電壓準位

111‧‧‧訊號產生單元

Claims (6)

1. 一種記憶體裝置，其包括：一電源控制電路，用以接收一模式切換訊號，並根據該模式切換訊號產生一電源電壓值，當該記憶體裝置操作於一深度省電模式，該電源電壓值為一第一電晶體的一臨界電壓與一第二電晶體的一源/汲極跨壓的總合；以及一非揮發性記憶體電路，與該電源控制電路電性耦接，是用以儲存多個資料，該非揮發性記憶體電路並接收該電源電壓值；其中，該電源控制電路包括：一訊號產生單元，用以接收該模式切換訊號，並根據該模式切換訊號產生一第一控制訊號、一第二控制訊號以及一第三控制訊號；一第三電晶體，其具有一第一端、一控制端以及一第二端，該第三電晶體的該第一端用以接收一外部電源電壓值，該第三電晶體的該控制端與該訊號產生單元電性耦接，並接收該第一控制訊號，該第三電晶體的該第二端用以輸出該電源電壓值；一第四電晶體，其具有一第一端、一控制端以及一第二端，該第四電晶體的該第一端接收該外部電源電壓值，該第四電晶體的該控制端與該訊號產生單元電性耦接，並接收該第二控制訊號；一分壓阻抗，具有一第一端以及一第二端，該分壓阻抗的該第一端與該第四電晶體的該第二端電性耦接；一開關單元，其具有一第一端、一控制端以及一第二端，該開關單元的該第一端與該分壓阻抗的該第二端電性耦接，該開關單元的該控制端與該訊號產生單元電性耦接，用以接收該第三控制訊號；一第五電晶體，具有一第一端、一控制端以及一第二端，該第五電晶體的該第一端與該分壓阻抗的該第一端電性耦接，該第五電晶體的該控制 端與該開關單元的該第二端電性耦接，該第五電晶體的該第二端與該第三電晶體的該第二端電性耦接；該第一電晶體，具有一第一端、一控制端以及一第二端，該第一電晶體的該第一端與該開關單元的該第二端電性耦接，該第一電晶體的該控制端與該第一電晶體的該第二端電性耦接；以及該第二電晶體，其具有一第一端、一控制端以及一第二端，該第二電晶體的該第一端與該第一電晶體的該第二端電性耦接，該第二電晶體的該控制端與該第五電晶體的該第二端電性耦接，該第二電晶體的該第二端與一低電壓準位電性耦接。
2. 如請求項第1項所述之記憶體裝置，其中，該開關單元為傳輸閘或P型電晶體。
3. 如請求項第1項所述之記憶體裝置，其中，該第五電晶體為原生電晶體。
4. 如請求項第1項所述之記憶體裝置，其中，當該記憶體裝置操作於該深度省電模式，該第三電晶體根據該第一控制訊號而關閉，該第四電晶體根據一第二控制訊號而開啟，該開關單元根據一第三控制訊號而開啟。
5. 如請求項第1項所述之記憶體裝置，其中，當該記憶體裝置操作於一一般模式，該第三電晶體根據該第一控制訊號而開啟，該第四電晶體根據一第二控制訊號而關閉，該開關單元根據一第三控制訊號而關閉。
6. 如請求項第1項所述之記憶體裝置，其中，該分壓阻抗為電阻元件或P型電晶體的串列。

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