TW201405566A - 用於記憶體裝置之極深度省電模式 - Google Patents

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Abstract

一種記憶體裝置包含一電壓調節器，該電壓調節器之輸出為包含一命令使用者介面之該記憶體裝置之各種其他組件提供一電壓供應。藉由將致使停用該電壓調節器之該輸出之一軟體命令提供至該記憶體裝置而將該記憶體裝置置於一極深度省電模式中。為使該記憶體裝置離開該極深度省電模式，將一晶片選擇信號提供至該記憶體裝置，該記憶體裝置包含甚至當該記憶體裝置處於該極深度省電模式中時亦保持通電之一喚醒電路。在該記憶體裝置處於該極深度省電模式中時接收到該晶片選擇信號致使啟用該電壓調節器之該輸出，藉此將電力提供至曾完全省電之該等組件。

Description

用於記憶體裝置之極深度省電模式
本發明係關於記憶體裝置之極深度省電模式。
在諸多可攜式電池供電應用中，電力消耗極其重要。此等應用之實例包含(但不限於)蜂巢式電話、傳呼機、攝錄影機及膝上型電腦。此等應用需求可能最低的電力消耗以便延長電池壽命且使得能夠使用較小的較低容量電池以減少應用大小、成本及重量。此等應用中之諸多應用使用快閃記憶體裝置來儲存程式碼，且在某些例項中，在應用開啟電源之後，程式碼被複製至外部或嵌入式微控制器隨機存取記憶體(RAM)中。由於該碼係自快閃記憶體投影至RAM中，因此直至下一電力循環才需要存取該快閃記憶體。在此等例項中，可期望將快閃記憶體裝置置於儘可能低的一電力模式中以消耗最少電流量。
某些應用完全自快閃記憶體裝置移除電力以減少電力消耗。然而，此舉往往增加應用複雜性以及成本，此乃因必須使用諸如一低壓降(LDO)調節器之一外部電力管理裝置來切斷至快閃記憶體裝置之電力。
本發明闡述一種可在一極深度省電模式中操作之記憶體裝置，在該極深度省電模式中僅自該裝置汲取一極小電流量。在某些實施方案中，該極深度省電模式可允許平均電流消耗減少至低於1微安(μA)，且在某些情形中低至300至 400奈安(nA)。
在一項態樣中，一種記憶體裝置包含一電壓調節器，該電壓調節器之輸出為包含一命令使用者介面之該記憶體裝置之各種其他組件提供一電壓供應。藉由將致使停用該電壓調節器之該輸出之一預定軟體命令提供至該記憶體裝置而將該記憶體裝置置於一極深度省電模式中。為使該記憶體裝置離開該極深度省電模式，將一晶片選擇信號提供至該記憶體裝置，該記憶體裝置包含甚至當該記憶體裝置處於該極深度省電模式中時亦保持通電之一喚醒電路。在該記憶體裝置處於該極深度省電模式中時接收到該晶片選擇信號致使啟用該電壓調節器之該輸出，藉此將電力提供至曾完全省電之該等組件。
其他態樣係關於涉及可在一極深度省電模式中操作之一記憶體裝置之方法及系統。
某些實施方案提供以下優點中之一或多者。舉例而言，該記憶體裝置可以保存主控主機處理器上之一通用輸入/輸出(GP I/O)接針以用於其他系統功能之一方式被置於該極深度省電模式中及退出該極深度省電模式。此外，使用一軟體操作碼將該記憶體裝置置於該極深度省電模式中可提供較大靈活性。此外，可消除諸如一低壓降(LDO)調節器之較複雜外部電力管理裝置，藉此減少總體成本。由於某些實施方案可使用較少組件，因此亦可增強可靠性。
依據以下詳細說明、附圖及申請專利範圍，其他態樣、特徵及優點將顯而易見。
如圖1中所圖解說明，一主控主機裝置10(諸如，一微控制器、微處理器、特殊應用積體電路(ASIC)或特殊應用標準產品(ASSP))透過一串列周邊介面(SPI)匯流排14耦合至一從屬記憶體裝置12(諸如，一快閃或其他記憶體裝置)。SPI匯流排14具有各種資料線及控制線，包含：一SPI資料輸入線16，其用於由主機處理器10產生且由記憶體裝置12接收之信號；一SPI資料輸出線18，其用於由記憶體裝置12產生且由主機處理器10接收之信號；一SPI時脈線20，其用於由主機處理器10產生以同步化裝置10、裝置12之間的資料傳送之時脈信號；及一SPI晶片選擇線22，其用於由主機處理器10產生以選擇一特定從屬裝置或周邊裝置之信號。SPI匯流排14亦可耦合至額外SPI裝置。在彼情形中，亦將為其他SPI裝置提供額外晶片選擇線。
在某些實施方案中，記憶體裝置12係可用於多種多樣的數位語音、影像、程式碼及資料儲存應用中之一串列介面順序存取快閃記憶體。然而，本文件中所闡述之技術可與其他類型之記憶體裝置(包含其他類型之非揮發性記憶體裝置及其他類型之快閃或SPI記憶體裝置)一起使用。
在所圖解說明之實例中，主機處理器10及記憶體裝置12中之每一者具有一SPI介面，該SPI介面包含用於連接至SPI匯流排14之適當輸入/輸出接針。舉例而言，透過一晶片選擇接針(CS)啟用記憶體裝置12且經由包含一串列輸入(SI)接針、一串列輸出(SO)接針及一串列時脈(SCK)接針之 一個三線介面存取記憶體裝置12。
確證CS接針會選擇記憶體裝置12。在所圖解說明之實例中，當撤銷確證CS接針時，撤銷選擇該裝置且通常將其置於一待用模式中，且輸出接針(SO)處於一高阻抗狀態中。當撤銷選擇記憶體裝置12時，在輸入接針(SI)上將不接受資料。CS接針上之一高至低轉變用於開始一操作，且一低至高轉變用於結束一操作。
SCK接針用於將一時脈提供至記憶體裝置12且用於控制資料至該裝置及資料自該裝置之流動。在所圖解說明之實例中，存在於SI接針上之命令、位址及輸入資料鎖存於SCK信號之上升邊緣上，而SO接針上之輸出資料鎖定於SCK信號之下降邊緣上。
SI接針用於將資料移位至記憶體裝置12中。在所圖解說明之實例中，SI接針用於包含命令及位址序列之所有資料輸入。SI接針上之資料鎖存於SCK信號之上升邊緣上。每當撤銷選擇記憶體裝置12(亦即，撤銷確證CS接針)時，便忽略存在於SI接針上之資料。
SO接針用於將資料自記憶體裝置12移出。在所圖解說明之實例中，SO接針上之資料鎖定於SCK信號之下降邊緣上。每當撤銷選擇該裝置時(亦即，當撤銷確證CS時)，SO接針便處於一高阻抗狀態中。
一VCC接針用於將源電壓供應至記憶體裝置12，且在所圖解說明之實施方案中，一接地(GND)參考連接至系統接地。記憶體裝置12亦可包含其他接針。
主機處理器10亦包含一SI接針、一SO接針、一SCK接針及一CS接針。其亦可包含其他接針，諸如，一通用輸入/輸出(GS I/O)接針及用於選擇其他SPI裝置中之一者之其他晶片選擇(CS)接針。
圖2圖解說明在某些實施方案中形成記憶體裝置12之部分且可實施為一單個積體電路記憶體裝置晶片之部分之各種功能區塊。一般而言，記憶體裝置12可包含VCC域區塊(亦即，由VCC電力供電且使用VCC電力操作之功能區塊或電路)30、VDD域區塊(亦即，由一經減少電力位準VDD供電且使用經減少電力位準VDD操作之功能區塊或電路)32、高電壓電荷泵34及一記憶體陣列36。記憶體裝置12自身可由一外部VCC電源供應器供電且包含一低壓降(LDO)調節器40，低壓降調節器40之輸出用作一內部晶片上電壓供應以將較低VDD電壓位準提供至VDD域區塊32、高電壓電荷泵34及記憶體陣列36。因此，VDD域區塊32、高電壓電荷泵34及記憶體陣列36由LDO調節器40供電。
在所圖解說明之實例中，VCC域區塊30亦包含一輸入/輸出緩衝器42、位準移位器44及一儲存元件46，儲存元件46儲存LDO調節器40之啟用/停用狀態且可實施為(舉例而言)諸如一正反器電路之一鎖存器。同樣，在所圖解說明之實例中，VDD區塊32包含各種數位電路，諸如：一控制器48；一輸入/輸出控制器50；記憶體52(例如，RAM及/或ROM)；一命令使用者介面(CUI)54；黏附邏輯56，其用以在其他邏輯單元之間介接；及一XY控制器58，其與記 憶體陣列36介接。位準移位器44係在VCC供應域與VDD供應域之間轉換信號之數位傳送裝置。在某些實施方案中，VCC域以2.5伏特操作，而VDD域以1.8伏特操作。在其他實施方案中，該等電壓可不同。
由來自主機處理器10之指令控制記憶體裝置12之操作。在所圖解說明之實例中，一有效指令以CS信號之下降邊緣開始，後續接著一8位元操作碼(opcode)及緩衝器或主記憶體位址位置。
在某些應用中，記憶體裝置12儲存程式碼，可在該應用開啟電源之後將該程式碼複製至外部RAM或嵌入於主機處理器10中之RAM中。若直至下一電力循環才需要存取記憶體裝置12，則可期望將記憶體裝置12置於儘可能低的一電力模式中以便消耗最少電流量。亦可存在其中可期望將記憶體裝置12置於一省電模式中之其他情形。如下文所闡釋，可將記憶體裝置12置於其中僅自該裝置汲取一極小電流量之一極深度省電模式中。在某些實施方案中，該極深度省電模式允許平均電流消耗減少至遠低於1微安(μA)，且在某些情形中低至300至400奈安(nA)。因此，在某些實施方案中，當使該裝置在極深度省電模式中操作時，所揭示技術可使電流消耗減少至幾乎十分之一。然而，在其他實施方案中，極深度省電模式中之實際電力消耗可不同。
以下段落闡述啟用其中完全關斷在VDD域中操作之記憶體裝置12之組件之一極深度省電模式之一協定。該協定亦使得記憶體裝置12能夠退出極深度省電模式。
可藉由經由SPI匯流排14將一唯一預定8位元命令操作碼自主機處理器10提供至緩衝器42來達成進入極深度省電模式。在接收該唯一命令操作碼之後，緩衝器42將該唯一命令操作碼傳遞至命令使用者介面54。然後，命令使用者介面54將該操作碼傳遞至與解碼該命令相關聯之位準移位器44。位準移位器44將該操作碼轉換成適當VCC域電壓位準且將該操作碼傳送至儲存元件46，如上文所提及，儲存元件46可實施為(舉例而言)一正反器電路。然後，儲存元件46產生一信號以致使停用LDO調節器40之輸出。停用LDO調節器40之輸出意指不再給記憶體裝置12之VDD域區塊32以及記憶體陣列36及高電壓電荷泵34供電。因此，在極深度省電模式中，通常由VDD電壓供應供電之所有組件完全省電。與其他低電力模式或待用模式相比，藉由關閉記憶體裝置12中之額外內部電路，極深度省電模式可允許記憶體裝置12消耗較少電力。
由於在極深度省電模式中關閉幾乎所有主動電路以節約電力，因此在極深度省電模式期間輸入/輸出控制器50及命令使用者介面54完全省電。由於將忽略在記憶體裝置12進入極深度省電模式之後(且在其退出彼模式之前)鎖入至該記憶體裝置中之任何額外資料，因此將忽略所有後續命令(直至裝置退出極深度省電模式為止)。另一方面，由於忽略所有命令，因此極深度省電模式可用作防禦程式化操作及抹除操作之一額外保護機制。
當記憶體裝置12處於極深度省電模式中時，該裝置繼續 由VCC電壓供電，以使得VCC域區塊30(包含儲存元件46、LDO調節器40及I/O緩衝器42)保持連接至VCC電壓。然而，在此狀態中，可實施為一相對小電路之LDO調節器40可具有一極小洩漏量，藉此在極深度省電模式期間幫助使記憶體裝置12之總體電力消耗保持在一極低位準。
如圖3之時序圖所圖解說明，可藉由確證記憶體裝置12上之CS接針、鎖入唯一預定命令操作碼且然後撤銷確證CS接針來達成進入極深度省電模式。在撤銷確證CS接針之前，應鎖入完整操作碼。當撤銷確證CS接針時，記憶體裝置12在一時間「tEUDPD」內進入極深度省電模式。在某些實施方案中，若諸如一程式化或抹除循環之一內部自我計時操作正在進行中，則將忽略極深度省電命令。
如上文所提及，在極深度省電模式期間，輸入/輸出控制器50及命令使用者介面54完全省電，且因此記憶體裝置12在其處於極深度省電模式中時忽略所有操作碼命令。此意指，在所圖解說明之實例中，經由SPI匯流排14之SPI資料輸出線18發送之一操作碼命令(亦即，一軟體指令)不能用於使記憶體裝置12離開極深度省電模式。
替代地，為喚醒記憶體裝置12且使其離開極深度省電模式，雙態切換SPI匯流排14之SPI晶片選擇線22上之信號且在記憶體裝置12之CS接針處接收該信號。當裝置12處於極深度省電模式中時，緩衝器42將晶片選擇信號直接傳遞至儲存元件46，儲存元件46產生一信號以致使啟用LDO調節器40之輸出。啟用LDO調節器40之輸出將VDD電壓提供至 各種VDD域區塊32以及高電壓電荷泵34及記憶體陣列36，因此將記憶體裝置12還原至待用模式。因此，儘管使用一軟體命令(亦即，操作碼)將記憶體裝置12置於極深度省電模式中，但僅使用記憶體裝置12之硬體特徵來使該記憶體裝置離開極深度省電模式。
如圖4之實例所圖解說明，為自極深度省電模式退出，加脈衝於SPI匯流排14之SPI晶片選擇線22以確證記憶體裝置12之CS接針。在等待一最小時間「tCSLU」之後，再次撤銷確證記憶體裝置12之CS接針。
為促進簡單軟體開發，可經由SPI資料輸出線18提供一虛設位元組操作碼同時加脈衝於CS接針以致使記憶體裝置12退出極深度省電模式。該虛設位元組操作碼僅僅由記憶體裝置12忽略，此乃因記憶體裝置12仍處於極深度省電模式中。在撤銷確證記憶體裝置12之CS接針之後，裝置12將自極深度省電模式退出且將在一時間「tXUDPD」內返回至待用模式。在所圖解說明之實例中，若在已過去「tXUDPD」時間之前重新確證CS接針以試圖開始一新操作，則將忽略彼操作且將不會回應於彼操作而執行任何操作。替代地，系統等待裝置12返回至待用模式之後才可重新開始正常命令操作。
其他實施方案在申請專利範圍之範疇內。
10‧‧‧主控主機裝置/主機處理器/裝置
12‧‧‧從屬記憶體裝置/記憶體裝置/裝置
14‧‧‧串列周邊介面匯流排
16‧‧‧串列周邊介面資料輸入線
18‧‧‧串列周邊介面資料輸出線
20‧‧‧串列周邊介面時脈線
22‧‧‧串列周邊介面晶片選擇線
30‧‧‧VCC域區塊
32‧‧‧VDD域區塊/VDD區塊
34‧‧‧高電壓電荷泵
36‧‧‧記憶體陣列
40‧‧‧低壓降調節器
42‧‧‧輸入/輸出緩衝器/緩衝器
44‧‧‧位準移位器
46‧‧‧儲存元件
48‧‧‧控制器
50‧‧‧輸入/輸出控制器
52‧‧‧記憶體
54‧‧‧命令使用者介面
56‧‧‧黏附邏輯
58‧‧‧XY控制器
CS‧‧‧晶片選擇接針/接針/信號/晶片選擇
GND‧‧‧接地
GP I/O‧‧‧通用輸入/輸出
SCK‧‧‧串列時脈/接針/信號
SI‧‧‧串列輸入/輸入接針/接針
SO‧‧‧串列輸出/輸出接針/接針
tEUDPD‧‧‧時間
tCSLU‧‧‧最小時間
tXUDPD‧‧‧時間
VCC‧‧‧接針/域區塊/電力/電源供應器/供應域/域/域電壓位準/電壓
圖1係一主機處理器與一記憶體裝置之間的一簡化系統連接。
圖2係展示一實例性記憶體裝置中之各種資料處理單元之一方塊圖。
圖3係將記憶體裝置置於一極深度省電模式中之各種信號之一實例性時序圖。
圖4係用於退出極深度省電模式之各種信號之一實例性時序圖。
12‧‧‧從屬記憶體裝置/記憶體裝置/裝置
14‧‧‧串列周邊介面匯流排
16‧‧‧串列周邊介面資料輸入線
18‧‧‧串列周邊介面資料輸出線
20‧‧‧串列周邊介面時脈線
22‧‧‧串列周邊介面晶片選擇線
30‧‧‧VCC域區塊
32‧‧‧VDD域區塊/VDD區塊
34‧‧‧高電壓電荷泵
36‧‧‧記憶體陣列
40‧‧‧低壓降調節器
42‧‧‧輸入/輸出緩衝器/緩衝器
44‧‧‧位準移位器
46‧‧‧儲存元件
48‧‧‧控制器
50‧‧‧輸入/輸出控制器
52‧‧‧記憶體
54‧‧‧命令使用者介面
56‧‧‧黏附邏輯
58‧‧‧XY控制器

Claims (25)

  1. 一種控制一記憶體裝置之電力消耗之方法，其中該記憶體裝置經組態以由一電源供應器以一第一電壓位準供電，該記憶體裝置包含：一第一組件群組，其使用該第一電壓位準操作；及一第二組件群組，其使用低於該第一電壓位準之一第二電壓位準操作，其中該記憶體裝置進一步包含一電壓調節器，該電壓調節器使用該第一電壓位準操作且可操作以將該第二電壓位準提供為一輸出以給該第二組件群組供電，該方法包括：將指示該記憶體裝置進入至一省電模式中之一軟體命令提供至該記憶體裝置；及回應於在該記憶體裝置中接收到該軟體命令而自動地停用該電壓調節器之該輸出。
  2. 如請求項1之方法，其中該第二組件群組包含一命令使用者介面，該命令使用者介面處置該軟體命令且在停用該電壓調節器之該輸出時被完全關斷。
  3. 如請求項1之方法，其中停用該電壓調節器之該輸出致使該第二組件群組被完全省電。
  4. 如請求項3之方法，其中該第二組件群組包含一記憶體陣列及若干高電壓電荷泵。
  5. 如請求項1之方法，其包含：經由一串列周邊介面匯流排在該記憶體裝置中接收該軟體命令；將該軟體命令傳遞至由該電壓調節器之該輸出供電之 一命令使用者介面；及將對應於該軟體命令之一第一信號傳遞至將一輸出提供至一鎖存器之一位準移位器，該鎖存器之輸出控制是啟用還是停用該電壓調節器輸出。
  6. 如請求項1之方法，其中當停用該電壓調節器之該輸出且該電壓調節器由該第一電壓位準供電時，該記憶體裝置展現少於1微安之平均電流消耗。
  7. 如請求項1之方法，其中當停用該電壓調節器之該輸出且該電壓調節器由該第一電壓位準供電時，該記憶體裝置展現少於400奈安之平均電流消耗。
  8. 如請求項1之方法，其包含：在該記憶體裝置之一晶片選擇接針處接收一雙態切換信號；回應於接收到該雙態切換信號，啟用該電壓調節器之該輸出。
  9. 如請求項1之方法，其包含：將在該晶片選擇接針處接收之該信號傳遞至一鎖存器，該鎖存器之輸出控制是啟用還是停用該電壓調節器。
  10. 如請求項1之方法，其中該第一組件群組包含一鎖存器，該鎖存器之輸出控制是啟用還是停用該電壓調節器。
  11. 一種可在一極深度省電模式中操作之記憶體裝置，該記憶體裝置包括：一命令使用者介面； 一電壓調節器，其輸出為包含該命令使用者介面之該記憶體裝置之各種組件提供一電壓供應，一喚醒電路，其甚至當該記憶體裝置處於該極深度省電模式中時亦保持通電其中該記憶體裝置可操作以藉由接收致使停用該電壓調節器之該輸出之一預定軟體命令而被置於該極深度省電模式中；且其中該記憶體裝置可操作以藉由接收一晶片選擇信號而離開該極深度省電模式，其中在該記憶體裝置處於該極深度省電模式中時接收到該晶片選擇信號致使啟用該電壓調節器之該輸出，藉此將電力提供至在極深度省電模式期間曾完全省電之該記憶體裝置之組件。
  12. 一種經組態以由一電源供應器以一第一電壓位準供電之記憶體裝置，該記憶體裝置包括：一第一組件群組，其使用該第一電壓位準操作；及一第二組件群組，其使用低於該第一電壓位準之一第二電壓位準操作，一電壓調節器，其使用該第一電壓位準操作且可操作以將該第二電壓位準提供為一輸出以給該第二組件群組供電；其中該第一組件群組包含一儲存元件，該儲存元件具有控制是啟用還是停用該電壓調節器之該輸出之一輸出，且其中該第二組件群組包含一命令使用者介面；一位準移位器，其用以在該第二電壓位準與該第一電壓 位準之間轉換來自該命令使用者介面之一信號，且用以以該第一電壓位準將一信號提供至該儲存元件；其中由該命令使用者介面處置該記憶體裝置對指示該記憶體裝置進入至一極深度省電模式中之一預定軟體命令之接收，回應於接收到該預定軟體命令，該命令使用者介面透過該位準移位器將一信號傳遞至該儲存元件以停用該電壓調節器之該輸出；且其中，當停用該電壓調節器之該輸出時，該記憶體裝置接收到一晶片選擇信號致使該儲存元件啟用該電壓調節器之該輸出。
  13. 如請求項12之記憶體裝置，其中該記憶體裝置係藉由一串列周邊介面匯流排耦合至一主機裝置之一快閃記憶體裝置。
  14. 如請求項13之記憶體裝置，其中經由該串列周邊介面匯流排之一資料線接收該預定軟體命令且經由該串列周邊介面匯流排之一晶片選擇線接收該晶片選擇信號。
  15. 如請求項12之記憶體裝置，其中該第二組件群組進一步包含一記憶體陣列。
  16. 如請求項15之記憶體裝置，其中該第二組件群組進一步包含若干高電壓電荷泵。
  17. 如請求項12之記憶體裝置，其中當停用該電壓調節器之該輸出時，即使該電壓調節器由該第一電壓位準供電，該記憶體裝置亦展現少於1微安之平均電流消耗。
  18. 如請求項12之記憶體裝置，其中當停用該電壓調節器之 該輸出時，即使該電壓調節器由該第一電壓位準供電，該記憶體裝置亦展現少於400奈安之平均電流消耗。
  19. 如請求項12之記憶體裝置，其中當停用該電壓調節器之該輸出時，該第二群組中之所有組件被完全省電。
  20. 如請求項12之記憶體裝置，其中該儲存元件包括一鎖存器。
  21. 如請求項12之記憶體裝置，其中該儲存元件包括一正反器電路。
  22. 如請求項12之記憶體裝置，其進一步包含一輸入/輸出緩衝器，其中當停用該電壓調節器之該輸出且該記憶體裝置處於該極深度省電模式中時，該晶片選擇信號係自該輸入/輸出緩衝器直接提供至該儲存元件，該儲存元件之輸出控制是啟用還是停用該電壓調節器。
  23. 一種系統，其包括：一主機控制器；一串列周邊介面匯流排；及一記憶體裝置，其藉由該串列周邊介面匯流排耦合至該主機控制器，其中該記憶體裝置包括：至提供一第一電壓位準之一電源供應器之一連接；一第一組件群組，其使用該第一電壓位準操作；及一第二組件群組，其使用低於該第一電壓位準之一第二電壓位準操作，一電壓調節器，其使用該第一電壓位準操作且可操作以將該第二電壓位準提供為一輸出以給該第二組件群 組供電；其中該第一組件群組包含一儲存元件，該儲存元件具有控制是啟用還是停用該電壓調節器之該輸出之一輸出，且其中該第二組件群組包含一命令使用者介面；一位準移位器，其用以在該第二電壓位準與該第一電壓位準之間轉換來自該命令使用者介面之一信號，且用以以該第一電壓位準將一信號提供至該儲存元件；其中由該命令使用者介面處置該記憶體裝置對指示該記憶體裝置進入至一極深度省電模式中之一預定軟體命令之接收，回應於接收到該預定軟體命令，該命令使用者介面透過該位準移位器將一信號傳遞至該儲存元件以停用該電壓調節器之該輸出，藉此將該記憶體裝置置於該極深度省電模式中；且其中當停用該電壓調節器之該輸出時，該記憶體裝置接收到一晶片選擇信號致使該儲存元件啟用該電壓調節器之該輸出。
  24. 如請求項23之系統，其中甚至當該記憶體裝置處於該極深度省電模式中時，該第一組件群組亦保持連接至該第一電壓位準。
  25. 如請求項24之系統，其中當該記憶體裝置處於該極深度省電模式中時，該第二組件群組被完全省電。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI616747B (zh) * 2015-05-13 2018-03-01 輝達公司 用於供電給記憶體模組之電腦實施方法及子系統
US10445227B2 (en) 2014-12-18 2019-10-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, sensor device, and electronic device
TWI704564B (zh) * 2017-01-25 2020-09-11 聯華電子股份有限公司 記憶體裝置及其電源控制電路

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9037890B2 (en) 2012-07-26 2015-05-19 Artemis Acquisition Llc Ultra-deep power-down mode for memory devices
JP6047033B2 (ja) * 2013-02-25 2016-12-21 ルネサスエレクトロニクス株式会社 Ｌｓｉおよび情報処理システム
US9727119B2 (en) * 2014-10-31 2017-08-08 Atmel Corporation Controlling power states of a device
WO2016204851A1 (en) 2015-06-19 2016-12-22 Adesto Technologies Corporation Ultra-deep power down mode control in a memory device
US10521154B2 (en) 2015-08-21 2019-12-31 Adesto Technologies Corporation Automatic switch to single SPI mode when entering UDPD
US9778723B2 (en) 2015-12-28 2017-10-03 Micron Technology, Inc. Apparatuses and methods for exiting low power states in memory devices
US9922684B2 (en) * 2016-02-11 2018-03-20 Adesto Technologies Corporation Memory device ultra-deep power-down mode exit control
US9898059B2 (en) * 2016-03-13 2018-02-20 Apple Inc. Dynamic control of power consumption based on memory device activity
US10539989B1 (en) 2016-03-15 2020-01-21 Adesto Technologies Corporation Memory device alert of completion of internally self-timed power-up and reset operations
US9978435B1 (en) * 2017-01-25 2018-05-22 Winbond Electronics Corporation Memory device and operation methods thereof
US10802736B2 (en) 2017-07-27 2020-10-13 Qualcomm Incorporated Power down mode for universal flash storage (UFS)
US10657081B2 (en) * 2017-08-25 2020-05-19 Micron Technology, Inc. Individually addressing memory devices disconnected from a data bus
WO2019066980A1 (en) 2017-09-30 2019-04-04 Intel Corporation PERPENDICULAR RETRODIRECT ANTENNAS
CN111566736B (zh) * 2018-02-26 2023-10-31 美光科技公司 经配置以提供外部经调节电压的存储器装置
US10534731B2 (en) * 2018-03-19 2020-01-14 Micron Technology, Inc. Interface for memory having a cache and multiple independent arrays
US10770119B2 (en) * 2018-12-06 2020-09-08 Macronix International Co., Ltd. Memory circuit
US11397460B2 (en) * 2019-06-20 2022-07-26 Western Digital Technologies, Inc. Intelligent power saving mode for solid state drive (ssd) systems
US11500446B2 (en) 2019-09-28 2022-11-15 Intel Corporation Reducing power consumption in nonvolatile memory due to standby leakage current
US11681352B2 (en) 2019-11-26 2023-06-20 Adesto Technologies Corporation Standby current reduction in memory devices
US10877541B1 (en) * 2019-12-30 2020-12-29 Micron Technology, Inc. Power delivery timing for memory
JP7165151B2 (ja) * 2020-02-18 2022-11-02 ウィンボンド エレクトロニクス コーポレーション 半導体装置
TWI714475B (zh) 2020-03-17 2020-12-21 華邦電子股份有限公司 控制裝置以及記憶體系統
CN113724767B (zh) * 2020-05-26 2024-04-12 华邦电子股份有限公司 半导体存储装置及快闪存储器运行方法
CN115808964A (zh) * 2021-09-14 2023-03-17 西安格易安创集成电路有限公司 存储器、存储器控制方法和系统

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1088218C (zh) * 1999-11-14 2002-07-24 邓国顺 用于数据处理系统的快闪电子式外存储方法及其装置
TW527601B (en) * 2000-01-31 2003-04-11 Fujitsu Ltd Internal supply voltage generating circuit in a semiconductor memory device and method for controlling the same
US7539878B2 (en) * 2001-09-19 2009-05-26 Freescale Semiconductor, Inc. CPU powerdown method and apparatus therefor
GB2434491B (en) * 2006-01-24 2007-12-12 Toumaz Technology Ltd Power control circuit
US8041968B2 (en) * 2007-01-04 2011-10-18 Apple Inc. Power management for driving display with baseband portion when application portion is in low power mode
US9037890B2 (en) 2012-07-26 2015-05-19 Artemis Acquisition Llc Ultra-deep power-down mode for memory devices

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10445227B2 (en) 2014-12-18 2019-10-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, sensor device, and electronic device
TWI687657B (zh) * 2014-12-18 2020-03-11 日商半導體能源研究所股份有限公司 半導體裝置、感測裝置和電子裝置
TWI791952B (zh) * 2014-12-18 2023-02-11 日商半導體能源研究所股份有限公司 半導體裝置、感測裝置和電子裝置
TWI616747B (zh) * 2015-05-13 2018-03-01 輝達公司 用於供電給記憶體模組之電腦實施方法及子系統
TWI704564B (zh) * 2017-01-25 2020-09-11 聯華電子股份有限公司 記憶體裝置及其電源控制電路

Also Published As

Publication number Publication date
US9037890B2 (en) 2015-05-19
CN104272388A (zh) 2015-01-07
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TWI582780B (zh) 2017-05-11
EP2877994B1 (en) 2018-08-29
US20150241956A1 (en) 2015-08-27
CN107272875A (zh) 2017-10-20
EP2877994A1 (en) 2015-06-03
WO2014018074A1 (en) 2014-01-30
US9483108B2 (en) 2016-11-01
CN104272388B (zh) 2017-07-07
CN107272875B (zh) 2019-01-15

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