TWI430579B - 電壓位準移位器、電壓位準移位方法以及積體電路 - Google Patents

Description

電壓位準移位器、電壓位準移位方法以及積體電路

本發明主要與半導體電路之領域有關，尤其是用於控制位準移位的電壓位準移位器、積體電路、系統以及方法。

在各種的應用中都會使用到快閃記憶體，快閃記憶體提供隨機存取等處理以儲存例如應用程式的資料。資料可從快閃記憶體單元中多次寫入與讀出，一般的快閃記憶體單元係為一改良式具有堆疊閘(stacked gate)的金屬氧化物半導體電晶體。該堆疊閘包括了一控制閘以及一浮動閘，該控制閘係用來控制電晶體的導通或不導通以控制從汲極(Drain)到源極(Source)的電流，而浮動閘位於控制閘與裝置通道之間。電荷會注入或離開浮動閘，此浮動閘因為由絕緣材料所包圍而變的受到限制。快閃電晶體單元的門檻電壓會隨著浮動閘的充電狀態(charging-state)而改變，且根據浮動閘的充電狀態將二進位資料數值儲存於各個快閃單元中。

浮動閘的充電或放電的過程被稱之為抹除(erasing)或寫入(programming)，抹除或寫入該快閃單元係需要能夠克服像是氧化層所造成的能量障壁(energy barrier)的電子(其中該氧化層介於浮動閘電極與充電電源間)，該電子的能量等級須藉由於能量障壁施加相對大之跨壓以推高至高於該能量障壁之數值。例如，透過將電子由浮動閘注入至控制閘以抹除該快閃單元。控制閘係施加一高的正電壓，而浮動閘則電容性耦接於一低電壓或一負電壓。相同地，在抹除以及寫入的期間，可使用裝置的汲極、源極或通道區來獲得或者釋放電子。

本發明一實施例提出一種電壓位準移位器，包括：一輸入端，接收一輸入電壓訊號，上述輸入電壓訊號包括由一第一電壓狀態轉換至一第二電壓狀態的一第一狀態轉換；一輸出端，輸出一輸出電壓訊號，上述輸出電壓訊號對應於上述輸入電壓訊號的上述第一狀態轉換而具有由一第三電壓狀態轉換至上述第二電壓狀態的一第二狀態轉換；以及一驅動級，耦接於上述輸入端以及上述輸出端之間，上述驅動級包括一第一電晶體以及第二電晶體，其中從在一時間之後，上述第二電壓狀態被免於施加在上述第一電晶體之閘極上以使得上述第一電晶體不導通，其中上述時間係對應於上述第一電壓狀態和上述第二電壓狀態之電壓位準的平均值。

本發明一實施例提出一種電壓位準移位方法，適用於操作一電壓位準移位器，包括接收一輸入電壓訊號，上述輸入電壓訊號包括由一第一電壓狀態轉換至一第二電壓狀態的一第一狀態轉換；在對應於上述第一電壓狀態和上述第二電壓狀態之電壓位準的平均值之一時間之後，免於施加上述第二電壓狀態於一驅動級的一第一電晶體之閘極上以使得上述第一電晶體不導通，其中上述第一電晶體與比上述第一電壓狀態大的一第三電壓狀態耦接；以及輸出一輸出電壓訊號，上述輸出電壓訊號具有相對於上述輸入電壓訊號的上述第一電壓轉換之由一第三電壓狀態轉換至上述第二電壓狀態的一第二狀態轉換。

本發明一實施例提出一種積體電路，包括一電荷幫浦；一電壓線，耦接於上述電荷幫浦；以及一電壓位準移位器，耦接於上述電壓線，其中上述電壓位準移位器更包括：一輸入端，接收一輸入電壓訊號，上述輸入電壓訊號能夠在一轉換期間內由一第一電壓狀態轉換至一第二電壓狀態；一輸出端，輸出相對於上述輸入電壓訊號的一輸出電壓訊號；以及一驅動級，耦接至上述輸入端以及上述輸出端，上述驅動級包括一第一電晶體以及第二電晶體，其中從在對應於上述第一電壓狀態和上述第二電壓狀態之電壓位準的平均值之一時間之後，上述第二電壓狀態被免於施加在上述第一電晶體之閘極上以使得上述第一電晶體不導通。

以上的描述概括了本發明之特徵和技術優點，因此可透過以下所詳細說明之敘述來更了解本發明，該摘要僅簡單描述某些本發明之實施例，但本發明並非僅限於上述實施例。

在此描述本發明之其餘特徵和優點，以構成本發明之申請專利範圍。任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

常見的快閃記憶體電路中係具有一電壓位準移位器。該常見的電壓位準移位器就像是一高電壓開關，而電壓位準移位器係由一驅動級(driver stage)、一N通道金屬氧化物半導體(簡稱NMOS)電晶體N1、一P通道金屬氧化物半導體(簡稱PMOS)電晶體P1以及一反相器所組成的。N通道金屬氧化物半導體電晶體N1以及P通道金屬氧化物半導體電晶體P1串聯耦接，並且與該驅動級並聯配置。該反相器耦接於N通道金屬氧化物半導體電晶體N1與驅動級之間，P通道金屬氧化物半導體電晶體P1的源極端則與一低電壓VSS耦接。當輸入電壓訊號為高的情況下，驅動級的輸出端則會輸出一高電壓HV；當輸入電壓訊號為低的情況下，驅動級的輸出端則輸出一低電壓VSS。

一般的驅動級係由N通道金屬氧化物半導體電晶體N2和一P通道金屬氧化物半導體電晶體P2所組成的，該P通道金屬氧化物半導體電晶體P2和該N通道金屬氧化物半導體電晶體N2係串聯在高電壓HV和低電壓VSS之間，該N通道金屬氧化物半導體電晶體N2之源極端與高電壓HV耦接，而該P通道金屬氧化物半導體電晶體P2之源極端與低電壓VSS耦接。而該N通道金屬氧化物半導體電晶體N2和P通道金屬氧化物半導體電晶體P2之汲極端作為該電壓位準移位器的輸出端，該電壓位準移位器的輸出端耦接至P通道金屬氧化物半導體電晶體P1的閘極，而P通道金屬氧化物半導體電晶體P1的汲極耦接至P通道金屬氧化物半導體電晶體P2的閘極。

當輸入電壓訊號為高的情況下，N通道金屬氧化物半導體電晶體N1係為導通的，該反相器將高電壓狀態轉為低電壓狀態，使得N通道金屬氧化物半導體電晶體N2不導通。導通的N通道金屬氧化物半導體電晶體N1則將P通道金屬氧化物半導體電晶體P1之汲極耦接至低電壓VSS，該低電壓VSS可導通將高電壓HV耦接至電壓位準移位器之輸出端的P通道金屬氧化物半導體電晶體P2。

當輸入電壓訊號從高電壓狀態轉至低電壓狀態時，則N通道金屬氧化物半導體電晶體N1不導通。緊接著，將低電壓狀態施加於反相器以將低電壓狀態轉為高電壓狀態，高電壓狀態則施加於N通道金屬氧化物半導體電晶體N2的閘極，因此導通了N通道金屬氧化物半導體電晶體N2。當高電壓狀態施加於N通道金屬氧化物半導體電晶體N2的閘極時，低電壓狀態依舊施加於P通道金屬氧化物半導體電晶體P2的閘極。可發現N通道金屬氧化物半導體電晶體N2以及P通道金屬氧化物半導體電晶體P2完全被導通，該完全被導通的N通道金屬氧化物半導體電晶體N2以及P通道金屬氧化物半導體電晶體P2會導致由高電壓HV流至低電壓VSS的大漏電流(leakage current)。即使完全導通的時間非常短，由於大漏電流的關係，依舊不希望發生電流通過完全被導通的N通道金屬氧化物半導體電晶體N2以及P通道金屬氧化物半導體電晶體P2的情形。該電荷損失將會拉降了高電壓HV，導致在高電壓操作下的快閃記憶體之各裝置、電晶體且/或電路損壞。

因此，根據上述說明，具有一預期的電荷損失的電壓位準移位器、積體電路、系統以及用於控制位準移位器之方法，實為所冀。

可了解的是接下的內容係為了實踐本發明不同的技術特徵的實施例或範例。為了簡化本發明，在下面敘述中具體描述該組成以及安排的例子，想當然爾，這些僅為範例，並非為限制。除此之外，本實施例可能會重複某些參考數字以及文字，該重複的目的係為了簡化和清楚描述，並非拿來指定各種所討論的實施例且/或結構間的關係。並且，像是在本發明中一元件在另一元件上面，相連，且/或耦接等之結構可包括元件以直間接觸的方式型態之實施例，也可包括其他元件在插入其他元件中形成的實施例，像這樣亦是直接接觸。此外，形容空間的詞彙，例如下方、上方、水平、垂直、之下、之上、上、下、頂部、底部等，或其中衍生字(例如：水平地、向下地、向上地等)被使用來描述實施例中一元件與另一元件的關係。形容空間的詞彙可涵蓋包括元件裝置的不同導向。

第1圖係顯示一積體電路的示意圖。在第1圖中，一積體電路100包括一電荷幫浦(Charge pump)110、一電壓線115以及一電壓位準移位器120。該電荷幫浦110與電壓線115耦接，電壓線115與電壓位準移位器120耦接。積體電路100包括一非揮發性記憶體電路，例如：快閃記憶體(flash)、可抹除可編程唯讀記憶體(EPROM)、電子可抹除可編程唯讀記憶體(E2PROM)、靜態隨機存取記憶體(SRAM)電路、一整合式靜態隨機存取記憶體電路、動態隨機存取記憶體(DRAM)電路、一元件可程式邏輯閘陣列(Field Programmable Gate Array)電路，一邏輯電路且/或其他積體電路。

電荷幫浦110可將一電壓狀態加壓至另一電壓狀態，在使用快閃記憶體電路之有些實施例中，電荷幫浦110可將大約1.8伏特的內部操作電壓VDD加壓變成大約10~13伏特的加壓電壓VPP。電壓線115可傳送加壓電壓VPP至各個操作於高電壓之裝置、電晶體、二極體且/或具有積體電路120的電路中。

關於第1圖，電壓線115將加壓電壓VPP耦接至作為高電壓輸出的電壓位準移位器120。電壓位準移位器120包括了一輸入端120a、一輸出端120b以及一驅動級130。輸入端120a接收一輸入電壓訊號，該輸入電壓訊號從一電壓狀態像是高電壓狀態或電壓VDD轉換到另一電壓狀態像是低電壓狀態或0伏特(在此，輸入電壓訊號之電壓狀態轉換稱之為一第一狀態轉換)。該輸出電壓訊號從一高電壓狀態像是於電壓線115上的加壓電壓VPP轉換到相對於輸入端120a所收到的輸入電壓訊號之電壓狀態像是VSS或接地(在此，輸出電壓訊號之電壓狀態轉換稱之為一第二狀態轉換)。值得注意的是，在有些實施例中，當輸入端120a所收到的輸入電壓訊號係為高的情況下，則電壓位準移位器120則在輸出端120b輸出該加壓電壓VPP；而當輸入端120a所收到的輸入電壓訊號係為低的情況下，則電壓位準移位器120則在輸出端120b輸出低電壓VSS。

耦接於輸入端120a和輸出端120b之間的驅動級130包括了一第一電晶體，例如電晶體131，以及一第二電晶體，例如電晶體133。電晶體131和電晶體133各包括了一閘極端、一源極端以及一汲極端。該電晶體131的源極端耦接至提供加壓電壓VPP的電壓線115，該電晶體133的源極端與電壓源(例如接地或VSS)耦接。該電晶體131的閘極端與電晶體133的閘極端相互耦接，並且耦接至電壓位準移位器120的輸出端120b。

大約來說，從時間t1開始，其中時間t1係對應於第一電壓狀態和第二電壓狀態的電壓大小之平均值(例如VDD的1/2之大小，顯示於第2圖中)，則第二電壓狀態(例如：0伏特)不再施加於電晶體131之閘極，因此，電晶體131大體上不導通。第2圖係顯示一輸入電壓訊號的電壓狀態變化以及驅動級的第一電晶體之閘極的電壓狀態。在第2圖中，該輸入電壓訊號由高電壓狀態(例如：VDD)轉為低電壓狀態(例如：0伏)。在時間t1，輸入電壓訊號的電壓大約為VDD的1/2之大小，而另外，從時間t1開始，電晶體131之閘極的電壓狀態就開始從低電壓狀態(0伏)往高電壓狀態(VDD)上升，使得電晶體131不導通。在有些實施例中，大約從時間t1開始之意思代表大約從1ns或稍微慢於時間t1。在其他實施例中，大約從時間t1開始之意思代表大約稍微慢於0.5ns或稍微慢於時間t1。

值得注意的，一般的電壓位準移位器係具有包括PMOS電晶體P2和NMOS電晶體N2的驅動級。當輸入電壓訊號係為高電壓的情況下，則導通了PMOS電晶體P2；而當輸入電壓訊號由VDD轉為0伏之情況下，則高電壓狀態是施加在NMOS電晶體N2的閘極，而低電壓狀態0伏係施加在PMOS電晶體P2的閘極。則NMOS電晶體N2和PMOS電晶體P2皆是導通的，即使NMOS電晶體N2和PMOS電晶體P2皆完全導通的期間相當短暫，由高電壓HV至低電壓VSS的漏電流依舊相當大，例如：1.5mA。在有些實施例中，使用0.18μm的CMOS電晶體以及2.7V的加壓電壓，則漏電流可能會導致大約為1pC(pico coulmb)的電荷損失。電荷損失將會拉低了高電壓HV，損毀了在高電壓下操作的裝置、電晶體且/或電路。

相對於一般的電壓位準移位器，電壓位準移位器120在大約從時間t1(時間t1係對應於大約1/2VDD大小的電壓狀態)開始則移除施加電晶體131之閘極的低電壓0伏。大約在時間t1之後，電晶體133之閘極的電壓往電壓狀態VDD的同時，電晶體131之閘極的電壓不再是低電壓0伏，因此，大約在時間t1之後，電晶體131和電晶體133則不再同時被導通，由電壓線115至低電壓VSS的漏電流將是預期中的變小(大約0.8mA或更少)。在有些使用2.7伏加壓電壓和0.18μm的CMOS電晶體的實施例中，對應於高電壓變至低電壓的輸入電壓訊號之電荷損失於時間t1之後則大約為0.5pC(係表示於第3圖中)，值得注意的是，大約為0.5pC的電荷損失僅僅為一範例，熟悉此技藝之人士可過透修改加壓電壓或/且電晶體131和133的尺寸大小來預期性地減少電荷損失，而本發明之範圍並非僅限於此。

值得注意的是，描述在以上第1圖至第3圖的輸入和輸出電壓訊號的轉換狀態僅僅為示範，且電壓狀態VDD、VSS、VPP且/或0伏也皆僅僅為示範。因此，熟悉此技藝人士可修改輸入和輸出電壓訊號的電壓轉換且/或電壓狀態來達成所想要的電壓位準移位器之操作。

第4圖係顯示根據本發明之一實施例之電壓位準移位器的示意圖。在第4圖中，電壓位準移位器120包括了一反相器，例如：反相器410，其中該反相器410與輸入端120a耦接。一第三電晶體(例如電晶體415)係耦接於反相器410，該電晶體415具有一汲極端和一源極端，該電晶體415之汲極端耦接於具有加壓電壓VPP的電壓線115(表示於第1圖中)。

電壓位準移位器120包括了耦接於該輸出端120b的一第四電晶體(例如電晶體420)，電晶體420具有一汲極端和一源極端，該電晶體420之源極端耦接於具有加壓電壓VPP的電壓線115(表示於第1圖中)。

電壓位準移位器120包括了一第五電晶體(例如電晶體425)，該電晶體425耦接於該輸入端120a，電晶體425具有一汲極端和一源極端，並且電晶體425的源極端與電晶體415和420耦接。

電壓位準移位器120包括了一第六電晶體(例如電晶體430)，並且該電晶體430耦接於該輸入端120a。電晶體430具有一汲極端和一源極端，電晶體430之汲極端係耦接於電晶體425的汲極端以及驅動級130的電晶體131和133之閘極。

以下的描述係有關於電壓位準移位器120之示範操作。當在輸入端120a的輸入電壓訊號為高的情況下(例如電壓狀態為VDD)，則該電壓狀態VDD使得電晶體425未導通以及使得電晶體430導通。導通的電晶體430使得一節點a耦接至一低電壓(例如電壓VSS或接地)。如第4圖所表示的，該節點a係耦接至電晶體131和133的閘極，並且電晶體131和133的閘極相互耦接。電壓狀態VSS係耦接至電晶體131和133的閘極，使得電晶體133未導通而電晶體131導通，該導通的電晶體131將加壓電壓VPP耦接至電壓位準移位器120之輸出端120b，該加壓電壓VPP(大約為10-13伏)即為輸出端120b上的輸出。

當輸入電壓訊號由電壓狀態VDD降低為低電壓狀態(例如：0伏)，該0伏的電壓狀態將使得電晶體430未導通，且使得電晶體425導通。值得注意的是，反相器410可將0伏的電壓狀態轉變為電壓狀態VDD。而電壓狀態VDD則會導通了電晶體415，而導通的電晶體415和電晶體425則將加壓電壓VPP耦接至該節點a以及電晶體131和133的閘極。加壓電壓VPP使得電晶體131不導通，但相對地導通了電晶體133。導通的電晶體133則將輸出端120b和電晶體420之閘極耦接至電壓狀態VSS。電壓狀態VSS將使得電晶體420不導通，該未導通的電晶體420協助上拉在節點a上的電壓朝向加壓電壓之大小。

關於第2圖和第4圖，當輸入電壓訊號從電壓VDD降至1/2VDD或更低時，電晶體425開始導通。由反相器410輸出的電壓狀態亦開始導通電晶體415，大約於時間t1後，節點a上的電壓狀態則會開始朝向加壓電壓上拉，而節點a中上拉的電壓狀態可導通電晶體133以及使得電晶體131不導通。因相同的上拉電壓狀態被施加於電晶體131和133的閘極，則電晶體131之閘極電壓不受0伏的電壓狀態影響，而電晶體133之閘極電壓不受電壓狀態VDD所影響，因此電晶體131和133不會同時被導通，減少了由加壓電壓VPP至電壓狀態VSS的漏電流。漏電流所造成的電荷損失則下降至不會大幅地下拉電壓線115的加壓電壓狀態之電壓等級。

值得一提的是，電晶體415-430的種類和數目多寡以及反相器420僅為描述於第4圖中的一實施例。例如，亦可增加額外的反相器以改變電壓訊號的狀態，也可增加額外的電晶體來控制經驅動級的漏電流，熟悉此技藝人士可透過改變電晶體之種類或數量以及反相器420來達成一所需要的電壓位準移位器。

第5圖係顯示一系統之示意圖，其中該系統包括了一示範的記憶體電路。在第5圖中，一系統500包括與一積體電路100耦接的一處理器510。在有些實施例中，處理器510可為一處理單元、中央處理單元、數位訊號處理器、或可適用於記憶體電路之資料存取的處理器。

在有些實施例中，處理器510和積體電路100可構成物理上或電路上耦接至印刷線路板(PWB)或印刷電路板(PCB)的一系統以形成一電子裝置。該電子裝置可能為一電子系統(例如：電腦、無線通訊裝置、電腦相關周邊設備、娛樂裝置等)的一部分。

在有些例子中，包括積體電路100的系統500可提供在一晶片中的全面之系統，即被稱之為系統單晶片(system on a chip，簡稱SOC)或系統積體電路(system on integrated circuit，簡稱SOIC)的裝置。這些系統單晶片裝置可提供像是被來執行手機(cell phone)、個人資料助理(Personal Digital Assistant，簡稱PDA)、數位視頻錄像設備(digital VCR)、數位動態攝影機、數位相機、MP3播放器的所有電路或者在單一積體電路上等類似的裝置。

以上敘述係用來概述實施例中的特徵以便於熟悉此技藝人士可對本發明更透徹的了解。為了實踐相同的目的且/或達到在此所介紹實施例的相同優點，熟悉此技藝人士可更加地了解可透過使用本發明為基礎加以設計或修改其過程和結構。熟悉此技藝人士可瞭解相等的結構是不違背本發明之精神和範圍的，並且在不違背本發明之精神和範圍下可作各種的變化、替代以及交換。

100．．．積體電路

110．．．電荷幫浦

115．．．電壓線

120．．．電壓位準移位器

120a．．．輸入端

120b．．．輸出端

130．．．驅動級

131．．．電晶體

133．．．電晶體

410．．．反相器

415、420、425、430．．．電晶體

500．．．系統

510．．．處理器

a．．．節點

第1圖係顯示一積體電路的示意圖。

第2圖係顯示一輸入電壓訊號的電壓狀態變化以及驅動級的第一電晶體之閘極的電壓狀態。

第3圖係顯示根據本發明實施例所述之電壓位準移位器的漏電流之模擬結果。

第4圖係顯示一電壓位準移位器的示意圖。

第5圖係顯示包括一積體電路的系統之示意圖。

100．．．積體電路

110．．．電荷幫浦

115．．．電壓線

120．．．電壓位準移位器

120a．．．輸入端

120b．．．輸出端

130．．．驅動級

131．．．電晶體

133．．．電晶體

Claims (11)

1. 一種電壓位準移位器，包括：一輸入端，接收一輸入電壓訊號，上述輸入電壓訊號包括由一第一電壓狀態轉換至一第二電壓狀態的一第一狀態轉換；一輸出端，輸出一輸出電壓訊號，上述輸出電壓訊號對應於上述輸入電壓訊號的上述第一狀態轉換而具有由一第三電壓狀態轉換至上述第二電壓狀態的一第二狀態轉換；一驅動級，耦接於上述輸入端以及上述輸出端之間，上述驅動級包括一第一電晶體以及第二電晶體；一反相器，具有一輸入端耦接於上述輸入端；一第三電晶體，具有一閘極耦接於上述反相器之輸出端，上述第三電晶體具有一汲極和源極，上述第三電晶體之汲極耦接於上述電壓線：一第四電晶體，耦接於上述輸出端，上述第四電晶體具有一汲極和源極，上述第四電晶體之源極耦接於上述電壓線：一第五電晶體，耦接於上述輸入端，上述第三電晶體具有一汲極和源極，上述第五電晶體之源極耦接於上述第三電晶體和上述第四電晶體：以及一第六電晶體，耦接於上述輸入端，上述第六電晶體具有一汲極和源極，上述第六電晶體之汲極與上述第五電晶體之汲極以及上述第一和上述第二電晶體之閘極耦接。
2. 如申請專利範圍第1項所述之電壓位準移位器，其中對應於上述第一電壓狀態和上述第二電壓狀態之電壓位準的平均值的上述時間為1ns或小於1ns。
3. 如申請專利範圍第2項所述之電壓位準移位器，其中由對應於上述第一電壓狀態和上述第二電壓狀態之電壓位準的平均值之上述時間開始，對應於上述第一狀態轉換的一電荷漏損係通過上述第一電晶體和上述第二電晶體，以及上述電荷漏損為0.5pC或小於0.5pC。
4. 如申請專利範圍第1項所述之電壓位準移位器，其中上述第一電晶體的閘極係耦接於上述第二電晶體的閘極，並且上述第一電晶體的閘極和上述第二電晶體的閘極係耦接在一相同的電壓。
5. 如申請專利範圍第1項所述之電壓位準移位器，其中上述第一電壓狀態之大小為一操作電壓，以及上述第二電壓狀態之大小為0伏。
6. 如申請專利範圍第5項所述之電壓位準移位器，其中上述第一電晶體的源極耦接至可提供一加壓電壓的一電壓線，並且上述加壓電壓之大小大於上述操作電壓。
7. 一種電壓位準移位方法，適用於操作一電壓位準移位器，包括接收一輸入電壓訊號，上述輸入電壓訊號包括由一第一電壓狀態轉換至一第二電壓狀態的一第一狀態轉換；在對應於上述第一電壓狀態和上述第二電壓狀態之電壓位準的平均值之一時間之後，免於施加上述第二電 壓狀態於一驅動級的一第一電晶體之閘極上以使得上述第一電晶體不導通，其中上述第一電晶體與比上述第一電壓狀態大的一第三電壓狀態耦接；以及輸出一輸出電壓訊號，上述輸出電壓訊號具有相對於上述輸入電壓訊號的上述第一電壓轉換之由一第三電壓狀態轉換至上述第二電壓狀態的一第二狀態轉換，其中對應於上述第一電壓狀態和上述第二電壓狀態之電壓位準的平均值的上述時間為1ns或小於1ns。
8. 如申請專利範圍第7項所述之電壓位準移位方法，其中由對應於上述第一電壓狀態和上述第二電壓狀態之電壓位準的平均值之上述時間開始，對應於上述第一狀態轉換的一電荷漏損係通過上述第一電晶體和上述第二電晶體，以及上述電荷漏損為0.5pC或小於0.5pC。
9. 如申請專利範圍第7項所述之電壓位準移位方法，更包括：供應一相同的電壓至上述驅動級中的上述第一電晶體的閘極以及一第二電晶體的閘極。
10. 如申請專利範圍第7項所述之電壓位準移位方法，其中上述第一電壓狀態之大小為一操作電壓，以及上述第二電壓狀態之大小為0伏特。
11. 一種積體電路，包括一電荷幫浦；一電壓線，耦接於上述電荷幫浦；以及一電壓位準移位器，耦接於上述電壓線，其中上述電壓位準移位器更包括： 一輸入端，接收一輸入電壓訊號，上述輸入電壓訊號能夠在一轉換期間內由一第一電壓狀態轉換至一第二電壓狀態；一輸出端，輸出相對於上述輸入電壓訊號的一輸出電壓訊號；以及一驅動級，耦接至上述輸入端以及上述輸出端，上述驅動級包括一第一電晶體以及第二電晶體；一反相器，具有一輸入端耦接於上述輸入端；一第三電晶體，具有一閘極耦接於上述反相器之輸出端，上述第三電晶體具有一汲極和源極，上述第三電晶體之汲極耦接於上述電壓線：一第四電晶體，耦接於上述輸出端，上述第四電晶體具有一汲極和源極，上述第四電晶體之源極耦接於上述電壓線：一第五電晶體，耦接於上述輸入端，上述第三電晶體具有一汲極和源極，上述第五電晶體之源極耦接於上述第三電晶體和上述第四電晶體：以及一第六電晶體，耦接於上述輸入端，上述第六電晶體具有一汲極和源極，上述第六電晶體之汲極與上述第五電晶體之汲極以及上述第一和上述第二電晶體之閘極耦接。