CN107481759B - 一种外部双电压输入选择开关电路及电子装置 - Google Patents

一种外部双电压输入选择开关电路及电子装置 Download PDF

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Abstract

本发明提供一种外部双电压输入选择开关电路及电子装置，所述选择开关电路包括参考电压控制单元、电压抬升单元以及一第一NMOS晶体管，其中：参考电压控制单元配置为基于一参考电压输出控制电压信号给电压抬升单元；电压抬升单元连接至第一NMOS晶体管的栅极，配置为基于所述控制电压信号输出一栅极电压给所述栅极；第一NMOS晶体管的漏极连接至所述选择开关电路的输出端，第一NMOS晶体管的源极连接至负电荷泵偏置电压。根据本发明，借助于参考电压控制单元和电压抬升单元的共同作用，可以控制第一NMOS晶体管的栅极电压与衬底电压之间的电压差小于4V，提升第一NMOS晶体管的可靠性，使所述选择开关电路输出的电压满足NVM存储单元编写和擦除操作的要求。

Description

一种外部双电压输入选择开关电路及电子装置
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种外部双电压输入选择开关电路及电子装置。
背景技术
非易失性存储器(NVM)电路中的存储单元进行编写和擦除操作时需要较高的负电荷泵偏置电压(pump bias)，例如正偏压或负偏压。如果非易失性存储器芯片可以支持较高的击穿电压和较强的栅氧化物击穿特性(GOI)，上述编写和擦除操作过程不存在任何问题。然而，现有的物联网(Internet of Things)工艺将具有低功耗的中压器件(例如3.3V器件)应用于NVM存储单元的编写和擦除操作，这就限制了NVM存储单元在较高偏压条件下运行时的击穿电压和栅氧化物击穿特性的提升。
发明内容
针对现有技术的不足，本发明提供一种外部双电压输入选择开关电路，包括参考电压控制单元、电压抬升单元以及一第一NMOS晶体管，其中：
所述参考电压控制单元配置为基于一参考电压输出控制电压信号给所述电压抬升单元；
所述电压抬升单元连接至所述第一NMOS晶体管的栅极，配置为基于所述控制电压信号输出一栅极电压给所述栅极；
所述第一NMOS晶体管的源极连接至所述选择开关电路的输出端，所述第一NMOS晶体管的漏极连接至负电荷泵偏置电压。
示例性地，所述电压抬升单元包括一二极管串和一第二NMOS晶体管，所述二极管串的第一端连接所述第二NMOS晶体管的源极。
示例性地，所述控制电压信号连接所述第二NMOS晶体管的栅极，所述第二NMOS晶体管的漏极连接至所述负电荷泵偏置电压。
示例性地，所述电压抬升单元的第一输入端连接至用于控制所述二极管串开关的控制信号，所述第二NMOS晶体管的源极连接至所述电压抬升单元的输出端，所述输出端连接至所述第一NMOS晶体管的栅极。
示例性地，所述二极管串由多个PMOS晶体管串联而成，在所述二极管串中，所述PMOS晶体管的源极与其邻接的PMOS晶体管的漏极相接，每个所述PMOS晶体管的源极与栅极相接。
示例性地，所述电压抬升单元还包括用于控制所述二极管串开关的第三PMOS晶体管，用于控制所述二极管串开关的控制信号连接至所述第三PMOS晶体管的栅极，所述第三PMOS晶体管的漏极连接至高电源电压Vdd，所述第三PMOS晶体管的源极连接至所述二极管串的第二端。
示例性地，所述参考电压控制单元的第一输入端连接至低电源电压VSS，所述参考电压控制单元的第二输入端连接至参考电压VREF，所述参考电压控制单元的输出端连接至所述第二NMOS晶体管的栅极。
示例性地，所述参考电压控制单元的第一输入端连接至第三NMOS晶体管的漏极，所述参考电压控制单元的第二输入端连接至所述第三NMOS晶体管的栅极，所述第三NMOS晶体管的源极连接至第一PMOS晶体管的源极，所述第一PMOS晶体管的源极和栅极连接在一起并连接至第二PMOS晶体管的栅极，所述第一PMOS晶体管的漏极和所述第二PMOS晶体管的漏极连接在一起并连接至高电源电压Vdd，所述第二PMOS晶体管的源极连接至另一二极管串的第一端，所述另一二极管串的第二端连接至所述参考电压控制单元的输出端。
示例性地，所述第一NMOS晶体管的栅极电压为所述负电荷泵偏置电压与所述二极管串中PMOS晶体管的数目和每个所述PMOS晶体管的阈值电压的乘积之间的加和。
在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述外部双电压输入选择开关电路。
根据本发明，当所述第一NMOS晶体管为中压器件(例如3.3V器件)时，借助于所述参考电压控制单元和电压抬升单元的共同作用，可以控制所述第一NMOS晶体管的栅极电压与衬底电压之间的电压差小于4V，提升所述第一NMOS晶体管的可靠性，使从所述第一NMOS晶体管的漏极输出的电压VOUT满足NVM存储单元的编写和擦除操作的要求。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有的外部双电压输入选择开关电路的示意图；
图2为根据本发明示例性实施例一的外部双电压输入选择开关电路的示意图；
图3为对图2示出的外部双电压输入选择开关电路进行模拟运行获得的模拟结果示意图；
图4为根据本发明示例性实施例二的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽晶体管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
现有的物联网工艺将具有低功耗的中压器件(例如3.3V器件)应用于NVM存储单元的编写和擦除操作，这就限制了NVM存储单元在较高偏压条件下运行时的击穿电压和栅氧化物击穿特性的提升。
如图1所示，其示出了现有的外部双电压输入选择开关电路的示意图，通过该外部双电压输入选择开关电路可以输出NVM存储单元的编写和擦除操作所需要的负电荷泵偏置电压。
负电压传输电路100具有第一输入端、第二输入端和输出端，第一输入端连接到工作电压VCC，通常为1.5V，第二输入端连接到负电荷泵偏置电压VNN，通常为-6.0V。输出端连接到NMOS晶体管101的栅极。NMOS晶体管101的漏极连接到电压VNN，NMOS晶体管101的源极连接到电压VOUT，电压VOUT为输出的负电荷泵偏置电压或其它的偏置电压。
负电压传输电路100的第一输入端所连接到的电压VCC为1.5V，负电压传输电路100的第二输入端所连接的电压VNN为-6.0V，当负电压传输电路100的产生的逻辑信号选择从输出端输出的电压为1.5V时，NMOS晶体管101的栅极与衬底之间电压差(bias difference)为7.5V，当负电压传输电路100的产生的逻辑信号选择从输出端输出的电压为-6.0V时，NMOS晶体管101的栅极与衬底之间电压差为0V。
二极管102的一端连接到电压VNN，二极管102的另一端连接到电压VCC。
如果将高压器件(例如超过5.0V器件)应用于NVM存储单元的编写和擦除操作，则可以支持击穿电压和栅氧化物击穿特性超过10V，即使NMOS晶体管101的栅极与衬底之间的电压差的数值大于7.5V，该外部双电压输入选择开关电路的运行也不存在任何问题。
如果将低压或中压器件应用于NVM存储单元的编写和擦除操作，则负电荷泵偏置电压的传输值过低导致器件可靠性的下降，该外部双电压输入选择开关电路也就不能作为物联网工艺中的外部双电压输入选择开关电路。例如，将3.3V器件应用于NVM存储单元的编写和擦除操作，上述3.3V器件将不能支持超过大于4V的电压差，进而影响NMOS晶体管101的可靠性，造成从NMOS晶体管101的源极输出的VOUT不满足要求。
为了解决上述技术问题，本发明提出了一种新的外部双电压输入选择开关电路，其包括参考电压控制单元、电压抬升单元以及一第一NMOS晶体管，其中：所述参考电压控制单元配置为基于一参考电压输出控制电压信号给所述电压抬升单元；所述电压抬升单元连接至所述第一NMOS晶体管的栅极，配置为基于所述控制电压信号输出一栅极电压给所述栅极；所述第一NMOS晶体管的源极连接至所述选择开关电路的输出端，所述第一NMOS晶体管的漏极连接至负电荷泵偏置电压。
所述电压抬升单元包括一二极管串和一第二NMOS晶体管，所述二极管串的第一端连接所述第二NMOS晶体管的源极。所述控制电压信号连接所述第二NMOS晶体管的栅极，所述第二NMOS晶体管的漏极连接至所述负电荷泵偏置电压。所述电压抬升单元的第一输入端连接至用于控制所述二极管串开关的控制信号，所述第二NMOS晶体管的源极连接至所述电压抬升单元的输出端，所述输出端连接至所述第一NMOS晶体管的栅极。所述二极管串由多个PMOS晶体管串联而成，在所述二极管串中，所述PMOS晶体管的源极与其邻接的PMOS晶体管的漏极相接，每个所述PMOS晶体管的源极与栅极相接。所述电压抬升单元还包括用于控制所述二极管串开关的第三PMOS晶体管，用于控制所述二极管串开关的控制信号连接至所述第三PMOS晶体管的栅极，所述第三PMOS晶体管的漏极连接至高电源电压Vdd，所述第三PMOS晶体管的源极连接至所述二极管串的第二端。
所述参考电压控制单元的第一输入端连接至低电源电压VSS，所述参考电压控制单元的第二输入端连接至参考电压VREF，所述参考电压控制单元的输出端连接至所述第二NMOS晶体管的栅极。所述参考电压控制单元的第一输入端连接至第三NMOS晶体管的漏极，所述参考电压控制单元的第二输入端连接至所述第三NMOS晶体管的栅极，所述第三NMOS晶体管的源极连接至第一PMOS晶体管的源极，所述第一PMOS晶体管的源极和栅极连接在一起并连接至第二PMOS晶体管的栅极，所述第一PMOS晶体管的漏极和所述第二PMOS晶体管的漏极连接在一起并连接至高电源电压Vdd，所述第二PMOS晶体管的源极连接至另一二极管串的第一端，所述另一二极管串的第二端连接至所述参考电压控制单元的输出端。所述第一NMOS晶体管的栅极电压为所述负电荷泵偏置电压与所述二极管串中PMOS晶体管的数目和每个所述PMOS晶体管的阈值电压的乘积之间的加和。
根据本发明，当所述第一NMOS晶体管为中压器件(例如3.3V器件)时，所述电压抬升单元输出给所述第一NMOS晶体管栅极的电压为-2V到-3V，借助于所述参考电压控制单元和电压抬升单元的共同作用，可以控制所述第一NMOS晶体管的栅极电压与衬底电压之间的电压差小于4V，提升所述第一NMOS晶体管的可靠性，使从所述第一NMOS晶体管的源极输出的电压VOUT满足NVM存储单元的编写和擦除操作的要求。
下面，结合示例性实施例一阐释本发明提出的外部双电压输入选择开关电路，以解决上述问题。
[示例性实施例一]
参照图2，其中示出了根据本发明示例性实施例一的外部双电压输入选择开关电路的示意图。
该外部双电压输入选择开关电路包括参考电压控制单元200、电压抬升单元201和第一NMOS晶体管N1。
参考电压控制单元200用于产生第二NMOS晶体管N2的栅极电压，并借助第二NMOS晶体管N2的栅极电压来控制第一NMOS晶体管N1的栅极电压与衬底电压之间的电压差。
参考电压控制单元200的第一输入端(第三NMOS晶体管N3的漏极)连接至低电源电压VSS，参考电压控制单元200的第二输入端(第三NMOS晶体管N3的栅极)连接至参考电压VREF(例如1.2V)。第三NMOS晶体管N3的源极连接至第一PMOS晶体管P1的源极，第一PMOS晶体管P1的源极和栅极连接在一起并连接至第二PMOS晶体管P2的栅极，第一PMOS晶体管P1的漏极和第二PMOS晶体管P2的漏极连接在一起并连接至高电源电压Vdd，第二PMOS晶体管P2的源极连接至第一二极管串的第一端(输入端、组成第一二极管串的起始PMOS晶体管的漏极)，第一二极管串的第二端(输出端、组成第一二极管串的终末PMOS晶体管的源极)连接至参考电压控制单元200的输出端。第一二极管串由多个PMOS晶体管串联而成，PMOS晶体管的数目不限于图例中示出的三个，可以根据实际需要加以选定，在第一二极管串中，PMOS晶体管的源极与其邻接的PMOS晶体管的漏极相接，每个PMOS晶体管的源极与栅极相接。参考电压控制单元200的输出端连接至第二NMOS晶体管N2的栅极。
电压抬升单元201的输入端(第三PMOS晶体管P3的栅极)连接至控制信号EN(来自于本领域中常见的控制信号，其用于控制电压抬升单元201中的第二二极管串的开关)，第三PMOS晶体管P3的漏极连接至高电源电压Vdd，第三PMOS晶体管P3的源极连接至第二二极管串的第二端(输入端、组成第二二极管串的起始PMOS晶体管的漏极)，第二二极管串的第一端(输出端、组成第二二极管串的终末PMOS晶体管的源极)连接至第二NMOS晶体管N2的源极和第一NMOS晶体管N1的栅极。第二二极管串由多个PMOS晶体管串联而成，PMOS晶体管的数目不限于图例中示出的三个，可以根据实际需要加以选定，在第二二极管串中，PMOS晶体管的源极与其邻接的PMOS晶体管的漏极相接，每个PMOS晶体管的源极与栅极相接。电压抬升单元201的输出端连接至第一NMOS晶体管N1的栅极。
电压抬升单元201用于控制第一NMOS晶体管N1的栅极电压的大小，即第一NMOS晶体管N1的栅极电压为负电荷泵偏置电压VNN(-6.0V)与第二二极管串中PMOS晶体管的数目和每个PMOS晶体管的阈值电压的乘积之间的加和。
第一NMOS晶体管N1的源极连接至电压VOUT，电压VOUT为该外部双电压输入选择开关电路输出的NVM存储单元的编写和擦除操作所需要的负电荷泵偏置电压，第一NMOS晶体管N1的漏极连接至负电荷泵偏置电压VNN(-6.0V)。第二NMOS晶体管N2的漏极也连接至电压VNN(-6.0V)。
根据本发明示例性实施例一的外部双电压输入选择开关电路，当第一NMOS晶体管N1为中压器件(例如3.3V器件)时，借助于参考电压控制单元200和电压抬升单元201的共同作用，可以控制第一NMOS晶体管N1的栅极电压与衬底电压之间的电压差小于4V，提升第一NMOS晶体管N1的可靠性，使从第一NMOS晶体管N1的漏极输出的电压VOUT满足NVM存储单元的编写和擦除操作的要求。
参照图3，通过对图2示出的外部双电压输入选择开关电路模拟运行，可以看到，当第一NMOS晶体管N1开启时，从第一NMOS晶体管N1的源极输出的电压VOUT为稳定的-6.0V，当第一NMOS晶体管N1关闭时，从第一NMOS晶体管N1的源极输出的电压VOUT为稳定的悬空偏置电压(floating bias)。
[示例性实施例二]
本发明还提供一种电子装置，其包括根据本发明示例性实施例二的外部双电压输入选择开关电路。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述外部双电压输入选择开关电路的中间产品。
其中，图4示出手机的示例。手机400的外部设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。
所述电子装置的内部元件包括示例性实施例二所述的外部双电压输入选择开关电路，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种外部双电压输入选择开关电路，其特征在于，包括参考电压控制单元、电压抬升单元以及一第一NMOS晶体管，其中：
所述参考电压控制单元配置为基于一参考电压输出控制电压信号给所述电压抬升单元；
所述电压抬升单元连接至所述第一NMOS晶体管的栅极，配置为基于所述控制电压信号输出一栅极电压给所述栅极，所述电压抬升单元包括一二极管串和一第二NMOS晶体管，所述二极管串的第一端连接所述第二NMOS晶体管的源极；
所述第一NMOS晶体管的源极连接至所述选择开关电路的输出端，所述第一NMOS晶体管的漏极连接至负电荷泵偏置电压。
2.根据权利要求1所述的选择开关电路，其特征在于，所述控制电压信号连接所述第二NMOS晶体管的栅极，所述第二NMOS晶体管的漏极连接至所述负电荷泵偏置电压。
3.根据权利要求1所述的选择开关电路，其特征在于，所述电压抬升单元的第一输入端连接至用于控制所述二极管串开关的控制信号，所述第二NMOS晶体管的源极连接至所述电压抬升单元的输出端，所述输出端连接至所述第一NMOS晶体管的栅极。
4.根据权利要求1所述的选择开关电路，其特征在于，所述二极管串由多个PMOS晶体管串联而成，在所述二极管串中，所述PMOS晶体管的源极与其邻接的PMOS晶体管的漏极相接，每个所述PMOS晶体管的源极与栅极相接。
5.根据权利要求1所述的选择开关电路，其特征在于，所述电压抬升单元还包括用于控制所述二极管串开关的第三PMOS晶体管，用于控制所述二极管串开关的控制信号连接至所述第三PMOS晶体管的栅极，所述第三PMOS晶体管的漏极连接至高电源电压Vdd，所述第三PMOS晶体管的源极连接至所述二极管串的第二端。
6.根据权利要求1所述的选择开关电路，其特征在于，所述参考电压控制单元的第一输入端连接至低电源电压VSS，所述参考电压控制单元的第二输入端连接至参考电压VREF，所述参考电压控制单元的输出端连接至所述第二NMOS晶体管的栅极。
7.根据权利要求6所述的选择开关电路，其特征在于，所述参考电压控制单元的第一输入端连接至第三NMOS晶体管的漏极，所述参考电压控制单元的第二输入端连接至所述第三NMOS晶体管的栅极，所述第三NMOS晶体管的源极连接至第一PMOS晶体管的源极，所述第一PMOS晶体管的源极和栅极连接在一起并连接至第二PMOS晶体管的栅极，所述第一PMOS晶体管的漏极和所述第二PMOS晶体管的漏极连接在一起并连接至高电源电压Vdd，所述第二PMOS晶体管的源极连接至另一二极管串的第一端，所述另一二极管串的第二端连接至所述参考电压控制单元的输出端。
8.根据权利要求4所述的选择开关电路，其特征在于，所述第一NMOS晶体管的栅极电压为所述负电荷泵偏置电压与所述二极管串中PMOS晶体管的数目和每个所述PMOS晶体管的阈值电压的乘积之间的加和。
9.一种电子装置，其特征在于，所述电子装置包括权利要求1-8中任一项所述的外部双电压输入选择开关电路。
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