TW201631587A - 用於快閃記憶體裝置之混成充電泵與調節構件及方法 - Google Patents

用於快閃記憶體裝置之混成充電泵與調節構件及方法 Download PDF

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Abstract

本案揭示一種適用於一記憶體裝置之混成充電泵及控制電路。

Description

用於快閃記憶體裝置之混成充電泵與調節構件及方法 優先權主張
本申請根據35 U.S.C第119項及第120項主張2013年3月15日提交之美國臨時專利申請序列號61/792,643的優先權，該臨時申請以引用方式併入本文。
發明領域
本案揭示一種適用於記憶體裝置之混成充電泵及控制電路。
發明背景
使用浮閘來將電荷儲存於其上之快閃記憶體單元及形成於半導體基板中之此類非依電性記憶體單元的記憶體陣列在此項技術中係熟知的。通常，此類浮閘記憶體單元已具有分裂閘型或堆疊閘型。
在圖1中展示一種先前技術非依電性記憶體單元10。分裂閘超快閃(SF)記憶體單元10包含諸如P型的第一導電型之半導體基板1。基板1具有一表面，該表面上形成諸如N型的第二導電型之第一區2(亦稱為源極線SL)。諸如N型的第二導電型之第二區3(亦稱為汲極線)亦在基板1之該 表面上形成。第一區2與第二區3之間的為溝道區4。位元線(BL)9連接至第二區3。字線(WL)8(亦稱為選擇閘)定位在溝道區4的第一部分上方且與其隔離。字線8與第二區3具有極少重疊或不重疊。浮閘(FG)5在溝道區4的另一部分之上。浮閘5與該溝道區隔離且鄰近字線8。浮閘5亦鄰近第一區2。耦合閘(CG)7(亦稱為控制閘)在浮閘5之上且與其隔離。抹除閘(EG)6在第一區2之上，且鄰近浮閘5及耦合閘7並與其隔離。抹除閘6亦與第一區2隔離。
用於先前技術非依電性記憶體單元10之抹除及規劃之一示範性操作如下。經由富爾諾罕隧道式機制(Fowler-Nordheim tunneling mechanism)，藉由將高電壓施加於抹除閘EG 6上且使其他端子等於零伏特來抹除單元10。電子自浮閘FG 5穿隧至抹除閘EG 6中，導致浮閘FG 5帶正電荷，從而在讀取條件下接通單元10。所得單元抹除狀態稱為『1』狀態。用於抹除之另一實施例係藉由將正電壓Vegp施加於抹除閘EG 6上，將負電壓Vcgn施加於耦合閘CG 7上，且使其他端子等於零伏特。負電壓Vcgn負耦合浮閘FG 5，因此需要較少的正電壓Vcgp用以抹除。電子自浮閘FG 5穿隧至抹除閘EG 6中，導致浮閘FG 5帶正電荷，從而在讀取條件下接通單元10(單元狀態『1』)。或者，字線WL 8(Vwle)及源極線SL 2(Vsle)可帶負電荷，以便進一步降低抹除閘FG 5上需要用於抹除之正電壓。負電壓Vwle及Vsle在此情況下之量級足夠小以致不轉送p/n結。經由源極側熱電子規劃機制，藉由將高電壓施加於耦合閘CG 7上、 將高電壓施加於源極線SL 2上、將中電壓施加於抹除閘EG 6上以及將規劃電流施加於位元線BL 9上來對單元10進行規劃。流過字線WL 8與浮閘FG 5之間的間隙的電子的一部分獲得足夠的能量來注入浮閘FG 5中，導致浮閘FG 5帶負電荷，從而在讀取條件下斷開單元10。所得單元規劃狀態稱為『0』狀態。
可藉由將抑制電壓施加於位元線BL 9上以在規劃中抑制單元10(例如，若另一單元之各列將要進行規劃，但單元10將不進行規劃)。USP 7,868,375中更具體地描述單元10，該案之揭示內容以整體引用方式併入本文。
以下表1中展示用於圖1之先前技術設計的示範性操作電壓：
表2中展示用於表1中所列之值的典型值。
圖2描繪一種用於二維先前技術快閃記憶體系統之典型先前技術架構。晶粒12包含：用以儲存資料之記憶體陣列15及記憶體陣列20，該記憶體陣列任擇地利用如圖1中所示之記憶體單元10；晶座35及晶座80，其允許晶粒12之其他組件與通常焊線(未圖示)之間的電氣通訊，該等焊線又連接至用以自封裝晶片外部存取積體電路之接腳(未圖示)或封裝凸塊；高壓電路75，其用以為該系統提供正電壓及負電壓供應；控制邏輯70，其用以提供諸如冗餘及內建自測試之各種控制功能；類比邏輯65；感測電路60及61，其分別用以讀取來自記憶體陣列15及記憶體陣列20之資料；列解碼器電路45及列解碼器電路46，其分別用以存取記憶體陣列15及記憶體陣列20中之將要讀取或寫入之列；行解碼器55及行解碼器56，其分別用以存取記憶體陣列15及記憶體陣列20中之將要讀取或寫入之行；充電泵電路50及充電泵電路51，其分別用以為記憶體陣列15及記憶體陣列20提供用用於規劃及抹除操作之增大的電壓；高壓驅動器電路30，其由記憶體陣列15及記憶體陣列20共用來進行讀取及寫入(抹除/規劃)操作；高壓驅動器電路25，其由記憶體陣列15在讀取及寫入操作期間使用，及高壓驅動器電路26，其由記憶體陣列20在讀取及寫入(抹除/規劃)操作期間使用；以及位元線抑制電壓電路40及位元線抑制電壓電 路41，其分別用以在針對記憶體陣列15及記憶體陣列20之寫入操作期間不選擇將不欲進行規劃之位元線。此類功能塊為一般技藝人士所理解，且圖2中所示之塊佈局在先前技術中係已知的。
如自前述可見，充電泵在快閃記憶體裝置之操作中起重要作用。規劃及抹除功能需要高電壓。
圖3描繪先前技術充電泵。在規劃操作中，SL泵100用以產生Vslp及Vegp電壓(其通常為約4V至5V)，且CG-EG泵110用以產生Vcgp電壓(其通常為約9V至10V)。在抹除操作期間，不使用SL泵100，且CG-EG泵用以產生Vege電壓(其通常為約10V至11.5V)。此等電壓為消耗顯著功率位準之相對高的電壓。
所需的是能夠產生用於快閃記憶體裝置中之規劃及抹除操作之電壓的改良充電泵，該等電壓與先前技術充電泵中所用之該等電壓相比為較低電壓。
發明概要
上述問題及需求係經由改良充電泵實施例來解決。在一實施例中，一充電泵產生一正電壓且一充電泵產生一負電壓。在另一實施例中，一混成充電泵任擇地可產生一高電壓或分裂成兩個充電泵，每一充電泵產生量級小於該高電壓之一電壓。在另一實施例中，揭示一種充電泵控制電路。在其他實施例中，揭示用於與充電泵一起使用之反相器電路。
1‧‧‧半導體基板/基板
2‧‧‧第一區/源極線SL
3‧‧‧第二區
4‧‧‧溝道區
5‧‧‧浮閘/浮閘FG
6‧‧‧抹除閘/抹除閘EG
7‧‧‧耦合閘/控制閘
8‧‧‧字線/字線WL
9‧‧‧位元線/位元線BL
10‧‧‧先前技術非依電性記憶體單元/分裂閘超快閃記憶體單元/單元/記憶體單元
12‧‧‧晶粒
15、20‧‧‧記憶體陣列
25、26、30‧‧‧高壓驅動器電路
35、80‧‧‧晶座
40、41‧‧‧位元線抑制電壓電路
45、46‧‧‧列解碼器電路
50、51‧‧‧充電泵電路
55、56‧‧‧行解碼器
60、61‧‧‧感測電路
65‧‧‧類比邏輯
70‧‧‧控制邏輯
75‧‧‧高壓電路
100‧‧‧SL泵
110、130‧‧‧CG-EG泵
120‧‧‧Cpump1
200‧‧‧充電泵電路
210、220、350、430~440、640‧‧‧開關
230、240、250、260、331~334、341~344‧‧‧二極體
235、245、255、335~337、345~347、515、620‧‧‧電容器
270、280‧‧‧電壓源相位驅動器/相位驅動器/信號
290‧‧‧Voutn
295‧‧‧Voutp
300‧‧‧Cpump1
301‧‧‧Cpump1+Mstg/新泵
310‧‧‧CG-EG泵/CG+EG泵
311‧‧‧CG_EG泵+Nstg/新泵
320‧‧‧混成可重新組配之充電泵/充電泵
330‧‧‧充電泵組件/N級泵
340‧‧‧充電泵組件/M級泵
360、365、370、375‧‧‧電壓源相位驅動器/相位驅動器
380、390‧‧‧輸出
400‧‧‧混成充電泵控制電路
410、420‧‧‧電晶體
450‧‧‧比較器
460‧‧‧賦能信號
480‧‧‧VPOS
490‧‧‧VNEG
500、600‧‧‧反相器電路
501‧‧‧端子/VHVP-IN
503‧‧‧節點VHVN/節點
504‧‧‧輸出節點
505、520、525、530、535、605、610、615‧‧‧PMOS電晶體
510、625、630、635‧‧‧NMOS電晶體
540‧‧‧輸出電容器
601‧‧‧VHVP-IN
603‧‧‧節點
604‧‧‧VHVN-OUT
圖1描繪先前技術分裂閘快閃記憶體單元。
圖2描繪用於快閃記憶體裝置之先前技術佈局。
圖3描繪先前技術充電泵。
圖4描繪充電泵實施例。
圖5描繪用於充電泵實施例之電路設計。
圖6描繪充電泵實施例。
圖7描繪用於混成充電泵實施例之電路設計。
圖8描繪用於充電泵之控制電路。
圖9描繪用於與充電泵一起使用之反相器。
圖10描繪用於與充電泵一起使用之反相器。
較佳實施例之詳細說明
圖4描繪改良充電泵實施例。在規劃操作期間，Cpump1 120產生Vslp及Vegp(如在先前技術中，其通常為約4V至5V)，且CG-EG泵130產生Vcgp(如在先前技術中，其通常為約4V至5V)。然而，在抹除操作期間，Cpump1 120產生Vcge(其為約-8V)，且CG-EG泵130產生Vege(其為約8V)。因此，在抹除操作期間，約8V將施加於抹除閘6且約-8V將施加於控制閘7。或者，負電壓(例如-04v)可分別施加於字線8(vwle)及源極線2(Vsle)上，其中該負電壓來源於Cpump1 120。
圖5描繪充電泵電路200。充電泵電路200包含：開關210、開關220、電壓源相位驅動器270、電壓源相位驅 動器280、以及三個充電級(每一級包含二極體及電容器，其配對取決於接通哪一個開關)，該等充電級包含：二極體230、二極體240、二極體250、二極體260、電容器235、電容器245以及電容器255。當接通開關210且斷開開關220時，將發生正充電，且Voutp 295將含有正電壓(諸如8V)，其中示例性充電泵電路200可充當CG-EG泵130來產生Vege。當斷開開關210且接通開關220時，將發生負充電，且Voutn 290將含有負電壓(諸如-8V)，其中示例性充電泵電路200可充當Cpump1 120來產生Vcge。因此，不同於先前技術系統，所產生之最高電壓為8V而不是11.5V。此可節省功率使用且亦可提高快閃記憶體產品之可靠性。二極體230、240、250、260可由增強NMOS及PMOS電晶體或由P/N結二極體製成。電容器235、245、255可由增強NMOS及PMOS電晶體或由MOM(金屬-氧化物-金屬)電容器或其組合製成。開關210實施為增強PMOS。用於開關210之替代實施例為NMOS電晶體，在此情況下其整體p型基板端子需要與負輸出端Voutn 290隔離。開關220實施為增強NMOS。用於開關220之替代實施例為PMOS電晶體，在此情況下其整體Nwell端子需要與正輸出端Voutp 295隔離。相位驅動器270及280係藉由相位驅動器電路(未圖示)產生且其通常為處於通常10Mhz至80Mhz下之非重疊計時相位。
在圖6中描繪另一實施例。在規劃操作期間，Cpump1 300產生Vslp及Vegp(如在先前技術中，其通常為約5V)，且CG-EG泵310產生Vcgp(如在先前技術中，其通常 為約5V)。然而，在抹除操作期間，Cpump1+Mstg 301經重新組配來產生Vcge(其為約-8V)，且CG_EG泵+Nstg 311經重新組配來產生Vege(其為約8V)。該重新組配係藉由將CG_EG泵310分裂成N級泵及M級泵來進行。然後，藉由將CG_EG泵310之M級泵組合於Cpump1 300中來製成新泵301。N級留下與原始CG+EG泵310一起來製成新泵311。此系統之益處在於：混成充電泵可用以產生高的Vege電壓，而且產生小得多的Vcgp及Vcgn電壓。
圖7描繪混成可重新組配充電泵320。充電泵320含有兩個充電泵組件，該等充電泵組件中每一者為其自身之充電泵。充電泵組件330包含N個充電級(此處，N=3，但N可為任何正整數)，且充電泵組件340包含M個充電級(此處，M=3，但M可為任何正整數)。充電泵組件330及充電泵組件340係藉由開關350來耦合。當開關350接通時，充電泵組件330及充電泵組件340耦合在一起成為一具有N+M個充電級之充電泵。當開關350斷開時，充電泵組件330及充電泵組件340不耦合在一起且作為獨立充電泵來操作。因此，充電泵320可組配成具有N+M級之泵，或兩個獨立泵，即N級泵及M級泵。充電泵320係用於正操作(泵送至較高正電壓)。替代實施例係用於具有類似可重新組配性之負操作(如圖5中所示)。不同節段泵(segment pump)(諸如N級泵330為負且M級泵340為正)之不同組合負/正節段泵係藉由將其組合來進行。
充電泵組件330包含電壓源相位驅動器360、電壓 源相位驅動器365、二極體331、二極體332、二極體333、二極體334、電容器335、電容器336、電容器337，且產生輸出390。二極體331、332、333、334可由增強NMOS及PMOS電晶體或由P/N結二極體製成。電容器335、336、337可由增強NMOS及PMOS電晶體或由MOM(金屬-氧化物-金屬)電容器或其組合製成。相位驅動器360及365係藉由相位驅動器電路(未圖示)產生，且其通常為通常處於10Mhz至80Mhz下之非重疊計時相位。
充電泵組件340包含電壓源相位驅動器370、電壓源相位驅動器375、二極體341、二極體342、二極體343、二極體344、電容器345、電容器346、電容器347，且產生輸出380。二極體341、342、343、344可由增強NMOS及PMOS電晶體或由P/N結二極體製成。電容器345、346、347可由增強NMOS及PMOS電晶體或由MOM(金屬-氧化物-金屬)電容器或其組合製成。相位驅動器370及375係藉由相位驅動器電路(未圖示)產生，且其通常為通常處於10Mhz至80Mhz下之非重疊計時相位。
圖8描繪混成充電泵控制電路400。充電泵控制電路接收充電泵輸出，將其步進降低(或對負電壓而言步進升高)，將結果與參考電壓相比較，且隨後產生賦能信號，該賦能信號將在該充電泵輸出高時持續充電泵操作，且在該充電泵輸出低時中斷充電泵操作。
當所關注電壓(諸如VPOS 480)為正時，接通開關430且斷開開關440。將VPOS 480供應至一系列電晶體410， 藉以由穿過每一電晶體之閾值電壓來減弱該VPOS 480。藉由比較器450將結果與參考電壓相比較。若參考電壓大於步進降低之VPOS電壓，則斷定賦能信號460。可將賦能信號460發送至充電泵振盪器(未圖示，其向相位驅動器電路中進行饋送以便產生諸如圖5中信號270及280之相位驅動時鐘)，該充電泵振盪器將保持該充電泵操作。若參考電壓低於步進降低之VPOS電壓，則解除斷定賦能信號460，且充電泵將停止操作。
當受關注電壓(諸如VNEG 490)為負時，接通開關440且斷開開關430。將VNEG 490供應至一系列電晶體420，藉以由穿過每一電晶體之閾值電壓來增大該VNEG。藉由比較器450將結果與參考電壓相比較。若參考電壓低於步進升高之VNEG電壓，則斷定賦能信號460。可將賦能信號460發送至充電泵振盪器(未圖示)，該充電泵振盪器將保持該充電泵操作。若參考電壓高於步進升高之VNEG電壓，則解除斷定賦能信號460，且充電泵將停止操作。
圖9描繪將充電泵之輸出反相的反相器電路500。例如，若VHVP-IN 501為+10V，則VHVN-OUT將為-10V。反相器電路500包含：PMOS電晶體505、NMOS電晶體510、電容器515、PMOS電晶體520、PMOS電晶體525、PMOS電晶體530、PMOS電晶體535以及輸出電容器540。這些組件係如圖9中所示耦合在一起。操作如下。首先，允許PMOS電晶體505將電容器515之端子501充電至VHVP-IN 501位準。節點VHVN 503將嵌位在高於接地之Vt(PMOS電 晶體520、525之閾值電壓)處。接著，斷開PMOS電晶體505且接通NMOS電晶體510，該NMOS電晶體又拉動端子501接地，藉由電容器耦合作用，節點503將遭拉動至負，隨後該節點藉由PMOS電晶體530及535將輸出節點504拉動至負。然後，該序列重複直至輸出節點504大體上等於VHVP IN 501。
圖10描繪將充電泵之輸出反相的另一反相器電路600。例如，若VHVP-IN 601為+10V，則VHVN-OUT 604將為-10V。反相器電路600包含：PMOS電晶體605、PMOS電晶體610、PMOS電晶體615、電容器620、NMOS電晶體625、NMOS電晶體630、NMOS電晶體635以及開關640。這些組件係如圖10中所示耦合在一起。該操作類似於圖9之操作。NMOS電晶體630、635連同開關640現於充電期控制節點603接地。
本文中對本發明之提及不意欲限制任何請求項或請求項用語之範疇，而相反僅僅係提及可由申請專利範圍中一或多項所涵蓋之一或多個特徵。以上所述之材料、過程及眾多實例僅為示範性的，且不應視為限制申請專利範圍。應注意，如本文所使用，「在...之上」及「在...上」等詞皆內在地包括「直接在...上」(其間未佈置中間材料、元件或空間)及「間接在...上」(其間佈置有中間材料、元件或空間)。同樣，「鄰近」一詞包括「直接鄰近」(其間未佈置中間材料、元件或空間)及「間接鄰近」(其間佈置有中間材料、元件或空間)。例如，「在基板之上」形成一元件可 包括直接在該基板上形成該元件，其間無需中間材料/元件，以及間接在該基板上形成該元件，其間具有一或多個中間材料/元件。
300‧‧‧Cpump1
301‧‧‧Cpump1+Mstg/新泵
310‧‧‧CG-EG泵
311‧‧‧CG_EG泵+Nstg/新泵

Claims (22)

  1. 一種用於一快閃記憶體裝置之充電泵，其包含：一第一開關，其耦接至一第一電壓輸入端；一第二開關，其耦接至一第二電壓輸入端；多個充電級，其耦接至該第一開關及該第二開關且包含一第一輸出節點及一第二輸出節點；其中當該第一開關接通且該第二開關斷開時，該第一輸出節點輸出大於該第一電壓輸入端之電壓的一正電壓，且當該第一開關斷開且該第二開關接通時，該第二輸出節點輸出低於該第二電壓輸入端之電壓的一負電壓。
  2. 如請求項1之充電泵，其中該第二電壓輸入端為接地。
  3. 如請求項1之充電泵，其中該等多個充電級中之每一充電級包含一個二極體及一電容器。
  4. 如請求項3之充電泵，其中至少一電容器耦接至一第一電壓源相位驅動器。
  5. 如請求項4之充電泵，其中至少一電容器耦接至一第二電壓源相位驅動器。
  6. 如請求項1之充電泵，其中該第一開關包含一PMOS電晶體。
  7. 如請求項6之充電泵，其中該第二開關包含一NMOS電晶體。
  8. 一種用於一快閃記憶體裝置之混成充電泵控制電路，其 包含：一第一輸入端；一第二輸入端；一第一開關；一第二開關；一第一組電晶體，其用以步降該第一輸入端之電壓；一第二組電晶體，其用以步升該第二輸入端之電壓；一第一參考電壓；一第二參考電壓；一比較器，其用以在該第一開關接通且該第二開關斷開時將該第一參考電壓與該第一組電晶體之一輸出相比較，且用以在該第一開關斷開且該第二開關接通時將該第二參考電壓與該第二組電晶體之一輸出相比較，其中該比較器產生用以控制一充電泵之一輸出。
  9. 如請求項8之電路，其中該第一輸入端之電壓為正。
  10. 如請求項9之電路，其中該第二輸入端之電壓為負。
  11. 如請求項8之電路，其中該第一組電晶體中之每一電晶體為一PMOS電晶體。
  12. 如請求項11之電路，其中該第二組電晶體中之每一電晶體為一PMOS電晶體。
  13. 如請求項8之電路，其中該第一參考電壓經由一第三開關耦接至該比較器。
  14. 如請求項13之電路，其中該第二參考電壓經由一第四開關耦接至該比較器。
  15. 一種反相器電路，其包含：一第一開關，其包含連接至該反相器電路之一輸入端的一第一端子及連接至一第一電容器之一第二端子；一第二開關，其包含連接至該第一電容器之一第一端子及連接接地之一第二端子；一第一組一或多個電晶體，其耦接在該第一電容器與接地之間；以及一第二組一或多個電晶體，其耦接在該第一電容器與該反相器電路之一輸出端之間，其中該反相器電路將該輸入端上之一電壓反相以於該輸出端上產生一電壓。
  16. 如請求項15之反相器電路，其進一步包含耦接至該輸出端且耦接至接地之一第二電容器。
  17. 如請求項15之反相器電路，其中該第一組一或多個電晶體中之該等電晶體為PMOS電晶體。
  18. 如請求項17之反相器電路，其中該第二組一或多個電晶體中之該等電晶體為PMOS電晶體。
  19. 如請求項15之反相器電路，其中該第一組一或多個電晶體中之該等電晶體為NMOS電晶體。
  20. 如請求項19之反相器電路，其中該第二組一或多個電晶體中之該等電晶體為PMOS電晶體。
  21. 如請求項19之反相器電路，其進一步包含經組配來控制 該第一組一或多個電晶體之一開關。
  22. 如請求項20之反相器電路，其進一步包含經組配來控制該第一組一或多個電晶體之一開關。
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