KR101873180B1 - 인버터 회로 - Google Patents

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KR101873180B1
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Abstract

메모리 디바이스에서 사용하기 위한 하이브리드 전하 펌프 및 제어 회로가 개시된다.

Description

인버터 회로{Inverter Circuit}
우선권 주장
본 출원은 2013년 3월 15일자로 출원된 미국 가출원 제61/792,643호에 대해 35 U.S.C. 섹션 119 및 120 하의 우선권을 주장하며, 이는 본 명세서에 참고로 포함된다.
메모리 디바이스에서 사용하기 위한 하이브리드 전하 펌프, 제어 회로 및 인버터 회로가 개시된다.
플로팅 게이트(floating gate)를 사용하여 전하들을 저장하는 플래시 메모리 셀들 및 반도체 기판에 형성되는 그러한 비휘발성 메모리 셀들의 메모리 어레이들은 당업계에 주지되어 있다. 전형적으로, 그러한 플로팅 게이트 메모리 셀들은 스플릿 게이트 타입(split gate type) 또는 스택 게이트 타입(stacked gate type)의 것이었다.
종래 기술의 하나의 비휘발성 메모리 셀(10)이 도 1에 도시되어 있다. 스플릿 게이트 수퍼플래시(SF) 메모리 셀(10)은 P형과 같은 제1 전도성 타입의 반도체 기판(1)을 포함한다. 기판(1)은 N형과 같은 제2 전도성 타입의 제1 영역(2)(소스 라인(SL)으로도 알려져 있음)이 형성되어 있는 표면을 갖는다. 또한 N형과 같은 제2 전도성 타입의 제2 영역(3)(드레인 라인으로도 알려져 있음)이 기판(1)의 표면 상에 형성된다. 제1 영역(2)과 제2 영역(3) 사이에는 채널 영역(4)이 있다. 비트 라인(BL)(9)이 제2 영역(3)에 접속된다. 워드 라인(WL)(8)(선택 게이트로도 지칭됨)이 채널 영역(4)의 제1 부분 위에 위치되고 그로부터 절연된다. 워드 라인(8)은 제2 영역(3)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(FG)(5)가 채널 영역(4)의 다른 부분 위에 있다. 플로팅 게이트(5)는 그로부터 절연되고, 워드 라인(8)에 인접한다. 플로팅 게이트(5)는 또한 제1 영역(2)에 인접한다. 커플링 게이트(CG)(7)(제어 게이트로도 알려져 있음)가 플로팅 게이트(5) 위에 있고 그로부터 절연된다. 소거 게이트(EG)(6)가 제1 영역(2) 위에 있고, 플로팅 게이트(5) 및 커플링 게이트(7)에 인접하며, 그들로부터 절연된다. 소거 게이트(6)는 또한 제1 영역(2)으로부터 절연된다.
종래 기술의 비휘발성 메모리 셀(10)의 소거 및 프로그램에 대한 한가지 예시적인 동작은 다음과 같다. 셀(10)은 다른 단자들이 0 볼트인 상태에서 소거 게이트(EG)(6) 상에 고전압을 인가함으로써 파울러-노드하임(Fowler-Nordheim) 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(FG)(5)로부터 소거 게이트(EG)(6) 내로 터널링하여 플로팅 게이트(FG)(5)가 포지티브로 대전되게 하여, 셀(10)을 판독 상태에서 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다. 소거에 대한 다른 실시예는 소거 게이트(EG)(6) 상에 포지티브(positive) 전압 Vegp를, 커플링 게이트(CG)(7) 상에 네거티브(negative) 전압 Vcgn을, 그리고 다른 단자에는 0 볼트를 인가하는 것에 의한 것이다. 네거티브 전압 Vcgn은 플로팅 게이트(FG)(5)에 네거티브로 커플링하며, 이 때문에 소거에 더 적은 포지티브 전압 Vcgp가 요구된다. 전자들은 플로팅 게이트(FG)(5)로부터 소거 게이트(EG)(6) 내로 터널링하여 플로팅 게이트(FG)(5)가 포지티브로 대전되게 하여, 셀(10)을 판독 상태에서 턴온시킨다(셀 상태 '1'). 대안적으로, 워드 라인(WL)(8)(Vwle) 및 소스 라인(SL)(2)(Vsle)은, 소거에 필요한 소거 게이트(FG)(5) 상의 포지티브 전압을 추가로 감소시키기 위하여 네거티브일 수 있다. 이러한 경우에 네거티브 전압 Vwle, Vsle의 크기는 p/n 접합을 포워드시키지 않을 정도로 충분히 작다. 셀(10)은, 커플링 게이트(CG)(7) 상에 고전압을, 소스 라인(SL)(2) 상에 고전압을, 소거 게이트(EG)(6) 상에 중간 전압을, 그리고 비트 라인(BL)(9) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(WL)(8)과 플로팅 게이트(FG)(5) 사이의 갭을 가로질러 흐르는 전자들 중 일부가 플로팅 게이트(FG)(5) 내에 주입될 충분한 에너지를 획득하여 플로팅 게이트(FG)(5)가 네거티브로 대전되게 하여, 셀(10)을 판독 상태에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
셀(10)은 비트 라인(BL)(9) 상에 억제 전압을 인가함으로써 (예를 들어, 그의 로우(row) 내의 다른 셀은 프로그래밍될 것이지만 셀(10)은 프로그래밍되지 않아야 하는 경우에) 프로그래밍이 금지될 수 있다. 셀(10)은 미국 특허 제7,868,375호에 더욱 구체적으로 설명되어 있으며, 그 개시 내용은 본 명세서에 전체가 참고로 포함된다.
도 1의 종래 기술의 설계에 대한 예시적인 동작 전압들이 하기의 표 1에 보여진다:
Figure 112017083762277-pat00001
표 1에 나열된 값들에 대한 전형적인 값들이 표 2에 보여진다.
Figure 112017083762277-pat00002
도 2는 종래 기술의 2차원 플래시 메모리 시스템에 대한 전형적인 종래 기술의 아키텍처를 도시한다. 다이(12)는: 데이터를 저장하기 위한 메모리 어레이(15) 및 메모리 어레이(20) - 메모리 어레이는 도 1에서와 같은 메모리 셀(10)을 선택적으로 활용함 -; 다이(12)의 다른 컴포넌트들과 통상적으로 와이어 본드들(도시되지 않음) - 와이어 본드들은 이어서 핀들(도시되지 않음) 또는 패키지 범프들에 접속하고, 핀들 또는 패키지 범프들은 패키징된 칩의 외부로부터 집적회로에 액세스하는 데 사용됨 - 사이의 전기적 통신을 가능하게 하기 위한 패드(35) 및 패드(80); 시스템에 포지티브 및 네거티브 전원들을 제공하는 데 사용되는 고전압 회로(75); 리던던시(redundancy) 및 빌트인 자가 테스팅(built-in self-testing)과 같은 다양한 제어 기능을 제공하기 위한 제어 로직(70); 아날로그 로직(65); 메모리 어레이(15) 및 메모리 어레이(20)로부터의 데이터를 판독하는 데 각각 사용되는 감지 회로들(60, 61); 메모리 어레이(15) 및 메모리 어레이(20) 내의 판독되거나 기록될 로우에 액세스하는 데 각각 사용되는 로우 디코더 회로(45) 및 로우 디코더 회로(46); 메모리 어레이(15) 및 메모리 어레이(20) 내의 판독되거나 기록될 컬럼(column)에 액세스하는 데 각각 사용되는 컬럼 디코더(55) 및 컬럼 디코더(56); 메모리 어레이(15) 및 메모리 어레이(20)에 대한 프로그램 및 소거 동작들을 위해 증가된 전압들을 제공하는 데 각각 사용되는 전하 펌프 회로(50) 및 전하 펌프 회로(51); 판독 및 기록(소거/프로그램) 동작들을 위해 메모리 어레이(15) 및 메모리 어레이(20)에 의해 공유되는 고전압 드라이버 회로(30); 판독 및 기록 동작들 동안에 메모리 어레이(15)에 의해 사용되는 고전압 드라이버 회로(25), 및 판독 및 기록(소거/프로그램) 동작들 동안에 메모리 어레이(20)에 의해 사용되는 고전압 드라이버 회로(26); 및 메모리 어레이(15) 및 메모리 어레이(20)에 대한 기록 동작 동안에 프로그래밍되도록 의도되지 않는 비트 라인들을 선택해제하는 데 각각 사용되는 비트 라인 억제 전압 회로(40) 및 비트 라인 억제 전압 회로(41)를 포함한다. 이러한 기능 블록들은 당업자에 의해 이해되며, 도 2에 도시된 블록 레이아웃은 종래 기술에서 공지되어 있다.
전술한 내용으로부터 알 수 있는 바와 같이, 전하 펌프들은 플래시 메모리 디바이스들의 동작에 중요한 역할을 한다. 프로그램 및 소거 기능들에는 고전압이 요구된다.
도 3은 종래 기술의 전하 펌프들을 도시한다. 프로그램 동작 동안, SL 펌프(100)가 Vslp 및 Vegp 전압들(통상적으로 약 4 V 내지 5V임)을 생성하는 데 사용되고, CG-EG 펌프(110)가 Vcgp 전압(통상적으로 약 9 V 내지 10 V임)을 생성하는 데 사용된다. 소거 동작 동안, SL 펌프(100)는 사용되지 않고, CG-EG 펌프가 Vege 전압(통상적으로 약 10 내지 11.5V임)을 생성하는 데 사용된다. 이러한 전압들은 상당한 레벨의 전력을 소모하는 비교적 높은 전압들이다.
종래 기술의 전하 펌프들에서 사용되는 것들보다 더 낮은 전압들인, 플래시 메모리 디바이스들에서의 프로그램 및 소거 동작들을 위한 전압들을 생성할 수 있는 개선된 전하 펌프들이 필요하다.
전술한 문제점들 및 요구들은 개선된 전하 펌프 실시예들을 통해 해결된다. 일 실시예에서, 하나의 전하 펌프가 포지티브 전압을 생성하고, 하나의 전하 펌프가 네거티브 전압을 생성한다. 다른 실시예에서, 하이브리드 전하 펌프가, 선택적으로, 고전압을 생성할 수 있거나, 또는 고전압보다 크기가 작은 전압을 각각 생성하는 두 개의 전하 펌프들로 분할될 수 있다. 다른 실시예에서, 전하 펌프 제어 회로가 개시된다. 다른 실시예들에서, 전하 펌프들과 함께 사용하기 위한 인버터 회로들이 개시된다.
도 1은 종래 기술의 스플릿 게이트 플래시 메모리 셀을 도시한다.
도 2는 플래시 메모리 디바이스에 대한 종래 기술의 레이아웃을 도시한다.
도 3은 종래 기술의 전하 펌프들을 도시한다.
도 4는 전하 펌프 실시예들을 도시한다.
도 5는 전하 펌프 실시예에 대한 회로 설계를 도시한다.
도 6은 전하 펌프 실시예들을 도시한다.
도 7은 하이브리드 전하 펌프 실시예에 대한 회로 설계를 도시한다.
도 8은 전하 펌프에 대한 제어 회로를 도시한다.
도 9는 전하 펌프와 함께 사용하기 위한 인버터를 도시한다.
도 10은 전하 펌프와 함께 사용하기 위한 인버터를 도시한다.
도 4는 개선된 전하 펌프 실시예들을 도시한다. 프로그램 동작 동안, Cpump1(120)은 Vslp 및 Vegp(통상적으로 종래 기술에서와 같이 약 4 내지 5V임)를 생성하고, CG-EG 펌프(130)는 Vcgp(통상적으로 종래 기술에서와 같이 약 4 내지 5V임)를 생성한다. 그러나, 소거 동작 동안, Cpump1(120)은 Vcge(약 -8V임)를 생성하고, CG-EG 펌프(130)는 Vege(약 8V임)를 생성한다. 따라서, 소거 동작 동안, 약 8V가 소거 게이트(6)에 인가될 것이고, 약 -8V가 제어 게이트(7)에 인가될 것이다. 대안적으로, 네거티브 전압(예컨대, -04v)이 워드 라인(8)(vwle) 및 소스 라인(2)(Vsle) 상에 각각 인가될 수 있는데, 네거티브 전압은 Cpump1(120)로부터 유도된다.
도 5는 전하 펌프 회로(200)를 도시한다. 전하 펌프 회로(200)는 스위치(210), 스위치(220), 전원 위상 드라이버(270), 전원 위상 드라이버(280), 및 다이오드(230), 다이오드(240), 다이오드(250), 다이오드(260), 커패시터(235), 커패시터(245), 및 커패시터(255)를 포함하는 세 개의 충전 스테이지들(각각의 스테이지는 다이오드와 커패시터를 포함하고, 이들은 턴온되는 스위치에 따라 쌍을 이룸)을 포함한다. 스위치(210)가 턴온되고 스위치(220)가 턴오프될 때, 포지티브 충전이 발생할 것이고, Voutp(295)가 포지티브 전압(예컨대, 8V)을 포함할 것이며, 이 경우에 전하 펌프 회로(200)는 CG-EG 펌프(130)로서 작용하여 Vege를 생성할 수 있다. 스위치(210)가 턴오프되고 스위치(220)가 턴온될 때, 네거티브 충전이 발생할 것이고, Voutn(290)이 네거티브 전압(예컨대, -8V)을 포함할 것이며, 이 경우에 전하 펌프 회로(200)는 Cpump1(120)로서 작용하여 Vcge를 생성할 수 있다. 따라서, 종래 기술의 시스템과는 다르게, 생성되는 최고 전압은 11.5V 대신에 8V이다. 이는 전력 사용을 절감할 수 있고, 또한 플래시 메모리 제품의 신뢰성을 증가시킬 수 있다. 다이오드(230, 240, 250, 260)는 인핸스먼트 NMOS 및 PMOS 트랜지스터들에 의해 또는 P/N 접합 다이오드에 의해 제조될 수 있다. 커패시터(235, 245, 255)는 인핸스먼트 NMOS 및 PMOS 트랜지스터들에 의해 또는 MOM(금속-산화물-금속) 커패시터에 의해 또는 이들의 조합에 의해 제조될 수 있다. 스위치(210)는 인핸스먼트 PMOS로서 구현된다. 스위치(210)에 대한 대안적인 실시예는 NMOS 트랜지스터이며, 이러한 경우에는 그의 벌크 p-기판 단자가 네거티브 출력 Voutn(290)으로부터 분리될 필요가 있다. 스위치(220)는 인핸스먼트 NMOS로서 구현된다. 스위치(220)에 대한 대안적인 실시예는 PMOS 트랜지스터이며, 이러한 경우에는 그의 벌크 Nwell 단자가 포지티브 출력 Voutp(295)로부터 분리될 필요가 있다. 위상 드라이버(270, 280)는 위상 드라이버 회로(도시되지 않음)에 의해 생성되고, 그들은 통상적으로 10 내지 80Mhz에서 통상적으로 중첩하지 않는 클로킹 위상(non-overlapping clocking phase)들이다.
다른 실시예가 도 6에 도시된다. 프로그램 동작 동안, Cpump1(300)은 Vslp 및 Vegp(통상적으로 종래 기술에서와 같이 약 5V임)를 생성하고, CG-EG 펌프(310)는 Vcgp(통상적으로 종래 기술에서와 같이 약 5V임)를 생성한다. 그러나, 소거 동작 동안, Cpump1+Mstg(301)가 Vcge(약 -8V임)를 생성하도록 재구성되고, CG-EG 펌프+Nstg(311)가 Vege (약 8V임)를 생성하도록 재구성된다. 재구성은 CG-EG 펌프(310)를 N 스테이지 펌프 및 M 스테이지 펌프로 분할함으로써 행해진다. 이어서, CG-EG 펌프(310)의 M 스테이지 펌프를 Cpump1(300) 내에 조합함으로써, 새로운 펌프(301)를 만든다. N 스테이지는 원래의 CG+EG 펌프(310)와 함께 남겨져서 새로운 펌프(311)를 만들게 한다. 이러한 시스템의 이점은 하이브리드 전하 펌프가 높은 Vege 전압을 생성하는 데 사용될 수 있지만 훨씬 더 작은 Vcgp 및 Vcgn 전압들을 생성하는 데에도 사용될 수 있다는 것이다.
도 7은 하이브리드 재구성가능 전하 펌프(320)를 도시한다. 전하 펌프(320)는 두 개의 전하 펌프 컴포넌트들을 포함하며, 이들의 각각은 자체의 전하 펌프이다. 전하 펌프 컴포넌트(330)는 N개의 충전 스테이지들(여기서, N=3이지만, N은 임의의 양의 정수일 수 있음)을 포함하고, 전하 펌프 컴포넌트(340)는 M개의 충전 스테이지들(여기서, M=3이지만, M은 임의의 양의 정수일 수 있음)을 포함한다. 전하 펌프 컴포넌트(330) 및 전하 펌프 컴포넌트(340)는 스위치(350)에 의해 커플링된다. 스위치(350)가 온 상태일 때, 전하 펌프 컴포넌트(330) 및 전하 펌프 컴포넌트(340)는 N+M개의 충전 스테이지들로 된 하나의 전하 펌프로서 함께 커플링된다. 스위치(350)가 오프 상태일 때, 전하 펌프 컴포넌트(330) 및 전하 펌프 컴포넌트(340)는 함께 커플링되지 않고, 분리된 전하 펌프들로서 동작한다. 따라서, 전하 펌프(320)는 N+M개의 스테이지들을 갖는 하나의 펌프, 또는 N 스테이지 펌프 및 M 스테이지 펌프인 두 개의 분리된 펌프가 되도록 구성될 수 있다. 전하 펌프(320)는 (더 높은 포지티브 전압으로 펌핑하는) 포지티브 동작을 위한 것이다. 대안적인 실시예는 (도 5에 도시된 바와 같은) 유사한 재구성가능성을 갖는 네거티브 동작을 위한 것이다. N 스테이지 펌프(330)가 네거티브이고 M 스테이지 펌프(340)가 포지티브인 것처럼, 상이한 세그먼트 펌프들에 대한 네거티브/포지티브 세그먼트 펌프의 상이한 조합이 그들을 재구성함으로써 행해진다.
전하 펌프 컴포넌트(330)는 전원 위상 드라이버(360), 전원 위상 드라이버(365), 다이오드(331), 다이오드(332), 다이오드(333), 다이오드(334), 커패시터(335), 커패시터(336), 및 커패시터(337)를 포함하고, 출력(390)을 생성한다. 다이오드(331, 332, 333, 334)는 인핸스먼트 NMOS 및 PMOS 트랜지스터들에 의해 또는 P/N 접합 다이오드에 의해 제조될 수 있다. 커패시터(335, 336, 337)는 인핸스먼트 NMOS 및 PMOS 트랜지스터들에 의해 또는 MOM(금속-산화물-금속) 커패시터에 의해 또는 이들의 조합에 의해 제조될 수 있다. 위상 드라이버(360, 365)는 위상 드라이버 회로(도시되지 않음)에 의해 생성되고, 그들은 통상적으로 10 내지 80Mhz에서 통상적으로 중첩하지 않는 클로킹 위상들이다.
전하 펌프 컴포넌트(340)는 전원 위상 드라이버(370), 전원 위상 드라이버(375), 다이오드(341), 다이오드(342), 다이오드(343), 다이오드(344), 커패시터(345), 커패시터(346), 및 커패시터(347)를 포함하고, 출력(380)을 생성한다. 다이오드(341, 342, 343, 344)는 인핸스먼트 NMOS 및 PMOS 트랜지스터들에 의해 또는 P/N 접합 다이오드에 의해 제조될 수 있다. 커패시터(345, 346, 347)는 인핸스먼트 NMOS 및 PMOS 트랜지스터들에 의해 또는 MOM(금속-산화물-금속) 커패시터에 의해 또는 이들의 조합에 의해 제조될 수 있다. 위상 드라이버(370, 375)는 위상 드라이버 회로(도시되지 않음)에 의해 생성되고, 그들은 통상적으로 10 내지 80Mhz에서 통상적으로 중첩하지 않는 클로킹 위상들이다.
도 8은 하이브리드 전하 펌프 제어 회로(400)를 도시한다. 전하 펌프 제어 회로는 전하 펌프 출력을 취하고, 그를 감압(step down)(또는, 네거티브 전압의 경우에는 승압(step up))하고, 결과를 기준 전압과 비교하고, 이어서 높은 경우에는 전하 펌프 동작을 계속하고 낮은 경우에는 전하 펌프 동작을 중단시킬 인에이블 신호를 생성한다.
관심 전압이 VPOS(480)와 같은 포지티브일 때, 스위치들(430)이 턴온되고 스위치들(440)이 턴오프된다. VPOS(480)는 일련의 트랜지스터들(410)로 공급되고, 그에 의해 VPOS(480)는 각각의 트랜지스터를 통해 임계 전압만큼 감소된다. 결과는 비교기(450)에 의해 기준 전압과 비교된다. 기준 전압이 감압된 VPOS 전압보다 큰 경우, 인에이블 신호(460)가 인가된다. 인에이블 신호(460)는 전하 펌프 발진기(oscillator)(도시되지 않음, 위상 드라이버 회로에 급전하여 도 5의 신호(270, 280)와 같은 위상 드라이버 클록들을 생성함)로 전송될 수 있는데, 이는 전하 펌프 동작을 유지시킬 것이다. 기준 전압이 감압된 VPOS 전압보다 작은 경우, 인에이블 신호(460)는 인가해제되고, 전하 펌프는 동작을 중단할 것이다.
관심 전압이 VNEG(490)와 같은 네거티브일 때, 스위치들(440)은 턴온되고 스위치들(430)은 턴오프된다. VNEG(490)는 일련의 트랜지스터들(420)로 공급되고, 그에 의해 VNEG는 각각의 트랜지스터를 통해 임계 전압만큼 증가된다. 결과는 비교기(450)에 의해 기준 전압과 비교된다. 기준 전압이 승압된 VNEG 전압보다 낮은 경우, 인에이블 신호(460)가 인가된다. 인에이블 신호(460)는 전하 펌프 발진기(도시되지 않음)로 전송될 수 있는데, 이는 전하 펌프 동작을 유지시킬 것이다. 기준 전압이 승압된 VNEG 전압보다 높은 경우, 인에이블 신호(460)는 인가해제되고, 전하 펌프는 동작을 중단할 것이다.
도 9는 전하 펌프의 출력을 반전시키는 인버터 회로(500)를 도시한다. 예를 들어, VHVP-IN(501)이 +10V인 경우, VHVN-OUT은 -10V가 될 것이다. 인버터 회로(500)는 PMOS 트랜지스터(505), NMOS 트랜지스터(510), 커패시터(515), PMOS 트랜지스터(520), PMOS 트랜지스터(525), PMOS 트랜지스터(530), PMOS 트랜지스터(535), 및 출력 커패시터(540)를 포함한다. 이러한 컴포넌트들은 도 9에 도시된 바와 같이 함께 커플링된다. 동작은 다음과 같다. 먼저, PMOS 트랜지스터(505)가 커패시터(515)의 단자(501)를 VHVP-IN(501) 레벨로 승압하도록 인에이블된다. 노드 VHVN(503)은 접지를 초과하는 Vt(PMOS 트랜지스터(520, 525)의 임계 전압)에서 클램핑될 것이다. 다음, PMOS 트랜지스터(505)는 턴오프되고 NMOS 트랜지스터(510)는 턴온되는데, 이는 이어서 커패시터 커플링 작용에 의해 단자(501)를 접지로 풀링(pull)하며, 노드(503)는 네거티브로 풀링될 것인데, 이는 이어서 PMOS 트랜지스터들(530, 535)에 의해 출력 노드(504)를 네거티브로 풀링한다. 이어서, 시퀀스는 출력 노드(504)가 실질적으로 VHV-P IN(501)이 될 때까지 반복된다.
도 10은 전하 펌프의 출력을 반전시키는 다른 인버터 회로(600)를 도시한다. 예를 들어, VHVP-IN(601)이 +10V인 경우, VHVN-OUT(604)은 -10V가 될 것이다. 인버터 회로(600)는 PMOS 트랜지스터(605), PMOS 트랜지스터(610), PMOS 트랜지스터(615), 커패시터(620), NMOS 트랜지스터(625), NMOS 트랜지스터(630), NMOS 트랜지스터(635), 및 스위치(640)를 포함한다. 이러한 컴포넌트들은 도 10에 도시된 바와 같이 함께 커플링된다. 동작은 도 9의 것과 유사하다. NMOS 트랜지스터들(630, 635)은 이제 스위치(640)와 함께, 충전 단계에서 접지시킬 노드(603)를 제어한다.
본 명세서에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하려는 것이 아니라, 대신, 청구항들 중 하나 이상에 의해 포괄될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 물질들, 프로세스들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 물질들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 물질들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(사이에 어떠한 중간의 물질들, 요소들 또는 공간도 배치되지 않음) 및 "간접적으로 인접한"(사이에 중간의 물질들, 요소들 또는 공간이 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 물질들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 물질들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (8)

  1. 인버터 회로로서,
    상기 인버터 회로의 입력에 접속되는 제1 단자 및 제1 커패시터에 접속되는 제2 단자를 포함하는 제1 스위치;
    상기 제1 커패시터에 접속되는 제1 단자 및 접지에 접속되는 제2 단자를 포함하는 제2 스위치;
    상기 제1 커패시터와 접지 사이에 커플링되는 하나 이상의 트랜지스터의 제1 세트; 및
    상기 제1 커패시터와 상기 인버터 회로의 출력 사이에 커플링되는 하나 이상의 트랜지스터의 제2 세트를 포함하고,
    상기 인버터 회로는 상기 입력 상의 전압을 반전시켜서 상기 출력 상의 전압을 생성하는, 인버터 회로.
  2. 청구항 1에 있어서,
    상기 출력 및 접지에 커플링되는 제2 커패시터를 추가로 포함하는, 인버터 회로.
  3. 청구항 1에 있어서,
    하나 이상의 트랜지스터의 상기 제1 세트 내의 트랜지스터들은 PMOS 트랜지스터들인, 인버터 회로.
  4. 청구항 3에 있어서,
    하나 이상의 트랜지스터의 상기 제2 세트 내의 트랜지스터들은 PMOS 트랜지스터들인, 인버터 회로.
  5. 청구항 1에 있어서,
    하나 이상의 트랜지스터의 상기 제1 세트 내의 트랜지스터들은 NMOS 트랜지스터들인, 인버터 회로.
  6. 청구항 5에 있어서,
    하나 이상의 트랜지스터의 상기 제2 세트 내의 트랜지스터들은 PMOS 트랜지스터들인, 인버터 회로.
  7. 청구항 5에 있어서,
    하나 이상의 트랜지스터의 상기 제1 세트를 제어하도록 구성되는 스위치를 추가로 포함하는, 인버터 회로.
  8. 청구항 6에 있어서,
    하나 이상의 트랜지스터의 상기 제1 세트를 제어하도록 구성되는 스위치를 추가로 포함하는, 인버터 회로.
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