CN104937666A - 用于闪存存储器装置的混合电荷泵以及调节手段和方法 - Google Patents

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Abstract

本发明公开了用于存储器装置的混合电荷泵和控制电路。

Description

用于闪存存储器装置的混合电荷泵以及调节手段和方法
优先权声明
本申请根据《美国法典》第35卷第119和120节要求提交于2013年3月15日的美国临时专利申请序列号61/792,643的优先权，该临时专利申请以引用方式并入本文。
技术领域
本发明公开了用于存储器装置的混合电荷泵和控制电路。
背景技术
使用浮栅来在其上存储电荷的闪存存储器单元以及形成于半导体衬底中的这些非易失性存储器单元的存储器阵列在现有技术中是众所周知的。通常，这些浮栅存储单元一直是分裂栅类型或层栅类型的。
一种现有技术的非易失性存储器单元10在图1中示出。分裂栅超快闪(SF)存储器单元10包括第一导电类型(诸如P型)的半导体衬底1。衬底1具有在其上形成第二导电类型(诸如N型)的第一区2(也称为源极线SL)的表面。也为第二导电类型(诸如N型)的第二区3(也称为漏极线)在衬底1的该表面上形成。沟道区4在第一区2和第二区3之间。位线(BL)9连接至第二区3。字线(WL)8(也称为选择栅)定位在沟道区4的第一部分上面并与其绝缘。字线8几乎不与或完全不与第二区3重叠。浮栅(FG)5在沟道区4的另一部分上面。浮栅5与该另一部分绝缘，并与字线8相邻。浮栅5还与第一区2相邻。耦合栅(CG)7(也称为控制栅)在浮栅5上面并与其绝缘。擦除栅(EG)6在第一区2上面并与浮栅5和耦合栅7相邻，而且与该浮栅和该耦合栅绝缘。擦除栅6也与第一区2绝缘。
用于对现有技术的非易失性存储器单元10进行擦除和编程的一种示例性操作如下所述。通过福勒-诺德海姆隧穿机制对单元10进行擦除，方法是在其它端子等于零伏的同时在擦除栅EG 6上施加高电压。从浮栅FG 5进入擦除栅EG 6的电子隧道使得浮栅FG 5带正电，从而接通处于读取状态的单元10。所得单元擦除状态称为“1”状态。擦除的另一个实施例方法是在擦除栅EG 6上施加正电压Vegp，在耦合栅CG 7上施加负电压Vcgn，并且其它端子等于零伏。负电压Vcgn负耦合到浮栅FG 5，从而需要较小正电压Vcgp用于擦除。从浮栅FG 5进入擦除栅EG 6的电子隧道使得浮栅FG 5带正电，从而接通处于读取状态(单元状态‘1’)的单元10。可替换地，字线WL 8(Vwle)和源极线SL 2(Vsle)可为负以进一步减小进行擦除所需的擦除栅FG 5上的正电压。在这种情况下，负电压Vwle和Vsle的大小足够小从而不会使p/n结正向偏置。通过源极侧热电子编程机制对单元10进行编程，方法是在耦合栅CG 7上施加高电压、在源极线SL 2上施加高电压、在擦除栅EG 6上施加中压，并且在位线BL 9上施加编程电流。流过字线WL 8和浮栅FG 5之间间隙的一部分电子获得足够的能量以射入浮栅FG 5，使得浮栅FG 5带负电，从而断开处于读取状态的单元10。所得单元编程状态称为“0”状态。
可通过在位线BL 9上施加抑制电压来在编程中抑制单元10(例如，如果要对其行中的另一个单元编程但不对单元10编程)。单元10在美国专利7,868,375中有更为具体的描述，该专利的公开内容全文以引用方式并入本文。
图1的现有技术设计的示例性操作电压在下表1中示出：
表1中所列值的典型值在表2中示出：
图2示出二维现有技术闪存存储器系统的典型现有技术架构。管芯12包括：用于存储数据的存储器阵列15和存储器阵列20，这些存储器阵列任选地利用如图1中所示的存储器单元10；使管芯12的其它部件和通常焊线(未示出)之间能够电导通的焊盘35和焊盘80，所述焊线继而连接到引脚(未示出)或用于从封装芯片外部接入集成电路的封装凸块；用于为系统提供正电压源和负电压源的高电压电路75；用于提供各种控制功能(诸如冗余和内建自测试)的控制逻辑70；模拟逻辑65；感测电路60和61，其分别用于从存储器阵列15和存储器阵列20读取数据；行解码器电路45和行解码器电路46，其分别用于访问存储器阵列15和存储器阵列20中待读取或写入的行；列解码器55和列解码器56，其分别用于访问存储器阵列15和存储器阵列20中待读取或写入的列；电荷泵电路50和电荷泵电路51，其分别用于为存储器阵列15和存储器阵列20的编程和擦除操作提供增大的电压；高电压驱动电路30，其由存储器阵列15和存储器阵列20共享以用于读取和写入(擦除/编程)操作；由存储器阵列15在读取和写入操作期间使用的高电压驱动电路25，以及由存储器阵列20在读取和写入(擦除/编程)操作期间使用的高电压驱动电路26；以及位线抑制电压电路40和位线抑制电压电路41，其分别用于取消选择并不打算在针对存储器阵列15和存储器阵列20的写入操作期间进行编程的位线。这些功能区块是为本领域的普通技术人员所理解的，并且图2中所示的区块布局是现有技术中已知的。
如从上文可见，电荷泵在闪存存储器装置的操作中起着重要作用。需要高电压来实现编程功能和擦除功能。
图3示出了现有技术的电荷泵。在编程操作期间，SL泵100用于生成Vslp和Vegp电压(其通常为约4V至5V)，并且CG-EG泵110用于生成Vcgp电压(其通常为约9V至10V)。在擦除操作期间，SL泵100未使用，并且CG-EG泵用于生成Vege电压(其通常为约10至11.5V)。这些电压为消耗大量功率的相对高的电压。
所需要的是改进的电荷泵，所述电荷泵可生成用于闪存存储器装置中的编程和擦除操作的电压，所述电压低于现有技术电荷泵中所用的电压。
发明内容
上述问题和需求通过改进的电荷泵实施例得以解决和满足。在一个实施例中，一个电荷泵产生正电压并且一个电荷泵产生负电压。在另一个实施例中，混合电荷泵任选地可生成高电压或分成两个电荷泵，每一个电荷泵生成量值比该高电压小的电压。在另一个实施例中，公开了电荷泵控制电路。在其它实施例中，公开了与电荷泵配合使用的反相器电路。
附图说明
图1示出了现有技术的分裂栅闪存存储器单元。
图2示出了闪存存储器装置的现有技术布局。
图3示出了现有技术的电荷泵。
图4示出了电荷泵实施例。
图5示出了电荷泵实施例的电路设计。
图6示出了电荷泵实施例。
图7示出了混合电荷泵实施例的电路设计。
图8示出了电荷泵的控制电路。
图9示出了与电荷泵配合使用的反相器。
图10示出了与电荷泵配合使用的反相器。
具体实施方式
图4示出了改进的电荷泵实施例。在编程操作期间，Cpump1 120生成Vslp和Vegp(其通常为约4-5V，如在现有技术中)，并且CG-EG泵130生成Vcgp(其通常为约4-5V，如在现有技术中)。然而，在擦除操作期间，Cpump1 120生成Vcge(其为约-8V)，并且CG-EG泵130生成Vege(其为约8V)。因此，在擦除操作期间，将约8V施加于擦除栅6并将约-8V施加于控制栅7。可替换地，可将负电压(例如，-04v)分别施加于字线8(vwle)和源极线2(Vsle)，该负电压来自Cpump1 120。
图5示出了电荷泵电路200。电荷泵电路200包括开关210、开关220、电压源相驱动器270、电压源相驱动器280，以及三个充电级(每一个充电级均包括二极管和电容器，这两者的配对取决于打开哪个开关)，这三个充电级包括二极管230、二极管240、二极管250、二极管260、电容器235、电容器245和电容器255。当开关210打开并且开关220关闭时，将发生正充电，并且Voutp 295将包含正电压(诸如8V)，在这种情况下，电荷泵电路200可用作CG-EG泵130以生成Vege。当开关210关闭并且开关220打开时，将发生负充电，并且Voutn 290将包含负电压(诸如-8V)，在这种情况下，电荷泵电路200可用作Cpump1 120以生成Vcge。因此，与在现有技术系统中不同，所生成的最高电压为8V而不是11.5V。这可以节约用电，并且还可以提高闪存存储器产品的可靠性。二极管230、240、250、260可由增强NMOS和PMOS晶体管或由P/N结二极管制成。电容器235、245、255可由增强NMOS和PMOS晶体管或由MOM(金属-氧化物-金属)电容器或其组合制成。开关210被实施为增强PMOS。开关210的可供选择的实施例为NMOS晶体管，在这种情况下其本体p-衬底端子需要与负输出Voutn 290隔离。开关220被实施为增强NMOS。开关220的可供选择的实施例为PMOS晶体管，在这种情况下其本体Nwell端子需要与正输出Voutp 295隔离。相驱动器270和280由相驱动电路(未示出)生成，并且它们在通常10-80Mhz下为通常不重叠的时钟相。
另一个实施例在图6中示出。在编程操作期间，Cpump1 300生成Vslp和Vegp(其通常为约5V，如在现有技术中)，并且CG-EG泵310生成Vcgp(其通常为约5V，如在现有技术中)。然而，在擦除操作期间，Cpump1+Mstg 301被重新配置用于生成Vcge(其为约-8V)，并且CG-EG泵+N stg 311被重新配置用于生成Vege(其为约8V)。该重新配置通过将CG_EG泵310分成N级泵和M级泵来完成。然后通过将CG_EG泵310的M级泵合并到Cpump1 300中形成新泵301。原始CG+EG泵310剩下N级，形成新泵311。该系统的益处在于混合电荷泵不仅可用于生成高Vege电压，还可用于生成小得多的Vcgp和Vcgn电压。
图7示出了可重新配置的混合电荷泵320。电荷泵320包含两个电荷泵部件，每一个电荷泵部件是其自身的电荷泵。电荷泵部件330包括N个充电级(这里N＝3，但N可为任何正整数)，并且电荷泵部件340包括M个充电级(这里M＝3，但M可为任何正整数)。电荷泵部件330和电荷泵部件340由开关350耦接。当开关350打开时，电荷泵部件330和电荷泵部件340耦接在一起，作为由N+M个充电级构成的一个电荷泵。当开关350关闭时，电荷泵部件330和电荷泵部件340未耦接在一起，并且作为独立的电荷泵工作。因此，电荷泵320可被配置为具有N+M个级的泵或两个独立的泵，即一个N级泵和一个M级泵。电荷泵320用于正操作(泵送至较高正电压)。可供选择的实施例用于具有类似可重新配置性的负操作(如图5中所示)。通过重新配置不同段泵来实现不同组合的负/正段泵，诸如N级泵330为负并且M级泵340为正。
电荷泵部件330包括电压源相驱动器360、电压源相驱动器365、二极管331、二极管332、二极管333、二极管334、电容器335、电容器336、电容器337，并生成输出390。二极管331、332、333、334可由增强NMOS和PMOS晶体管或由P/N结二极管制成。电容器335、336、337可由增强NMOS和PMOS晶体管或由MOM(金属-氧化物-金属)电容器或其组合制成。相驱动器360和365由相驱动电路(未示出)生成，并且它们在通常10-80Mhz下为通常不重叠的时钟相。
电荷泵部件340包括电压源相驱动器370、电压源相驱动器375、二极管341、二极管342、二极管343、二极管344、电容器345、电容器346、电容器347，并生成输出380。二极管341、342、343、344可由增强NMOS和PMOS晶体管或由P/N结二极管制成。电容器345、346、347可由增强NMOS和PMOS晶体管或由MOM(金属-氧化物-金属)电容器或其组合制成。相驱动器370和375由相驱动电路(未示出)生成，并且它们在通常10-80Mhz下为通常不重叠的时钟相。
图8示出了混合电荷泵控制电路400。电荷泵控制电路接受电荷泵输出，使其逐步降低(或对于负电压而言使其逐步升高)，将结果与基准电压比较，然后生成使能信号，该信号在为高电平时将继续电荷泵操作，该信号在为低电平时将停止电荷泵操作。
当所关注的电压为正(诸如VPOS 480)时，打开开关430并且关闭开关440。将VPOS 480供应至一系列晶体管410，从而使VPOS 480通过每一个晶体管减少了阈值电压。由比较器450将结果与基准电压进行比较。如果基准电压大于逐步降低的VPOS电压，则使能信号460被致能。可将使能信号460发送到电荷泵振荡器(未示出，该振荡器馈入相驱动器电路以生成相驱动器时钟，诸如图5中的信号270和280)，该振荡器将保持电荷泵工作。如果基准电压低于逐步降低的VPOS电压，则使能信号460被禁能，并且电荷泵将停止工作。
当所关注的电压为负(诸如VNEG 490)时，打开开关440并且关闭开关430。将VNEG 490供应至一系列晶体管420，从而使VNEG通过每一个晶体管增加了阈值电压。由比较器450将结果与基准电压进行比较。如果基准电压低于逐步升高的VNEG电压，则使能信号460被致能。可将使能信号460发送到电荷泵振荡器(未示出)，该振荡器将保持电荷泵工作。如果基准电压高于逐步升高的VNEG电压，则使能信号460被禁能，并且电荷泵将停止工作。
图9示出了使电荷泵的输出反相的反相器电路500。例如，如果VHVP-IN 501为+10V，则VHVN-OUT将为-10V。反相器电路500包括PMOS晶体管505、NMOS晶体管510、电容器515、PMOS晶体管520、PMOS晶体管525、PMOS晶体管530、PMOS晶体管535和输出电容器540。将这些部件耦接在一起，如图9中所示。其工作如下所述。启用第一PMOS晶体管505以将电容器515的端子501充电至VHVP-IN 501电平。节点VHVN 503将被钳制在高于地电位的Vt(PMOS晶体管520、525的阈值电压)处。接下来，关闭PMOS晶体管505并且打开NMOS晶体管510，这继而通过电容器耦合作用将端子501拉至地电位，节点503将被拉为负值，然后继而由PMOS晶体管530和535将输出节点504拉为负值。然后重复该顺序直到输出节点504基本上等于VHV-P IN 501。
图10示出了使电荷泵的输出反相的另一个反相器电路600。例如，如果VHVP-IN 601为+10V，则VHVN-OUT 604将为-10V。反相器电路600包括PMOS晶体管605、PMOS晶体管610、PMOS晶体管615、电容器620、NMOS晶体管625、NMOS晶体管630、NMOS晶体管635和开关640。将这些部件耦接在一起，如图10中所示。该操作类似于图9的操作。现在NMOS晶体管630、635连同开关640一起控制节点603在充电阶段接地。
本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围，而仅仅是对可由一项或多项权利要求涵盖的一个或多个特性的引用。上文描述的材料、工艺和数字示例仅仅是示例性的，并且不应被认为限制权利要求。应当指出的是，如本文所使用，术语“在...上面”和“在...上”均包含性地包括“直接在...上”(其之间没有设置中间材料、元件或空间)和“间接在...上”(其之间设置有中间材料、元件或空间)。同样，术语“相邻”包含“直接相邻”(两者间未设置中间材料、元件或空间)和“间接相邻”(两者间设置有中间材料、元件或空间)。例如，“在衬底上面”形成元件可包括在之间没有中间材料/元件的情况下在衬底上直接形成元件，以及在之间有一个或多个中间材料/元件的情况下在衬底上间接形成元件。

Claims (31)

1.一种用于闪存存储器装置的混合电荷泵，包括：
第一电荷泵，所述第一电荷泵包括N个充电级，其中N为正整数；
第二电荷泵，所述第二电荷泵包括M个充电级，其中M为正整数；以及
开关，所述开关耦接所述第一电荷泵和所述第二电荷泵；
其中当所述开关打开时，所述第一电荷泵和所述第二电荷泵一起构成具有N+M个充电级的第三电荷泵，并且当所述开关关闭时，所述第一电荷泵和所述第二电荷泵充当独立的电荷泵。
2.根据权利要求1所述的混合电荷泵，其中所述N个充电级中的每一个均包括二极管和电容器。
3.根据权利要求2所述的混合电荷泵，其中所述M个充电级中的每一个均包括二极管和电容器。
4.根据权利要求1所述的混合电荷泵，其中所述第三电荷泵提供正电压以对闪存存储器编程。
5.根据权利要求1所述的混合电荷泵，其中所述第二电荷泵还与另一个电荷泵组合并且被重新配置用于提供负电压以擦除闪存存储器。
6.根据权利要求5所述的混合电荷泵，其中所述第一电荷泵被配置用于提供正电压以擦除闪存存储器。
7.根据权利要求4所述的混合电荷泵，其中所述闪存存储器为分裂栅闪存存储器。
8.根据权利要求5所述的混合电荷泵，其中所述闪存存储器为分裂栅闪存存储器。
9.根据权利要求6所述的混合电荷泵，其中所述闪存存储器为分裂栅闪存存储器。
10.一种用于闪存存储器装置的电荷泵，包括：
第一开关，所述第一开关耦接到第一电压输入；
第二开关，所述第二开关耦接到第二电压输入；
多个充电级，所述多个充电级耦接到所述第一开关和所述第二开关并且包括第一输出节点和第二输出节点；
其中当所述第一开关打开并且所述第二开关关闭时，所述第一输出节点输出大于所述第一电压输入的所述电压的正电压，并且当所述第一开关关闭并且所述第二开关打开时，所述第二输出节点输出低于所述第二电压输入的所述电压的负电压。
11.根据权利要求10所述的电荷泵，其中所述第二电压输入为接地点。
12.根据权利要求10所述的电荷泵，其中所述多个充电级中的每一个充电级均包括二极管和电容器。
13.根据权利要求12所述的电荷泵，其中至少一个电容器耦接到第一电压源相驱动器。
14.根据权利要求13所述的电荷泵，其中至少一个电容器耦接到第二电压源相驱动器。
15.根据权利要求10所述的电荷泵，其中所述第一开关包括PMOS晶体管。
16.根据权利要求15所述的电荷泵，其中所述第二开关包括NMOS晶体管。
17.一种用于闪存存储器装置的混合电荷泵控制电路，包括：
第一输入；
第二输入；
第一开关；
第二开关；
第一组晶体管，所述第一组晶体管用于使所述第一输入的所述电压逐步降低；
第二组晶体管，所述第二组晶体管用于使所述第二输入的所述电压逐步升高；
第一基准电压；
第二基准电压；
比较器，所述比较器用于当所述第一开关打开并且所述第二开关关闭时比较所述第一基准电压与所述第一组晶体管的输出，以及用于当所述第一开关关闭并且所述第二开关打开时比较所述第二基准电压与所述第二组晶体管的输出，其中所述比较器生成用于控制电荷泵的输出。
18.根据权利要求17所述的电路，其中所述第一输入的所述电压为正。
19.根据权利要求18所述的电路，其中所述第二输入的所述电压为负。
20.根据权利要求17所述的电路，其中所述第一组晶体管中的每一个晶体管均为PMOS晶体管。
21.根据权利要求20所述的电路，其中所述第二组晶体管中的每一个晶体管均为PMOS晶体管。
22.根据权利要求17所述的电路，其中所述第一基准电压通过第三开关耦接至所述比较器。
23.根据权利要求22所述的电路，其中所述第二基准电压通过第四开关耦接至所述比较器。
24.一种反相器电路，包括：
第一开关，所述第一开关包括连接至所述反相器电路的输入的第一端子以及连接至第一电容器的第二端子；
第二开关，所述第二开关包括连接至所述第一电容器的第一端子以及连接到接地点的第二端子；
第一组一个或多个晶体管，所述第一组一个或多个晶体管耦接在所述第一电容器和接地点之间；以及
第二组一个或多个晶体管，所述第二组一个或多个晶体管耦接在所述第一电容器和所述反相器电路的输出之间，
其中所述反相器电路使所述输入上的电压反相以生成所述输出上的电压。
25.根据权利要求24所述的反相器电路，还包括耦接到所述输出并且耦接到接地点的第二电容器。
26.根据权利要求24所述的反相器电路，其中所述第一组一个或多个晶体管中的所述晶体管为PMOS晶体管。
27.根据权利要求26所述的反相器电路，其中所述第二组一个或多个晶体管中的所述晶体管为PMOS晶体管。
28.根据权利要求24所述的反相器电路，其中所述第一组一个或多个晶体管中的所述晶体管为NMOS晶体管。
29.根据权利要求28所述的反相器电路，其中所述第二组一个或多个晶体管中的所述晶体管为PMOS晶体管。
30.根据权利要求28所述的反相器电路，还包括被配置为控制所述第一组一个或多个晶体管的开关。
31.根据权利要求29所述的反相器电路，还包括被配置为控制所述第一组一个或多个晶体管的开关。
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