CN104285257B - 非易失性存储器装置及其操作方法 - Google Patents

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Abstract

本发明公开了一种第一导电类型的半导体衬底的非易失性存储器装置。非易失性存储器单元的阵列在半导体衬底中以多个行和列布置。每一个存储器单元包括在半导体衬底表面上的第二导电类型的第一区，以及在半导体衬底表面上的第二导电类型的第二区。沟道区在第一区和第二区之间。字线覆盖在沟道区的第一部分上面并与其绝缘，并且与第一区相邻且几乎不与或完全不与第一区重叠。

Description

非易失性存储器装置及其操作方法
技术领域
本发明涉及非易失性存储器单元装置及其操作方法。更具体地讲，本发明涉及在读取、编程或擦除操作期间其中负电压被施加至字线且选择性地与未选择存储器单元的其它端子相组合的这类存储器装置。
背景技术
非易失性存储器单元在本领域中是熟知的。一种现有技术的非易失性存储器单元10在图1中示出。存储器单元10包括第一导电类型（诸如P型）的半导体衬底12。衬底12具有在其上形成第二导电类型（诸如N型）的第一区14（也称为源极线SL）的表面。也为N型的第二区16（也称为漏极线）形成在衬底12的该表面上。沟道区18在第一区14和第二区16之间。位线BL 20连接至第二区16。字线WL 22被定在沟道区18的第一部分上方并与其绝缘。字线22几乎不与或完全不与第二区16重叠。浮栅FG 24在沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并与字线22相邻。浮栅24还与第一区14相邻。耦合栅CG（也称为控制栅）26在浮栅24上方并与其绝缘。擦除栅EG 28在第一区14上方并与浮栅24和耦合栅26相邻，且与该浮栅和该耦合栅绝缘。擦除栅28也与第一区14绝缘。单元10在USP 7,868,375中进行更为具体的描述，其公开内容全文通过引用并入本文中。
尽管USP 7,868,375公开了在擦除操作期间将负电压施加至存储器单元10的耦合栅26，但引用内容并未公开在其它操作（诸如读取和编程）期间将负电压施加至其它栅的有益效果。
因此，本发明的一个目标是公开在其它操作期间将负电压施加至其它栅或端子的非易失性存储器单元装置。
发明内容
本发明涉及具有第一导电类型的半导体衬底的非易失性存储器装置。非易失性存储器单元的阵列在半导体衬底中以多个行和列布置。每一个存储器单元包括在半导体衬底表面上的第二导电类型的第一区，以及在半导体衬底表面上的第二导电类型的第二区。沟道区在第一区和第二区之间。字线覆盖沟道区的第一部分上面并与其绝缘，并且与第一区相邻且几乎不与或完全不与第一区重叠。浮栅覆盖在沟道区的第二部分上面，与第一部分相邻并与其绝缘，且与第二区相邻。耦合栅覆盖在浮栅上面。擦除栅覆盖在第二区上面并与其绝缘。位线连接至第一区。负电荷泵电路生成第一负电压。控制电路接收命令信号并响应于此生成多个控制信号，并将第一负电压施加至未选择存储器单元的字线。
本发明还涉及操作前述类型的非易失性存储器单元装置的方法。
附图说明
图1是可将本发明的方法应用于其的现有技术的非易失性存储器单元的横截面图。
图2是使用图1中示出的现有技术的非易失性存储器单元的本发明的非易失性存储器装置的框图。
图3A和3B分别是用在本发明的存储器装置中的编程/擦除和读取操作的波形图。
图4A和4B分别是用在本发明的存储器装置中的负/正字线解码器电路和负电荷泵的详细电路图。
图5和5A是用在本发明的存储器装置中的第一负/正高电压解码器电路的详细电路图。
图6和6A是用在本发明的存储器装置中的第二负/正高电压解码器电路的详细电路图。
图7是用在本发明的存储器装置中的第三负/正高电压解码器电路的详细电路图。
图8和8A是与本发明的存储器装置一起使用的负电压电荷泵生成器的详细电路图。
图9是用在本发明的存储器装置中的负高压调节电路的详细电路图。
图10是用在本发明的存储器装置中的负/正焊盘电路的详细电路图。
图11A和11B是示出用在制作现有技术的存储器装置中的现有技术工艺流程的一部分的横截面图。
图11C是示出用于制作本发明的存储器装置的工艺流程的一部分的横截面图。
具体实施方式
参考图2，示出了本发明的非易失性存储器装置50的框级图。在图2中示出的实施例中，存储器装置50包括图1中所示类型的非易失性存储器单元10的两个阵列52A和52B，这两个阵列在半导体衬底12中以多个行和列布置。解码器（分别为X解码器54A和54B）与非易失性存储器单元10的每一个阵列52相邻，其用于接收待解码并供应至所选择和未选择的存储器单元10的字线22的地址信号。解码器54中的每一个解码器还具有包括在电荷泵56中以生成负电压的相关联负电荷泵。放置在阵列52A和52B之间的解码器(WSHDRHALFV, NCG) 80为控制栅26、源极线14和擦除栅28提供电压电平，如在图5-7中的实施例中所示。
存储器装置50的存储器阵列52中的每一个存储器阵列还具有多个与其相关联的传感器58，以接收来自阵列52的存储器单元10的信号并生成来自装置50的输出信号。存储器装置50还具有逻辑电路60。逻辑电路60接收由存储器装置50外部的主机控制器（未示出）发出的命令（诸如编程、擦除或读取），以使存储器装置50执行各种命令。响应于所接收的命令，逻辑电路50生成控制信号，所述控制信号对电荷泵电路56和解码电路54和读出放大器电路58的操作和时序进行控制。模拟电路70为装置50提供模拟偏置电压和电流及时序。高电压（正、负）控制电路90提供经调节和经时间排序的正和负电平。焊盘电路88提供输入缓冲区、IO缓冲区、电力焊盘（Vdd、Vss）、测试焊盘和ESD保护。
响应于读取、擦除或编程命令，逻辑电路60使各种电压以及时且干扰最低的方式供应至所选择存储器单元10和未选择存储器单元10两者的各个部分。
对于所选择和未选择的存储器单元10，施加的电压和电流如下。如下文所用，使用了以下缩写：源极线或第一区14 (SL)，位线20 (BL)，字线22 (WL)，耦合栅26 (CG)，擦除栅28 (EG)。
读取命令
存储器单元 WL BL CG EG SL
选择的 1.0 – 2.0v 0.6 – 2.0v 0.0 – 2.6v 0.0 – 2.6v 0.0v
存储器单元 WL BL CG EG SL
未选择的 -0.5 - 0.0v 0.0v 0.0 – 2.6v 0.0 – 2.6v 0.0v
擦除命令
存储器单元 WL BL CG EG SL
选择的 -0.5 - 0.0v 0.0v 0.0v 11.5 – 12.0v 0.0v
存储器单元 WL BL CG EG SL
未选择的 -0.5 - 0.0v 0.0v 0.0 – 2.6v 0.0 – 2.6v 0.0v
可替换地，擦除命令可使用以下电压来执行：
擦除命令
存储器单元 WL BL CG EG SL
选择的 -0.5 - 0.0v 0.0v - (5.0 – 9.0)v 8.0 – 9.0v 0.0v
存储器单元 WL BL CG EG SL
未选择的 -0.5 - 0.0v 0.0v 0.0 – 2.6v 0.0 – 2.6v 0.0v
可替换地，擦除操作可使用P衬底12来执行，该衬底为负电压而不是0v，例如Vsub=-6v，在这种情况下，字线WL 22上的电压=< -4v（以防止WL氧化物击穿）。
编程命令
存储器单元 WL BL CG EG SL
选择的 1.0v 1µA 10.0 – 11.0v 4.5 – 5.0v 4.5 – 5.0v
存储器单元 WL BL CG EG SL
未选择的 -0.5 - 0.0v Vinh(1.6 – 3.0v) 0.0 – 2.6v 0.0 – 2.6v 0.0 – 1.0v
可替换地，编程命令可使用以下电压和电流来执行：
编程命令
存储器单元 WL BL CG EG SL
选择的 1.0v 1µA 8.0 – 9.0v 8.0 – 9.0v 4.5 – 5.0v
存储器单元 WL BL CG EG SL
未选择的 -0.5 - 0.0v Vinh(1.6 – 3.0v) 0.0 – 2.6v 0.0 – 2.6v 0.0 – 1.0v
可替换地，编程操作可使用P衬底Vsub12来执行，其是代替0v的负的，例如-1v至-5v，在这种情况下，所选择字线WL 22上的电压使得(VWL-Vsub) ~ =< 2v，即，Vwl ~=<1v至-3v（以防止WL氧化物击穿）。
参考图3A，示出了如上所述在本发明的存储器装置50中使用的正/负偏置电平的编程和擦除信号的信号时序波形的一个示例。分别与存储器单元10的端子WL、BL、CG、EG、SL对应的信号WL、BL、CG、EG、SL如上文所述。对于编程而言，信号WL 102首先升高（例如，~Vdd）（以便设定将稍后进行描述的解码器电路80中的控制信号），然后开始沉下（至偏置电压Vpwl）。随后信号BL 104和CG 106升高，例如分别为~Vinh =~ Vdd和10v至11v，并接着EG和SL 110升高（例如，~ 4.5v至5v）。可替换地，CG 106在EG 108和SL 110之后升高（如由虚线波形所示）。信号WL 102沉下至电压Vpwl，例如1v，并且信号BL 104随着CG升高而沉下至电压Vdp，例如~0.5v。未选择的WL在选择的WL 102升高之前或升高的同时下降至负，例如-0.5v。未选择的CG、EG保持待机值，例如0v至2.6v。随着CG 106升高，未选择的SL保持待机值，例如0v，或切换到偏置电压，例如1v（未选择的SL切换到偏置电平，以防止漏电流通过BL通过未选择的单元）。
信号BL 104首先升高至Vinh（抑制电压），以防止由于在斜坡至编程电压期间各个信号尚未稳定而出现的不注意的编程干扰。将CG 106相对于EG 108和SL 110的时序序列优化以降低干扰影响，例如，引起更多干扰的任何信号最后都会升高。使编程脉冲的斜坡下降反转，以便最小化干扰（即，首先升高的信号现在最后下降）。信号EG 108, SL 110下降，接着CG 106下降，接着WL 102和BL 104下降。在用变为负（例如，-1v）的P衬底进行编程的实施例中，该负切换与信号WL降低或者CG或EG升高同时发生。
对于擦除而言，信号WL 102升高，例如至Vdd（诸如以设定解码器电路80中的控制信号，这将稍后如图5-7中的实施例所描述的），然后降低，例如至0v（或可替换地，至负值，诸如-0.5v）。在随着WL 102下降的大致相同的时间处，信号CG 106变为负值，例如-6v至-9v，接着信号EG 108升高，例如8v至9v。信号BL 104、SL 110保持待机值，例如0v。可替换地，信号CG 106在EG 108升高之后变为负值。未选择的WL在所选择的WL 102升高之前或升高的同时下降至负值，例如-0.5v。未选择的CG、EG保持待机值，例如0至2.6v。未选择的SL保持待机值，例如0v。
在用变为负（例如，-6v）的P衬底进行擦除的实施例中，该负切换与信号WL下降同时发生。这用于防止WL栅极氧化物受压或击穿。
擦除脉冲的斜坡下降在次序上大致反转（即，首先升高的信号现在最后下降）。信号EG 108变为待机值，例如0v，接着CG 106变为待机值，例如0v。
参考图3B，示出了如上所述在本发明的存储器装置50中使用的正/负偏置电平的读取信号的信号时序波形的一个示例。该读取信号波形与图3A中的编程和擦除信号波形相配，以完成非易失性擦除/编程/读取操作。对于读取正常(Read Normal)波形，SL 110处于待机值，例如0v。CG 106处于待机值，例如0v或2.6v，或可替换地，在读取中切换至偏置值，例如2.6v（以帮助增大存储器单元电流，这归因于在读取状态中CG电压耦合至FG电势）。EG106处于待机值，例如0v或2.6v，或可替换地，在读取中切换至偏置值，例如2.6v（以帮助增大存储器单元电流，这归因于在读取状态中EG电压耦合至FG电势）。所述待机值与用于编程和擦除状态的那些待机值类似。WL 102和BL 104在读取中针对选择的用于读取的存储器单元分别切换至偏置电平，例如2.6v和1.0v。
在对整个阵列进行编程之后执行读取裕度0 (Read Margin0)操作，以检测弱编程单元。在编程之后，单元电流通常处于<纳安(nA)的极低值，这与读出‘0’数字值（无单元电流）对应。然而，一些单元可或多或少地保持在数微安培处（归因于弱编程，该弱编程归因于各种原因，诸如单元泄漏、弱单元编程耦合率、工艺几何效应，等等），并且这可能使在存储器装置50的操作寿命期间读取‘0’失败。使用读取裕度0来筛选出那些弱单元。对于读取裕度0波形，SL 110处于待机值，例如0v。与读取正常的状态一样，EG 106处于待机值，例如0v或2.6v，或可替换地，在读取中切换至偏置值，例如2.6v。对于选择的用于读取的存储器单元，与在读取正常的状态中一样，WL 102和BL 104在读取中分别切换至偏置电平，例如2.6v和1.0v。CG 106在读取中被偏置在裕度0（margin0）值（例如3v）处（如针对编程或读取状态由与图6-8中所述相同的电路装置提供），以检测弱的已编程单元。CG电压将耦合到FG电势中以放大弱编程效果，从而有效地增大单元电流，因此弱单元现在读取为‘1’而非‘0’（实际上，存在单元电流，而不是无单元电流）。
在对整个阵列进行擦除之后执行读取裕度1(Read Margin1)操作，以检测弱的已擦除单元。现在利用负的CG（如针对用负电压进行的擦除由与图6-8中所述相同的电路装置提供）来检测该状态。SL 110处于待机值，例如0v。与在读取正常的状态中一样，EG 108处于待机值，例如0v或2.6v，或可替换地，在读取中切换至偏置值，例如2.6v。对于选择的用于读取的存储器单元，如在读取正常的状态中，WL 102和BL 104在读取中分别切换至偏置电平，例如2.6v和1.0v。CG 106在读取中偏置在裕度1值（例如-3v）处，以检测弱的已擦除单元。CG电压将负地耦合到FG电势中以放大弱擦除效果，从而有效地降低单元电流（较低的FG电势），因此弱的已擦除单元现在读取为‘0’而非‘1’（实际上，不存在单元电流，而不是有单元电流）。
参考图4A，示出了用在本发明的存储器装置50中的X解码器200中的电路图的一个示例。X解码器电路200提供待供应至所选择和未选择的存储器单元10的字线22的解码的地址信号。X解码器电路200以下面的方式进行操作。NAND栅极201和INV 202用于对字线（行）预解码的信号XPA-XPC（其被称为存储器扇区（地址）选择）进行解码。电路280由预驱动器和驱动器组成。PMOS晶体管210和211以及NMOS晶体管212为与预解码的XPZ<0:7>组合的字线预驱动器。预解码的信号XPZ<0:7>用于从八行中选出一行（通过是=‘0’）。PMOS晶体管213和NMOS晶体管214为字线WL驱动器，用于驱动在行中通常包括2048个或4096个单元的存储器行，并且因此由于字线的RC延迟而需要大尺寸晶体管，即，大的W/L比，W =晶体管宽度，且L=晶体管长度。电路280重复8次，而NAND 201和INV 202针对每存储器扇区尺寸8行重复一次。通常，对于取消选择状态，晶体管214的源极连接至接地节点（即，0v），此处它连接至节点NWLLOW 240。晶体管213的源极连接至节点ZVDD 220，节点ZVDD在读取操作中等于Vwlrd（读取字线电压），等于Vpwl（在编程操作中的编程字线电压）。对于编程状态，对于选择的字线而言，例如WL = ZVDD = Vpwl =1.0v，对于未选择的字线而言，WL = NWLLOW，其等于-0.5v。对于擦除状态，对于选择的字线WL和未选择的字线而言，在一个实施例中，WL=NWLLOW= -0.5v。对于读取状态，对于选择的字线而言，例如WL = ZVDD = Vwlrd =2v，对于未选择的字线而言，WL = NWLLOW，在一个实施例中其等于-0.5v。
参考图4B，示出了用于生成待供应至字线22的负电压的负电荷泵生成器260（其为提供负电压和正电压两者的电荷泵56的一部分）的电路图的一个示例。负电荷泵电路260以下面的方式进行操作。在第一时间段中，PMOS晶体管263和NMOS晶体管266用于分别将电容器265的(+)端子268和(-)端子269充电至正偏置电压NBIAS 267和接地电平（即，0v）。在第一时间段之后的下一个时间段中，晶体管266关闭且NMOS晶体管264接通，以将电容器265的(+)端子268从偏置电平268放电至接地电平。此时，电容器265的(-)端子269将电容性地耦合至负电平，例如-0.5v，这取决于电容器265在节点NWLLOW 240处的电容性负载的值。通过调节NBIAS 267的电平和电容器265的值，对该负电平进行调整。对于用于形成存储器装置50的使用P衬底= 0v（接地）的半导体工艺的实施例（例如，单阱CMOS（用于N型器件的P衬底，且用于P型器件的单N阱））而言，负电平被钳制在P/N+正向结正向偏置(~ -0.6v)处。如公知的，存储器装置50可由双阱P衬底 CMOS工艺制成，其中两个阱（P阱和N阱）被构造在衬底12中。由于衬底12具有P型导电性，因此其中的第一P阱将用于N型器件(NMOS)，而第二N型阱将用于P型器件(PMOS)。负电压电荷泵生成器260和字线解码器200可在衬底12中的三阱内制成。这通过三阱CMOS工艺而不是之前所述的双阱P衬底 CMOS工艺来完成。在这种场合，负泵生成器260和字线解码器200将在第三P型阱（其在衬底12内的第二N型阱中制成）和第二N型阱中制成。现在可向该第三P型阱施加负电压，这在特定操作条件下是有利的。尽管构造具有三阱的存储器装置50在工艺上更密集，但使泵生成器260和字线解码器200在三阱中的有益效果在于施加至字线22的负电压将为更负的，例如用于擦除实施例的-6.0v（即，未受P/N+结正向偏置~ -0.6v钳制）。在这种情况下，第三P型阱电压状态可为负以避免P/N+结正向偏压，例如-6.0v或-8.0v或-5.6v。在实施例中，存储器单元10可形成于第三P型阱中。
参考图5和5A，示出了用在本发明P衬底 CMOS工艺的存储器装置50中的针对正/负电平信号的高电压解码电路300的第一实施例。电路320由hv（高电压，例如12v）PMOS晶体管321和322和hv NMOS晶体管323以及lv（低电压，例如3v）晶体管324和325组成，其用于对用于擦除/编程/读取操作的EG信号进行解码。晶体管322（EG限流器）用于限制擦除和/或编程中的电流（以限制来自HV电荷泵的电流渗漏）。电路310为hv闩锁电路，其用于使得能够对选择的扇区（每8行1个扇区）进行hv控制，一旦在如图3A中所示的擦除或编程序列的起始处声明了WL信号(~ Vdd)，就会选择该扇区。由本地hv NMOS晶体管351、反相器352、NAND 353、lv闩锁（其由反相器354和355和设置lv NMOS晶体管356、359、358以及重置lv NMOS晶体管357组成）组成的电路350用于在扇区为坏扇区（不会被使用）时禁用hv信号。由lv PMOS晶体管331和332以及hv PMOS晶体管333组成的电路330用于在待机和读取中提供CG偏置电平。晶体管331（其栅极处于偏置电平）充当CG端子的限流器，以限制诸如在待机状态下来自坏CG端子的电流。由hv PMOS晶体管341和342组成的电路340用于在擦除/编程中提供CG偏置电平。晶体管341可在擦除/编程中充当CG端子的限流器，以限制由HV电荷泵供应的电流。由hvPMOS晶体管361、hv本地NMOS晶体管362、lv NMOS晶体管363和364组成的电路360用于禁用CG。由hv PMOS晶体管371、hv NMOS晶体管373和lv NMOS晶体管372组成的电路370用来使能用于擦除/编程/读取状态的SL信号。lv NMOS晶体管372用于在读取和擦除中将SL下拉至接地，并且在编程中将SL下拉至偏置电平，例如<2v。电路380是用于CG信号的负解码电路。电路360将PMOS晶体管361用作隔离晶体管，以将负电平（由进入存储器单元的CG端子的电路380提供）与用于P衬底 CMOS工艺的NMOS晶体管362隔离。电路380使用时钟控制的负自举高电压电路方案。电路380由PMOS晶体管381、382、385-391以及NOR 384和反相器384组成。NOR384和反相器384用于使得时钟信号能够进入PMOS晶体管386和388，所述PMOS晶体管386和388充当晶体管387的负泵送栅极的电容器。晶体管385充当PMOS晶体管387以及PMOS电容器386和388的自举晶体管。晶体管381/390和382/391用来分别将晶体管387的漏极和晶体管385的漏极钳制在Vdd电平处。晶体管389用作负电平进入CG的缓冲器。晶体管385和387的源极连接至负电源VCGNEG 399。
参考图6和6A，示出了用在本发明的三阱CMOS工艺的存储器装置50中的针对正/负电平信号的高电压解码电路400的第二实施例。电路310-350、370与图5和5A的那些电路相同或类似。由hv NMOS晶体管410和lv NMOS晶体管412-414组成的电路410用于将CG取消选择至低电平，例如0v。hv晶体管410用作将负电平隔离到CG中的隔离晶体管，因此其大量VCGNEG也处于负电平。电路420用作负电平移位器，其用于为CG提供负电平。电路420由NAND421、作为使能实体的反相器422以及作为交叉耦合的负闩锁的hv PMOS晶体管423和424与hv NMOS晶体管425和426，以及作为缓冲器的hv NMOS晶体管427组成。NMOS晶体管425、426、427的源极连接至负电源VCGNEG。
参考图7，示出了用在本发明的P衬底 CMOS工艺的存储器装置50中的针对正/负电平信号的高电压解码电路420的第三实施例。它使用用于负电压的二极管解码方案。电路310-370与图5和5A的那些相同或类似。由hv PMOS晶体管512组成的电路510用于将负电平提供到CG中。晶体管512为二极管连接的晶体管，意指栅-漏极连接在一起，并且其栅-漏极连接至负电源VCGNEG。其源极连接至CG。因此，当负电源VCGNEG变为负时，晶体管的源极也以量= VCGNEG- |Vtp|来变为负。
参考图8和8A，示出了负电荷泵600，其生成在擦除操作期间施加至耦合栅26的负电压。电路610由PMOS晶体管612和613以及电容器611和614组成，且构成泵级。晶体管613为转移晶体管（将电荷从一个级转移到下一级）。晶体管612和电容器611用作用于转移晶体管613的Vt取消功能。电容器614为泵电容器（意指提供泵送电荷）。二极管连接的PMOS晶体管620连接至电源节点再连接至第一泵级。二极管连接的PMOS晶体管640用于从最后一个泵级连接至输出电荷泵节点。PMOS晶体管650和652用于钳制或初始化内部泵送节点。各种时钟生成、相驱动器和偏置均未示出。
参考图9，示出了用在本发明的存储器装置50中的负高压调节电路700的实施例。电容器702和704用于将来自负电源VCGNEG 399的负电压划分成用于与参考电压VREF 708（例如，1v）进行比较的电压。VREF 708耦合至比较器710的端子。晶体管714用于将节点706初始化为偏置电压，例如2v。节点706耦合至比较器710的另一个端子。当负电源VCGNEG 399从诸如接地的电平逐步地进行负泵送时，节点706从偏置电平（例如，+2v）成比例地沿负方向逐步地下降（按照电容器702和704的值所确定的比率）。一旦节点706达到等于VREF 708的值，比较器710便切换极性。随后使用输出REGOUT 718来发出负电源VCGNMEG 399已达到所需电平（诸如，在擦除状态下用于CG的-9v）的信号。
参考图10，示出了用在本发明的P衬底 CMOS工艺的存储器装置50中的负测试焊盘电路800的实施例。PMOS晶体管810用于将NMOS晶体管812隔离到将要从内部焊盘转移至外部焊盘（反之亦然）的负电平。出于隔离的目的，晶体管810的本体连接至其漏极。晶体管812起ESD钳制作用。
参考图11A和11B，示出了用于生产具有现有技术的正高电压操作的存储器单元的现有技术实施例的工艺流程横截面900和901。存储器单元包括层902（氧化物，SIN）、层904（CG多晶硅）、层905 (ONO)、层906（FG多晶硅）、层908（EG多晶硅）、层912（SL扩散层）、层910（EG和SL之间的氧化物）、层914（FG栅极氧化物）、层916（侧面氮化物层）、层955（WL多晶硅）。对于工艺流程横截面900而言，外围HV装置包括982（栅极多晶硅）、988（栅极多晶硅下面的沟道区）、LDD 980（LDD注入）。对于这种情况而言，外围HV栅极多晶硅982是厚的，其可阻止LDD注入980进入沟道区988内。对于工艺流程横截面901，其适用于先进的更小的几何技术节点，存储器单元包括薄WL多晶硅965（与图11A中所示的WL 955的厚度相比是薄的），且外围HV装置包括984（栅极多晶硅）、988（衬底）、LDD 980（LDD注入）。栅极多晶硅984比栅极多晶硅982明显更薄。在这种情况下，LDD注入980渗透栅极多晶硅984而进入沟道区988，从而对沟道988进行电调制。这种效果是不期望的。在这种情况下，可能需要附加的掩模和/或工艺层步骤来阻止LDD注入渗入沟道。
参考图11C，示出了用于生产具有负电压操作的、用在本发明的存储器装置50中的存储器单元10的工艺流程的实施例。在这种情况下，由于较低的高电压要求（例如，9v对用于负电压操作的11v），因此LDD注入981的能量显著更低。因此，在这种情况下，即便在更小的几何技术节点的情况下，在薄栅极多晶硅982厚度的情况下，LDD注入不会渗入沟道988。该工艺流程因此适合于生产与负电压操作一起使用的存储器单元。
在读取、擦除和编程操作期间向未选择或选择的存储器单元10的字线22施加负电压的有益效果在于允许存储器单元更有效地按比例减小。在擦除期间，所选择的存储器单元的字线上的负电压允许全部擦除待降低的电压，从而允许单元尺寸更小（维持跨越各个单元间或层间尺寸上的水平或垂直间隔、隔离、宽度、长度等的较小的电压）。在编程期间，未选择存储器单元的字线上的负电压使未选择的存储器单元的泄漏降低，从而使干扰更少（对于同一扇区中的未选择单元而言）、编程电流更准确（对于所选择单元而言，泄漏干扰更少）且功率消耗更少。对于读取而言，由于来自泄漏的干扰更少，因此未选择的存储器单元的字线上的负电压使感测更为准确。将负字线、负耦合栅和负P衬底组合以用于存储器阵列操作也是有利的，这导致擦除/编程电压和电流更低、擦除和编程更有效、单元干扰更少且单元泄漏更少。

Claims (27)

1.一种非易失性存储器装置，包括：
第一导电类型的半导体衬底；
在所述半导体衬底中以多个行和列布置的非易失性存储器单元的阵列，每一个存储器单元包括：
在所述半导体衬底的表面上的第二导电类型的第一区；
在所述半导体衬底的所述表面上的第二导电类型的第二区；
在所述第一区和所述第二区之间的沟道区；
字线，所述字线覆盖在所述沟道区的第一部分上面并与其绝缘，并与所述第一区相邻且几乎不或完全不与所述第一区重叠；
浮栅，所述浮栅覆盖在所述沟道区的第二部分上面，与所述第一部分相邻并与其绝缘，且与所述第二区相邻；
覆盖在所述浮栅上面的耦合栅；
覆盖在所述第二区上面并与其绝缘的擦除栅；
连接至所述第一区的位线；
用于生成第一负电压的负电荷泵电路；以及
控制电路，所述控制电路用于接收命令信号，并用于响应于所述命令信号而在读取、擦除和编程操作期间生成多个控制信号来控制所述第一负电压向未选择的存储器单元的所述字线的施加。
2.根据权利要求1所述的非易失性存储器装置，其中所述多个控制信号响应于擦除命令而生成。
3.根据权利要求2所述的非易失性存储器装置，其中所述负电荷泵电路用于生成第二负电压，并且其中所述控制电路用于将所述第二负电压施加至所选择的存储器单元的所述耦合栅。
4.根据权利要求1所述的非易失性存储器装置，其中所述多个控制信号响应于读取命令而生成。
5.根据权利要求1所述的非易失性存储器装置，其中所述多个控制信号响应于编程命令而生成。
6.根据权利要求1所述的非易失性存储器装置，其中所述负电荷泵电路在所述半导体衬底中的三阱中。
7.根据权利要求1所述的非易失性存储器装置，其中所述存储器单元、负电荷泵电路、控制电路在以双阱P衬底CMOS工艺提供的半导体P衬底中形成。
8.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括负电压二极管解码电路。
9.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括负电平移位器电路和时钟式负自举电路。
10.根据权利要求1所述的非易失性存储器装置，还包括负测试焊盘电路，所述负测试焊盘电路包括高电压PMOS晶体管和高电压NMOS晶体管。
11.根据权利要求1所述的非易失性存储器装置，还包括具有基于电容分压器的比较器的负调节电路。
12.根据权利要求1所述的非易失性存储器装置，其中所述控制电路包括在高电压解码器中的限流器，所述高电压解码器用于向所述存储器单元提供正或负的高电压。
13.一种操作如下类型的非易失性存储器装置的方法，所述类型的非易失性存储器装置具有：第一导电类型的半导体衬底；在所述半导体衬底中以多个行和列布置的非易失性存储器单元的阵列；其中，每一个存储器单元具有在所述半导体衬底的表面上的第二导电类型的第一区；在所述半导体衬底的所述表面上的第二导电类型的第二区；在所述第一区和所述第二区之间的沟道区；字线，覆盖在所述沟道区的第一部分上面并与其绝缘，并且与所述第一区相邻且几乎不或完全不与所述第一区重叠；浮栅，覆盖在所述沟道区的第二部分上面，与所述第一部分相邻并与其绝缘，并且与所述第二区相邻；耦合栅，覆盖在所述浮栅上面；擦除栅，覆盖在所述第二区上面并与其绝缘；位线，连接至所述第一区；其中所述方法包括：
在读取、擦除和编程操作期间将第一负电压施加至未选择的存储器单元的所述字线；以及
将非负电压施加至所选择的存储器单元的所述字线、位线、耦合栅、擦除栅和第二区。
14.根据权利要求13所述的方法，其中所述方法用于对所选择的存储器单元进行擦除。
15.根据权利要求14所述的方法，其中将零电压施加至所选择的存储器单元的所述字线、位线、耦合栅和第二区，并将正电压施加至所选择的存储器单元的所述擦除栅。
16.根据权利要求15所述的方法，其中在将其它电压施加至所选择的存储器单元的所述擦除栅和第二区之前，将所述第一负电压施加至所述字线。
17.根据权利要求13所述的方法，其中施加至所选择的存储器单元的所述耦合栅的所述电压为正。
18.根据权利要求13所述的方法，其中所述方法用于对所选择的存储器单元进行读取。
19.根据权利要求13所述的方法，其中所述方法用于对所选择的存储器单元进行编程。
20.根据权利要求13所述的方法，其中将非负电压施加至所选择的存储器单元的所述字线、位线、耦合栅、擦除栅和第二区的所述方法仅用于读取和编程操作。
21.根据权利要求20所述的方法，其中所述方法还包括：
在擦除操作期间将第二负电压施加至所选择的存储器单元的所述耦合栅。
22.根据权利要求19所述的方法，其中所述方法还包括：
在编程操作期间将第二负电压施加至所选择的存储器单元的所述第二区。
23.根据权利要求21所述的方法，其中所述第二负电压不同于所述第一负电压。
24.根据权利要求20所述的方法，其中在所述编程期间，在将所述非负电压施加至所选择的存储器单元的所述擦除栅和第二区之后，将所述非负电压施加至所述耦合栅。
25.根据权利要求14所述的方法，其中在所述擦除期间，在将所述非负电压施加至所选择的存储器单元的所述擦除栅之前，将所述非负电压施加至所述耦合栅。
26.根据权利要求14所述的方法，其中在所述读取期间，在将所述非负电压施加至所选择的存储器单元的所述字线和位线之前，施加至所述耦合栅的所述非负电压被施加。
27.根据权利要求14所述的方法，其中在所述读取期间，在将所述非负电压施加至所述擦除栅之前，将所述非负电压施加至所述耦合栅。
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