JP2015515748A - 不揮発性メモリ装置及びその動作方法 - Google Patents
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Abstract
Description
Claims (27)
- 第1導電型の半導体基板と、
複数の行及び列に配置された前記半導体基板内の不揮発性メモリセルのアレイであって、各メモリセルが
第2導電型の前記半導体基板の表面上の第1領域と、
前記第2導電型の半導体基板の表面上の第2領域と、を備える、不揮発性メモリセルのアレイと、
前記第1領域と前記第2領域との間にあるチャネル領域と、
該チャネル領域の第1部分上に重なり、そこから絶縁され、また前記第1領域に隣接して、前記第1領域とほとんど重ならないワード線と、
前記チャネル領域の第2部分上に重なり、前記第1部分に隣接し、またそこから絶縁され、前記第2領域に隣接する浮遊ゲートと、
該浮遊ゲート上に重なる結合ゲートと、
前記第2領域上に重なり、そこから絶縁される消去ゲートと、
前記第1領域に接続されるビット線と、
第1負電圧を発生させるための負チャージポンプ回路と、
コマンド信号を受容して複数の制御信号を生成し、これに応答して非選択メモリセルのワード線に対する前記第1負電圧の印加を制御する制御回路と、を備える、不揮発性メモリ装置。 - 消去コマンドに応答して前記複数の制御信号が生成される、請求項1に記載の不揮発性メモリ装置。
- 前記負チャージポンプが第2負電圧を発生させ、前記制御回路が前記第2負電圧を前記選択メモリセルの前記結合ゲートに印加する、請求項2に記載の不揮発性メモリ装置。
- 読み出しコマンドに応答して前記複数の制御信号が生成される、請求項1に記載の不揮発性メモリ装置。
- プログラムコマンドに応答して前記複数の制御信号が生成される、請求項1に記載の不揮発性メモリ装置。
- 前記負チャージポンプが、前記半導体基板内のトリプルウェル内にある、請求項1に記載の不揮発性メモリ装置。
- 前記メモリセル、負チャージポンプ、制御回路が、ツインウェルP−sub CMOSプロセス内で提供される半導体P基板内に形成される、請求項1に記載の不揮発性メモリ装置。
- 前記制御回路が、負電圧ダイオードデコード回路を備える、請求項1に記載の不揮発性メモリ装置。
- 前記制御回路が、負レベルシフタ回路と、クロックされた負ブートストラップ回路と、を備える、請求項1に記載の不揮発性メモリ装置。
- 高電圧PMOSトランジスタと、高電圧NMOSトランジスタと、を含む、負テストパッド回路を更に備える、請求項1に記載の不揮発性メモリ装置。
- コンデンサ分割器ベースのコンパレータを有する負調整回路を更に含む、請求項1に記載の不揮発性メモリ装置。
- 前記制御回路が、正又は負の高電圧を前記メモリセルに供給するため高電圧デコーダ内に電流リミッタを含む、請求項1に記載の不揮発性メモリ装置。
- 第1導電型の半導体基板と、複数の行及び列に配置された前記半導体基板内の不揮発性メモリセルのアレイであって、各メモリセルが第2導電型の該半導体基板の表面上の第1領域と、前記第2導電型の前記半導体基板の表面上の第2領域と、を有する、不揮発性メモリセルのアレイと、前記第1領域と前記第2領域との間にあるチャネル領域と、該チャネル領域の第1部分上に重なり、そこから絶縁され、また前記第1領域に隣接して、前記第1領域とほとんど重ならないワード線と、前記チャネル領域の第2部分上に重なり、前記第1部分に隣接し、またそこから絶縁され、前記第2領域に隣接する浮遊ゲートと、該浮遊ゲート上に重なる結合ゲートと、前記第2領域上に重なり、そこから絶縁される消去ゲートと、前記第1領域に接続されるビット線と、を有する前記型の不揮発性メモリセル装置の動作方法であって、該方法が、
第1負電圧を前記非選択メモリセルの前記ワード線に印加する工程と、
非負電圧を前記選択メモリセルの前記ワード線、ビット線、結合ゲート、消去ゲート、及び第2領域に印加する工程と、を含む、方法。 - 前記方法が前記選択メモリセルの消去用である、請求項13に記載の方法。
- ゼロ電圧が前記選択メモリセルの前記ワード線、ビット線、結合ゲート、及び第2領域に印加され、正電圧が前記選択メモリセルの前記消去ゲートに印加される、請求項14に記載の方法。
- 他の電圧が前記選択メモリセルの前記消去ゲート及び第2領域に印加される前に、負電圧が前記ワード線に印加される、請求項15に記載の方法。
- 前記選択メモリセルの前記結合ゲートに印加される前記電圧が負である、請求項13に記載の方法。
- 前記方法が前記選択メモリセルの読み出し用である、請求項13に記載の方法。
- 前記方法が前記選択メモリセルのプログラミング用である、請求項13に記載の方法。
- 前記選択メモリセルの前記ワード線、ビット線、結合ゲート、消去ゲート及び第2領域に非負電圧を印加する前記方法が、読み出し及びプログラムの動作用のみである、請求項13に記載の方法。
- 前記方法が、
消去動作中に前記選択メモリセルの結合ゲートに第2負電圧を印加する工程を更に含む、請求項20に記載の方法。 - 前記方法が、
プログラミング動作中に前記選択メモリセルの第2領域に第2負電圧を印加する工程を更に含む、請求項19に記載の方法。 - 前記第2負電圧が、前記第1負電圧と異なる、請求項21に記載の方法。
- 前記プログラミング中に、前記電圧が前記選択メモリセルの前記消去ゲート及び第2領域に印加された後で、前記電圧が前記結合ゲートに印加される、請求項20に記載の方法。
- 前記消去中に、前記電圧が前記選択メモリセルの前記消去ゲートに印加される前に、前記電圧が前記結合ゲートに印加される、請求項14に記載の方法。
- 前記読み出し中に、前記電圧が前記選択メモリセルの前記ワード線及びビット線に印加される前に、前記結合ゲートに印加された前記電圧が印加される、請求項14に記載の方法。
- 前記読み出し中に、前記電圧が前記消去ゲートに印加される前に、前記電圧が前記結合ゲートに印加される、請求項14に記載の方法。
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