JP2018526762A

JP2018526762A - ソース線プルダウン回路としてダミーメモリセルを使用するフラッシュメモリシステム

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Publication number: JP2018526762A
Application number: JP2018512973A
Authority: JP
Inventors: ヒューヴァントラン; ニンバイ; チンラオ; パーヴィスガザヴィ; カイマンユエ
Original assignee: Silicon Storage Technology Inc
Current assignee: Silicon Storage Technology Inc
Priority date: 2015-09-11
Filing date: 2016-08-12
Publication date: 2018-09-13
Anticipated expiration: 2036-08-12
Also published as: EP3347899B1; KR102153204B1; US9564238B1; TW201714172A; EP3347899A1; KR20180042421A; WO2017044251A1; TWI612531B; CN106531212B; CN106531212A; JP6535812B2

Abstract

本発明は、ソース線プルダウン回路としてダミーメモリセルを使用するフラッシュメモリデバイスに関する。

Description

不揮発性メモリセルは、当該技術分野において周知である。第１の種類の先行技術の不揮発性メモリセル１１０を図１に示す。メモリセル１１０は、Ｐ型などの第１の導電型の半導体基板１１２を備える。基板１１２は、その上にＮ型などの第２の導電型の第１の領域１１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域１１６（ドレイン線としても知られる）もまた、基板１１２の表面に形成される。第１の領域１１４と第２の領域１１６との間は、チャネル領域１１８である。ビット線ＢＬ１２０は、第２の領域１１６に接続される。ワード線ＷＬ１２２は、チャネル領域１１８の第１の部分の上方に位置付けられ、そこから絶縁される。ワード線１２２は、第２の領域１１６とほとんど又は全く重ならない。浮遊ゲートＦＧ１２４は、チャネル領域１１８の別の部分の上方にある。浮遊ゲート１２４は、そこから絶縁され、ワード線１２２に隣接する。浮遊ゲート１２４はまた、第１の領域１１４にも隣接する。浮遊ゲート１２４は、第１の領域１１４に大きく重なって、領域１１４から浮遊ゲート１２４に強い結合を提供してもよい。

先行技術の不揮発性メモリセル１１０の消去及びプログラムのための１つの例示的な操作は、次のとおりである。セル１１０は、ワード線１２２に高電圧を印加し、ビット線及びソース線に０ボルトを印加することにより、ファウラーノルドハイムトンネリングメカニズムによって消去される。電子が浮遊ゲート１２４からワード線１２２にトンネリングすることにより、浮遊ゲート１２４が陽電荷を帯び、読み出し状態のセル１１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。セル１１０は、ソース線１１４に高電圧を印加し、ワード線１２２に小電圧を印加し、ビット線１２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされる。ワード線１２２と浮遊ゲート１２４との間の隙間を横切って流れる電子の一部は、浮遊ゲート１２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート１２４が陰電荷を帯び、読み出し状態のセル１１０がオフになる。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。

メモリセル１１０内での読み出し、プログラム、消去、及びスタンバイ操作に使用可能な例示的な電圧を下の表１に示す。

第２の種類の先行技術の不揮発性メモリセル２１０を図２に示す。メモリセル２１０は、Ｐ型などの第１の導電型の半導体基板２１２を備える。基板２１２は、その上にＮ型などの第２の導電型の第１の領域２１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域２１６（ドレイン線としても知られる）もまた、基板２１２の表面に形成される。第１の領域２１４と第２の領域２１６との間は、チャネル領域２１８である。ビット線ＢＬ２２０は、第２の領域２１６に接続される。ワード線ＷＬ２２２は、チャネル領域２１８の第１の部分の上方に位置付けられ、そこから絶縁される。ワード線２２２は、第２の領域２１６とほとんど又は全く重ならない。浮遊ゲートＦＧ２２４は、チャネル領域２１８の別の部分の上方にある。浮遊ゲート２２４は、そこから絶縁され、ワード線２２２に隣接する。浮遊ゲート２２４はまた、第１の領域２１４にも隣接する。浮遊ゲート２２４は、第１の領域２１４に重なり、領域２１４から浮遊ゲート２２４に結合を提供してもよい。結合ゲートＣＧ（制御ゲートとしても知られる）２２６は、浮遊ゲート２２４の上方にあり、そこから絶縁される。

先行技術の不揮発性メモリセル２１０の消去及びプログラムのための１つの例示的な操作は、次のとおりである。セル２１０は、ワード線２２２に高電圧を印加し、他の端子が０ボルトと等しくなることにより、ファウラーノルドハイムトンネリングメカニズムによって消去される。電子が浮遊ゲート２２４からワード線２２２にトンネリングして陽電荷を帯び、読み出し状態のセル２１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。セル２１０は、結合ゲート２２６に高電圧を印加し、ソース線２１４に高電圧を印加し、ビット線２２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされる。ワード線２２２と浮遊ゲート２２４との間の隙間を横切って流れる電子の一部は、浮遊ゲート２２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート２２４が陰電荷を帯び、読み出し状態のセル２１０をオフにする。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。

メモリセル２１０内での読み出し、プログラム、消去、及びスタンバイ操作に使用可能な例示的な電圧を下の表２に示す。

メモリセル２１０で読み出し、プログラム、及び消去操作に使用することができる例示的な電圧の別のセット（読み出し及びプログラム操作に負電圧を使用することができる場合）を下の表３に示す。

メモリセル２１０で読み出し、プログラム、及び消去操作に使用することができる例示的な電圧の別のセット（読み出し、プログラム、及び消去操作に負電圧を使用することができる場合）を下の表４に示す。

第３の種類の不揮発性メモリセル３１０を図３に示す。メモリセル３１０は、Ｐ型などの第１の導電型の半導体基板３１２を備える。基板３１２は、その上にＮ型などの第２の導電型の第１の領域３１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域３１６（ドレイン線としても知られる）もまた、基板３１２の表面に形成される。第１の領域３１４と第２の領域３１６との間は、チャネル領域３１８である。ビット線ＢＬ３２０は、第２の領域３１６に接続される。ワード線ＷＬ３２２は、チャネル領域３１８の第１の部分の上方に位置付けられ、そこから絶縁される。ワード線３２２は、第２の領域３１６とほとんど又は全く重ならない。浮遊ゲートＦＧ３２４は、チャネル領域３１８の別の部分の上方にある。浮遊ゲート３２４は、そこから絶縁され、ワード線３２２に隣接する。浮遊ゲート３２４はまた、第１の領域３１４にも隣接する。浮遊ゲート３２４は、第１の領域３１４に重なり、領域３１４から浮遊ゲート３２４に結合を提供してもよい。結合ゲートＣＧ（制御ゲートとしても知られる）３２６は、浮遊ゲート３２４の上方にあり、そこから絶縁される。消去ゲートＥＧ３２８は、第１の領域３１４の上方にあり、浮遊ゲート３２４及び結合ゲート３２６に隣接し、そこから絶縁される。浮遊ゲート３２４の上隅部は、消去効率を高めるために、Ｔ字形状の消去ゲート３２８の入隅部の方を向いていてもよい。消去ゲート３２８は、第１の領域３１４からも絶縁される。セル３１０は、その開示内容が全体的に本明細書に参考として組み込まれる、米国特許第７，８６８，３７５号に更に具体的に記載されている。

先行技術の不揮発性メモリセル３１０の消去及びプログラムのための１つの例示的な操作は、次のとおりである。セル３１０は、消去ゲート３２８に高電圧を印加し、他の端子が０ボルトに等しくなることによって、ファウラーノルドハイムトンネリングメカニズムによって消去される。電子が浮遊ゲート３２４から消去ゲート３２８にトンネリングすることにより、浮遊ゲート３２４が陽電荷を帯び、読み出し状態のセル３１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。セル３１０は、結合ゲート３２６に高電圧を印加し、ソース線３１４に高電圧を印加し、消去ゲート３２８に中電圧を印加し、ビット線３２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされる。ワード線３２２と浮遊ゲート３２４との間の隙間を横切って流れる電子の一部は、浮遊ゲート３２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート３２４が陰電荷を帯び、読み出し状態のセル３１０をオフにする。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。

メモリセル３１０内での読み出し、プログラム、及び消去操作に使用可能な例示的な電圧を下の表５に示す。

プログラミング操作に関して、プログラミング操作を強化するために、ＥＧ電圧は、ＳＬ電圧、例えば５Ｖ、よりもはるかに高い電圧、例えば８Ｖ、で印加することができる。この場合、選択したメモリセルと同じＥＧゲートを共有する隣接メモリセルの意図しない消去効果を低減するために、非選択のＣＧプログラム電圧は、より高い電圧（ＣＧ禁止電圧）、例えば６Ｖ、で印加される。

メモリセル３１０で読み出し、プログラム、及び消去操作に使用することができる例示的な電圧の別のセット（読み出し及びプログラム操作に負電圧を使用することができる場合）を下の表６に示す。

メモリセル３１０で読み出し、プログラム、及び消去操作に使用することができる例示的な電圧の別のセット（読み出し、プログラム、及び消去操作に負電圧を使用することができる場合）を下の表７に示す。

プログラミング操作に関して、プログラミング操作を強化するために、ＥＧ電圧は、ＳＬ電圧、例えば５Ｖ、よりもはるかに高い電圧、例えば８〜９Ｖ、で印加される。この場合、選択したメモリセルと同じＥＧゲートを共有する隣接メモリセルの意図しない消去効果を低減するために、非選択のＣＧプログラム電圧は、より高い電圧（ＣＧ禁止電圧）、例えば５Ｖ、で印加される。

図１〜３に示した種類のメモリセルは、典型的には、行及び列に配列されてアレイを形成する。ワード線はメモリセルの行全体を制御し、（図３に示した種類の）消去ゲートは、これが存在する場合、メモリセルの行の対によって共有されるので、消去操作は、行全体又は行の対に対して同時に実行される。

図１〜３の先行技術のメモリセルの各々に関して、及び上の表から分かるように、しばしば、ソース線を接地にプルダウンすることが必要である。図４は、それを行うための典型的な先行技術の技法を描写する。メモリシステム４００は、メモリセル４１０と、ワード線４２２と、制御ゲート４２６と、消去ゲート４２８と、ビット線４２０と、ソース線４１４とを備える。メモリセル４１０は、図１〜３に示される種類、すなわち、メモリセル１１０、メモリセル２１０、メモリセル３１０、又は別の種類のメモリセルのうちのいずれかとすることができる。ソース線４１４は、ここでは単一のＮＭＯＳトランジスタを備えるプルダウントランジスタ４３０に結合される。プルダウントランジスタ４３０のゲートが活性化されたときに、ソース線は、接地にプルダウンされる。フラッシュメモリシステムでは、多数のプルダウン回路が必要になり、各ソース線は、２つ以上のプルダウン回路を必要とすることがあり得る。これらのプルダウントランジスタは、低電圧操作には約０〜１．２Ｖ、及び高電圧操作には４〜５〜１１．５Ｖの操作電圧を必要とする。これは、プルダウントランジスタに、高電圧トランジスタ型（例えば、１１．５Ｖトランジスタ）又はＩＯトランジスタ型（例えば、２．５Ｖ又は３Ｖトランジスタ）が必要とされることを意味するが、ダイの場所をふさぎ、システムの全体的なコスト及び複雑さを増大させる。加えて、プルダウントランジスタは、プログラムモード中にオーバーストレスを受け、破損する場合がある。

メモリセル自体と同じ操作電圧範囲を使用することができ、かつオーバーストレス及び破損に対してよりロバストである、ソース線をフラッシュメモリシステムの接地にプルするための新しい技法が必要とされる。

下で説明される実施形態において、フラッシュメモリデバイスは、ソース線プルダウン回路としてダミーメモリセルを利用する。

本発明の方法を適用することができる先行技術の不揮発性メモリセルの断面図である。本発明の方法を適用することができる先行技術の不揮発性メモリセルの断面図である。本発明の方法を適用することができる先行技術の不揮発性メモリセルの断面図である。プルダウントランジスタをソース線に結合させた、先行技術のメモリセルを描写する。ダミーメモリセルがソース線のプルダウン回路として使用される一実施形態を描写する。複数のダミーメモリセルがソース線のプルダウン回路として使用される一実施形態を描写する。

一実施形態を図５に示す。フラッシュメモリシステム５００は、例示的なメモリセル４１０と、例示的なダミーメモリセル５１０とを備える。ダミーメモリセル５１０は、ダミーメモリセル５１０がデータを記憶するために使用されないことを除いて、メモリセル４１０と同じ構成である。メモリセル４１０のソース線４１４は、ダミーメモリセル５１０のソース線５１４に結合される。示される実施例において、メモリセル４１０及びダミーメモリセル５１０は、図３のメモリセル３１０の設計に従う。メモリセル４１０及びダミーメモリセル５１０もまた、図２のメモリセル２１０（この場合、消去ゲート４２８及び５２８は存在しない）の、又は図１のメモリセル１１０（この場合、消去ゲート４２８及び５２９、並びに制御ゲート４２６及び５２６は存在しない）の設計に従うことができることが理解されるであろう。

メモリセル４１０が読み出しモード又は消去モードであるときに、ソース線５１４は、接地に結合されたダミービット線５２０までメモリセル５１０を通って、接地に結合される。ダミーメモリセル１５０は、読み出し操作の前に消去することが必要である。これは、ソース線４１４及びソース線５１４を接地にプルする。

メモリセル４１０がプログラムモードであるときに、ビット線５２０は、ＶＤＤなどの抑制電圧に結合される。これは、ダミーメモリセル５１０を、ダミーメモリセルを消去状態に維持するプログラム抑制モードにする。ソース線４１４の接地へのプルダウンを増強するために、複数のダミーセル５２０が存在する。

別の実施形態を図６に示す。フラッシュメモリシステム６００は、例示的なメモリセル６２０と、例示的なダミーメモリセル回路６１０とを備える。ダミーメモリセル６１０は、互いに結合させた複数のダミーメモリセルを備える。この実施例において、メモリセル６２０からのソース線６３０（ＳＬ０と標識される）及びソース線６４０（ＳＬ１と標識される）は、ダミーメモリセル回路６１０のソース線に結合される。この実施形態において、ソース線６３０ＳＬ０及びソース線６４０ＳＬ１は、共に接続される。

したがって、メモリセルの１つ又は複数のセクタ全体のソース線は、１つ又は複数のセクタの一部である同じ列のセルからのダミーメモリセルを備えるダミーメモリセル回路のソース線に、共に接続される。

メモリセル６２０が読み出しモード又は消去モードであるときに、ダミーメモリセル回路６２０は、ダミービット線を通して接地に結合される。ダミーメモリセルは、読み出し操作の前に消去することが必要である。これは、ソース線６３０及び６４０を接地にプルする。

メモリセル６２０がプログラムモードであるときに、メモリセル回路６２０のダミービット線は、ＶＤＤなどの抑制電圧に結合される。これは、ダミーメモリセルを、ダミーメモリセルを消去状態に維持するプログラム抑制モードにする。

随意に、ワード線６５０（ＷＬ＿ｒｄｃｅｌｌｐｄｗｎとも標識され、メモリセル６２０のワード線とは別体である）、及び制御ゲート６６０（ＣＧ＿ｒｄｃｅｌｌｐｄｗｎとも標識され、メモリセル６２０の制御ゲートとは別体である）は、ダミーメモリセルにわたる電流低下を最小にするために、読み取りモード又はスタンバイモード中に、ＶＤＤ以上などの、メモリセル６２０の電圧とは異なる電圧でバイアスされる。

図５及び６の実施形態は、先行技術に勝る多数の利点を有する。第１に、ソース線プルダウン電流は、多数のダミーメモリセル及び金属経路の間で分配され、結果として、電磁干渉がより低くなり、また、復号相互接続が少なくなる。第２に、先行技術のプルダウン高電圧トランジスタと比較して、ダミーメモリセルにわたる電流低下が少ない。第３に、本実施形態は、高電圧トランジスタプルダウンのソリューションに対して、必要とされるダイ空間が少ない。第４に、本実施形態のバイアス制御及び論理制御は、先行技術のプルダウントランジスタのバイアス制御及び論理制御よりも単純である。結果として、プログラミングモード中のオーバーストレス及び損傷がより少なくなる。

Claims

フラッシュメモリシステムであって、
第１のソース線を備えるフラッシュメモリセルと、
前記第１のソース線に結合された第２のソース線を備えるダミーフラッシュメモリセルであって、前記第２のソース線が、前記メモリセルが読み出しモード又は消去モードであるときに接地に結合され、また、前記メモリセルがプログラムモードであるときに電圧源に結合される、ダミーフラッシュメモリセルと、を備える、フラッシュメモリシステム。
前記フラッシュメモリセルが、第１の制御ゲートを備え、前記ダミーフラッシュメモリセルが、第２の制御ゲートを備える、請求項１に記載のシステム。
前記フラッシュメモリセルが、第１の消去ゲートを備え、前記ダミーフラッシュメモリセルが、第２の消去ゲートを備える、請求項２に記載のシステム。
前記フラッシュメモリセルが、ビット線を備え、前記ダミーフラッシュメモリセルが、ダミービット線を備える、請求項１に記載のシステム。
前記メモリセルがプログラムモードであるときに、前記ダミービット線が、抑制電圧に結合される、請求項４に記載のシステム。
前記メモリセルが前記読み出しモードであるときに、前記ダミーメモリセルが、消去状態である、請求項１に記載のシステム。
フラッシュメモリシステムであって、
第１の共通ソース線に結合された第１の複数のフラッシュメモリセルと、
第２の共通ソース線に結合された複数のダミーフラッシュメモリセルであって、前記第２の共通ソース線が、前記第１の共通ソース線に結合され、前記第２の共通ソース線が、前記第１の複数のフラッシュメモリセルが読み出しモード又は消去モードであるときに接地に結合され、前記第１の複数のフラッシュメモリセルがプログラムモードであるときに電圧源に結合される、複数のダミーフラッシュメモリセルと、を備える、フラッシュメモリシステム。
前記第１の複数のフラッシュメモリセルの各々が、制御ゲートを備え、前記複数のダミーフラッシュメモリセルの各々が、制御ゲートを備える、請求項７に記載のシステム。
前記第１の複数のフラッシュメモリセルの各々が、ワード線を更に備え、前記複数のダミーフラッシュメモリセルの各々が、ダミーワード線を備える、請求項７に記載のシステム。
前記複数のダミーメモリセルの各々の前記制御ゲートが、前記第１の複数の前記フラッシュメモリセルの各々の前記制御ゲートとは異なる電圧でバイアスされる、請求項８に記載のシステム。
前記複数のダミーメモリセルの各々の前記ダミーワード線が、前記第１の複数のメモリセルの各々の前記ワード線とは異なる電圧でバイアスされる、請求項９に記載のシステム。
前記第１の複数のフラッシュメモリセルの各々が、消去ゲートを備え、前記複数のダミーフラッシュメモリセルの各々が、消去ゲートを備える、請求項８に記載のシステム。
前記第１の複数のフラッシュメモリセルが、ユニットとして消去することができるフラッシュメモリセルのセクタを備える、請求項７に記載のシステム。
第３の共通ソース線に結合された第２の複数のフラッシュメモリセルを更に備え、前記第３の共通ソース線が、前記第２の共通ソース線に結合される、請求項７に記載のシステム。
前記第１の複数のフラッシュメモリセルが、ユニットとして消去することができるフラッシュメモリセルのセクタを備える、請求項１４に記載のシステム。
前記第２の複数のフラッシュメモリセルが、ユニットとして消去することができるフラッシュメモリセルのセクタを備える、請求項１５に記載のシステム。
前記第１の複数のフラッシュメモリセル及び前記第２の複数のフラッシュメモリセルが、ユニットとして消去することができるフラッシュメモリセルのセクタを備える、請求項１４に記載のシステム。
前記第１の複数のフラッシュメモリセルが、ビット線を備え、前記複数のダミーフラッシュメモリセルが、ダミービット線を備える、請求項７に記載のシステム。
前記第１の複数のフラッシュメモリセルが前記プログラムモードであるときに、前記ダミービット線の各々を抑制電圧に結合する、請求項１８に記載のシステム。