TWI612531B - 將記憶體單元用作為源極線下拉電路之快閃記憶體系統 - Google Patents

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Abstract

本發明係關於一將仿真記憶體單元(dummy memory cell)用作為下拉電路(pull down circuit)的快閃記憶體裝置。

Description

將記憶體單元用作為源極線下拉電路之快閃記憶體系統
本發明係關於一將仿真記憶體單元(dummy memory cell)用作為下拉電路(pull down circuit)的快閃記憶體裝置。
非揮發性記憶體單元為所屬技術領域中所熟知。圖1中顯示先前技術之第一類型非揮發性記憶體單元110。記憶體單元110包含一第一導電性類型(諸如P類型)之一半導體基材112。基材112具有一表面，其上形成有一第二導電類型的第一區域114(亦已知為源極線(SL))，如N型。在基材112的表面上形成有第二區域116(亦已知為汲極線)，其亦為N型。第一區域114與第二區域116之間係一通道區域118。位元線BL 120連接至第二區域116。字線WL 122定位於通道區域118之一第一部分上方且與該第一部分絕緣。字線122幾乎沒有或完全沒有與第二區域116重疊。浮閘FG 124係在通道區域118的另一部分上方。浮閘124係與其絕緣，且與字線122相鄰。浮閘124亦與第一區域114相鄰。浮閘124可與第一區域114顯著重疊以提供自區域114至浮閘124中之強耦合。
下文說明先前技術之非揮發性記憶體單元110之抹除及程式化的一例示性操作。透過Fowler-Nordheim穿隧機制，藉由在字線122上施加高電壓並施加零伏特至位元線及源極線來抹除單元110。電子自浮閘124穿隧至字線122中，致使浮閘124帶正電，使單元110在讀取狀況下為接通狀態。所得的單元抹除狀態係已知為「1」狀態。透過源極側熱電子程式化機制，藉由在源極線114上施加高電壓、在字線122上施加小電壓，及在位元線120上施加程式化電流來程式化單元110。流過字線122與浮閘124間之間隙的一部分電子獲得足夠的能量以注入浮閘124，致使浮閘124帶負電，使單元110在讀取狀況中為斷開狀態。所得的單元程式化狀態係已知為「0」狀態。
下表1展示可用於記憶體單元110中之讀取、程式化、抹除及待命操作的例示性電壓：
Figure TWI612531BD00001
圖2中顯示第二類型先前技術之非揮發性記憶體單元210。記憶體單元210包含一第一導電性類型(諸如P類型)之一半導體基材212。基材212具有表面，其上形成有第一區域214(亦已知為源極線(SL))，其為第二導電類型，如N型。在基材212的表面上形成有第二區域216(亦已知為汲極線)，其亦為N型。第一區域214與第二區域216之間係一通道區域218。位元線BL 220連接至第二區域216。字線WL 222定位於通道區域218之一第一部分上方且與該第一部分絕緣。字線222幾乎沒有或完全沒有與第二區域216重疊。浮閘FG 224係在通道區域218的另一部分上方。浮閘224係與其絕緣，且與字線222相鄰。浮閘224亦與第一區域214相鄰。浮閘224可與第一區域214重疊以提供自區域214至浮閘224中之耦合。耦合閘CG(亦已知為控制閘)226在浮閘224上方且與其絕緣。
下文說明先前技術之非揮發性記憶體單元210之抹除及程式化的一例示性操作。透過Fowler-Nordheim穿隧機制，藉由在其他端子等於零伏特的情況下在字線222上施加高電壓來抹除單元210。電子從浮閘224穿隧至字線222使帶正電，使單元210在讀取條件中為接通狀態。所得的單元抹除狀態係已知為「1」狀態。透過源極側熱電子程式化機制，藉由在耦合閘226上施加高電壓、在源極線214上施加高電壓，及在位元線220上施加程式化電流來程式化單元210。流過字線222與浮閘224間之間隙的一部分電子獲得足夠的能量以注入浮閘224，致使浮閘224帶負電，使單元210 在讀取狀況中為斷開狀態。所得的單元程式化狀態係已知為「0」狀態。
下表2展示可用於記憶體單元210中之讀取、程式化、抹除及待命操作的例示性電壓：
Figure TWI612531BD00002
下表3顯示可用於記憶體單元210中之讀取、程式化及抹除操作的另一組例示性電壓(當負電壓可用於讀取及程式化操作時)：
Figure TWI612531BD00003
下表4顯示可用於記憶體單元210中之讀取、程式化及抹除操作的另一組例示性電壓(當負電壓可用於讀取、程式化及抹除操作時)：
Figure TWI612531BD00004
圖3中顯示第三類型先前技術之非揮發性記憶體單元310。記憶體單元310包含一第一導電性類型(諸如P類型)之一半導體基材312。基材312具有表面，其上形成有第一區域314(亦已知為源極線(SL))，其為第二導電類型，如N型。在基材312的表面上形成有第二區域316(亦已知為汲極線)，其亦為N型。第一區域314與第二區域316之間係一通道區域318。位元線BL 320連接至第二區域316。字線WL 322定位於通道區域318之一第一部分上方且與該第一部分絕緣。字線322幾乎沒有或完全沒有與第二區域316重疊。浮閘FG 324係在通道區域318的另一部分上方。浮閘324係與其絕緣，且與字線322相鄰。浮閘324亦與第一區域314相鄰。 浮閘324可與第一區域314重疊以提供自區域314至浮閘324中之耦合。耦合閘CG(亦已知為控制閘)326在浮閘324上方且與其絕緣。一抹除閘EG 328係在第一區域314上方，並與浮閘324及耦合閘326相鄰且與浮閘24及耦合閘26絕緣。浮閘324之頂隅角可指向T形抹除閘328之內側隅角以增強抹除效率。抹除閘328亦與第一區域314絕緣。USP 7,868,375中更具體描述單元310，其揭露全文以引用之方式併入本文。
下文說明先前技術之非揮發性記憶體單元310之抹除及程式化的一例示性操作。透過Fowler-Nordheim穿隧機制，藉由在其他端子等於零伏特的情況下在抹除閘328上施加高電壓來抹除單元310。從浮閘324穿隧至抹除閘328的電子致使浮閘324帶正電，使單元310在讀取狀況中為接通狀態。所得的單元抹除狀態係已知為「1」狀態。透過源極側熱電子程式化機制，藉由在耦合閘326上施加高電壓、在源極線314上施加高電壓、在抹除閘328施加中電壓、及在位元線320上施加程式化電流來程式化單元310。流過字線322與浮閘324間之間隙的一部分電子獲得足夠的能量以注入浮閘324，致使浮閘324帶負電，使單元310在讀取狀況中為斷開狀態。所得的單元程式化狀態係已知為「0」狀態。
下表5顯示可用於記憶體單元310中之讀取、程式化及抹除操作的例示性電壓：
Figure TWI612531BD00005
對於程式化操作，可施加比SL電壓(例如5V)更高之EG電壓(例如8V)，以增強程式化操作。在此狀況中，以較高之電壓(CG抑制電壓)施加經取消選取CG程式化電壓，例如6V，以降低共用被選取記憶體單元之相同EG閘的相鄰記憶體單元之非所要抹除效應。
下表6顯示可用於記憶體單元310中之讀取、程式化及抹除操作的另一組例示性電壓(當負電壓可用於讀取及程式化操作時)：
Figure TWI612531BD00006
下表7顯示可用於記憶體單元310中之讀取、程式化及抹除操作的另一組例示性電壓(當負電壓可用於讀取、程式化及抹除操作時)：
Figure TWI612531BD00007
對於程式化操作，施加比SL電壓(例如5V)高很多之EG電壓(例如8至9V)，以增強程式化操作。在此狀況中，以較高之電壓(CG抑制電壓)施加經取消選取CG程式化電壓，例如5V，以降低共用被選取記憶體單元之相同EG閘的相鄰記憶體單元之非所要抹除效應。
圖1至圖3中顯示之記憶體單元類型典型係配置成列及行以形成陣列。由於字線控制整列記憶體單元以及抹除閘(圖3中顯示之類型)若存在時，係由成對之記憶體單元列共用，所以抹除操作係在完整列或成對之列上同時執行。
對圖1至圖3之先前技術記憶體單元之各者，以及可見於上列表格者，常必須將源極線下拉至接地。圖4描繪先前技術中此做法的技術。記憶體系統400包含記憶體單元410、字線422、控制閘426、抹除閘428、位元線420、以及源極線414。記憶體單 元410可為圖1至圖3所示之任何類型，亦即記憶體單元110、記憶體單元210、記憶體單元310、或另一種記憶體單元類型。源極線414經耦合至下拉電晶體430，下拉電晶體430在此包含一單一NMOS電晶體。當下拉電晶體430之閘經啟動時，源極線經下拉至接地。在一快閃記憶體系統中，會需要大量的下拉電路，且各源極線可能會需要多於一個下拉電路。這些下拉電晶體之低電壓操作需要約0至1.2V之操作電壓，高電壓操作需要4至5至11.5V。這意味著該等下拉電晶體需要高壓電晶體類型(例如11.5V電晶體)或IO電晶體類型(例如2.5V或3V電晶體)，這會佔用晶粒空間(die space)並增加系統之整體成本及複雜性。此外，該等下拉電晶體在程式化模式期間可發生過載(over stress)及擊穿(break down)。
所需要的是一項在快閃記憶體系統中將源極線拉至接地的新技術，該快閃記憶體系統可使用與記憶體單元本身相同的操作電壓範圍，且對過載及擊穿較為強固。
在下方描述之實施例中，快閃記憶體裝置利用仿真記憶體單元作為源極線下拉電路。
110、210、310‧‧‧非揮發性記憶體單元
112、212、312‧‧‧半導體基材
114、214、314‧‧‧第一區域；源極線
116、216、316‧‧‧第二區域
118、218、318‧‧‧通道區域
120、220、320‧‧‧位元線BL
122、222、322、522‧‧‧字線WL
124、224、324‧‧‧浮閘FG
226‧‧‧耦合閘CG(控制閘)
326‧‧‧耦合閘CG
328‧‧‧抹除閘EG
400‧‧‧記憶體系統
410‧‧‧記憶體單元
414、514、630、640‧‧‧源極線
420‧‧‧位元線
422、650‧‧‧字線
426、526、660‧‧‧控制閘
428、528‧‧‧抹除閘
430‧‧‧下拉電晶體
500、600‧‧‧快閃記憶體系統
510‧‧‧仿真記憶體單元
520‧‧‧仿真位元線；仿真單元
610‧‧‧仿真記憶體單元電路
620‧‧‧記憶體單元；仿真記憶體單元電路
圖1係一先前技術之非揮發性記憶體單元的剖面圖，該先前技術非揮發性記憶體單元可應用本發明之方法。
圖2係一先前技術之非揮發性記憶體單元的剖面圖，該先前技術非揮發性記憶體單元可應用本發明之方法。
圖3係一先前技術之非揮發性記憶體單元的剖面圖，該先前技術非揮發性記憶體單元可應用本發明之方法。
圖4描繪一先前技術記憶體單元，該記憶體單元具有一耦合至源極線之下拉電晶體。
圖5描繪一實施例，其中使用一仿真記憶體單元作為一用於一源極的下拉電路。
圖6描繪一實施例，其中使用複數個仿真記憶體單元作為一用於一源極的下拉電路。
圖5顯示一實施例。快閃記憶體系統500包含例示性記憶體單元410及例示性仿真記憶體單元510。仿真記憶體單元510之構造相同於記憶體單元410之構造，惟仿真記憶體單元510非用於儲存資料。記憶體單元410之源極線414經耦合至仿真記憶體單元510之源極線514。在顯示的實例中，記憶體單元410及仿真記憶體單元510依循圖3中之記憶體單元310的設計。將了解，記憶體單元410及仿真記憶體單元510亦可依循圖2中之記憶體單元210(此情況下抹除閘428及528將不存在)或圖1中之記憶體單元110(在此情況下抹除閘428及529與控制閘426及526將不存在)的設計。
當記憶體單元410係處於讀取模式或抹除模式時，源極線514係透過記憶體單元510至經耦合至接地的仿真位元線520而耦合至接地。仿真記憶體單元150必須在讀取操作前被抹除。這會將源極線414及源極線514拉至接地。
當記憶體單元410係處於程式化模式時，位元線之線520經耦合至一抑制電壓(例如VDD)。這會將仿真記憶體單元510置於程式化抑制模式，此可將該等仿真記憶體單元維持在抹除狀態中。有複數個仿真單元520以強化源極線414至接地之下拉。
圖6顯示另一實施例。快閃記憶體系統600包含例示性記憶體單元620及例示性仿真記憶體單元電路610。仿真記憶體單元610包含複數個彼此耦合之仿真記憶體單元。在此實例中，來 自記憶體單元620之源極線630(亦標記為SL0)及源極線640(亦標記為SL1)係耦合至仿真記憶體單元電路610之源極線。在此實施例中，源極線630 SL0及源極線640 SL1係連接在一起。
因此，記憶體單元之一或多個完整區段的源極線可一起經耦合至一仿真記憶體單元電路之源極線，該仿真記憶體單元電路包含來自係該區段或該等區段之部分之相同列單元的仿真記憶體單元。
當記憶體單元620係處於讀取模式或抹除模式時，仿真記憶體單元電路620將透過該等仿真位元線耦合至接地。該等仿真記憶體單元必須在讀取操作前被抹除。這會將源極線630及源極線640拉至接地。
當記憶體單元620係處於程式化模式時，記憶體單元電路620之仿真位元線耦合至一抑制電壓(例如VDD)。這會將仿真記憶體單元置於程式化抑制模式，此可將該等仿真記憶體單元維持在抹除狀態中。
可選地，字線650(亦標記為WL_rdcellpdwn，其係與記憶體單元620之字線分開)及控制閘660(亦標記為CG_rdcellpdwn，其係與記憶體單元620之控制閘分開)於讀取或待命模式期間以不同於記憶體單元620之電壓(例如VDD或更高)偏位，以最小化跨該等仿真記憶體單元之電流降。
圖5及圖6之實施例比起先前技術具有大量優點。第一，該源極線下拉電流係分布於許多仿真記憶體單元及金屬路徑間，這導致較低的電磁干擾及較少的解碼互連(decoding interconnection)。第二，相較於先前技術之下拉高壓電晶體，跨該等仿真記憶體單元有較少的電流降。第三，對比該高電壓電晶體下拉方案，該等實施例需要較少的晶粒空間。第四，該等實施例之偏 位及邏輯控制較先前技術之下拉電晶體簡單。這導致程式化模式期間之較少的過載及擊穿。
600‧‧‧快閃記憶體系統
610‧‧‧仿真記憶體單元電路
620‧‧‧記憶體單元；仿真記憶體單元電路
630‧‧‧源極線
640‧‧‧源極線
650‧‧‧字線
660‧‧‧控制閘

Claims (14)

  1. 一種快閃記憶體系統，其包含：一快閃記憶體單元，其包含一第一源極線；一仿真快閃記憶體單元，其包含一第二源極線及一位元線，該第二源極線耦合至該第一源極線，其中該第二源極線在該快閃記憶體單元處於一讀取模式或一抹除模式時係經由該位元線耦合至接地，且該位元線在該快閃記憶體單元處於一程式化模式時係耦合至一電壓源。
  2. 如請求項1之系統，其中該快閃記憶體單元包含一第一控制閘，且該仿真快閃記憶體單元包含一第二控制閘。
  3. 如請求項2之系統，其中該快閃記憶體單元包含一第一抹除閘，且該仿真快閃記憶體單元包含一第二抹除閘。
  4. 如請求項1之系統，其中該仿真記憶體單元在該快閃記憶體單元處於讀取模式時係處於一抹除狀態。
  5. 一種快閃記憶體系統，其包含：第一複數個快閃記憶體，其等經耦合至一共同源極線；複數個仿真快閃記憶體單元，其等耦合至該共同源極線及至一仿真位元線，且該共同源極線在該第一複數個快閃記憶體單元處於一讀取模式或一抹除模式時係經由該仿真位元線耦合至接地，且該仿真位元線在該第一複數個快閃記憶體單元處於一程式化模式時係耦合至一電壓源。
  6. 如請求項5之系統，其中該第一複數個快閃記憶體單元之各者包含一控制閘且該複數個仿真快閃記憶體單元之各者包含一控制閘。
  7. 如請求項5之系統，其中該第一複數個快閃記憶體單元之各者進一步包含一字線且該複數個仿真快閃記憶體單元之各者包含一仿真字線。
  8. 如請求項6之系統，其中該複數個仿真記憶體單元之各者的控制閘經電壓偏位，該電壓不同於該第一複數個快閃記憶體單元之各者的控制閘之電壓。
  9. 如請求項7之系統，其中該複數個仿真記憶體單元之各者的仿真字線經電壓偏位，該電壓不同於該第一複數個記憶體單元之各者的字線之電壓。
  10. 如請求項6之系統，其中該第一複數個快閃記憶體單元之各者包含一抹除閘且該複數個仿真快閃記憶體單元之各者包含一抹除閘。
  11. 如請求項5之系統，其中該第一複數個快閃記憶體單元包含可作為一單元被抹除之一快閃記憶體單元區段。
  12. 如請求項5之系統，其中該第一複數個快閃記憶體單元包含可作為一單元被抹除之一快閃記憶體單元區段。
  13. 如請求項12之系統，其中該第二複數個快閃記憶體單元包含可作為一單元被抹除之一快閃記憶體單元區段。
  14. 如請求項5之系統，其中該第一複數個快閃記憶體單元及該第二複數個快閃記憶體單元包含可作為一單元被抹除之一快閃記憶體單元區段。
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