KR20180042421A - 소스 라인 풀다운 회로로서 더미 메모리 셀을 사용하는 플래시 메모리 시스템 - Google Patents

소스 라인 풀다운 회로로서 더미 메모리 셀을 사용하는 플래시 메모리 시스템 Download PDF

Info

Publication number
KR20180042421A
KR20180042421A KR1020187008862A KR20187008862A KR20180042421A KR 20180042421 A KR20180042421 A KR 20180042421A KR 1020187008862 A KR1020187008862 A KR 1020187008862A KR 20187008862 A KR20187008862 A KR 20187008862A KR 20180042421 A KR20180042421 A KR 20180042421A
Authority
KR
South Korea
Prior art keywords
flash memory
memory cells
dummy
memory cell
source line
Prior art date
Application number
KR1020187008862A
Other languages
English (en)
Other versions
KR102153204B1 (ko
Inventor
닝 바이
히예우 반 트란
칭 라오
파비즈 가자비
카이 만 유에
Original Assignee
실리콘 스토리지 테크놀로지 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실리콘 스토리지 테크놀로지 인크 filed Critical 실리콘 스토리지 테크놀로지 인크
Publication of KR20180042421A publication Critical patent/KR20180042421A/ko
Application granted granted Critical
Publication of KR102153204B1 publication Critical patent/KR102153204B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/04—Nonvolatile memory cell provided with a separate control gate for erasing the cells, i.e. erase gate, independent of the normal read control gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 소스 라인 풀다운 회로들로서 더미 메모리 셀들을 사용하는 플래시 메모리 디바이스에 관한 것이다.

Description

소스 라인 풀다운 회로로서 더미 메모리 셀을 사용하는 플래시 메모리 시스템
본 발명은 소스 라인 풀다운 회로들로서 더미 메모리 셀들을 사용하는 플래시 메모리 디바이스에 관한 것이다.
비휘발성 메모리 셀들은 본 기술 분야에 잘 알려져 있다. 제1 타입의 종래 기술의 비휘발성 메모리 셀(110)이 도 1에 도시되어 있다. 메모리 셀(110)은 P 타입과 같은 제1 전도성 타입의 반도체 기판(112)을 포함한다. 기판(112)은 N 타입과 같은 제2 전도성 타입의 제1 영역(114)(소스 라인(source line, SL)으로도 알려짐)이 형성된 표면을 갖는다. 또한 N 타입의 제2 영역(116)(드레인 라인(drain line)으로도 알려짐)이 기판(112)의 표면 상에 형성된다. 제1 영역(114)과 제2 영역(116) 사이에는 채널 영역(118)이 있다. 비트 라인(bit line, BL)(120)이 제2 영역(116)에 접속된다. 워드 라인(word line, WL)(122)이 채널 영역(118)의 제1 부분 위에 위치되면서 그로부터 절연된다. 워드 라인(122)은 제2 영역(116)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(floating gate, FG)(124)가 채널 영역(118)의 다른 부분 위에 있다. 플로팅 게이트(124)는 그로부터 절연되고, 워드 라인(122)에 인접한다. 플로팅 게이트(124)는 또한 제1 영역(114)에 인접한다. 플로팅 게이트(124)는 제1 영역(114)과 상당히 중첩되어 그 영역(114)으로부터 플로팅 게이트(124) 내로의 강한 커플링을 제공할 수 있다.
종래 기술의 비휘발성 메모리 셀(110)의 소거 및 프로그래밍에 대한 한 가지 예시적인 동작은 다음과 같다. 셀(110)은 워드 라인(122) 상에 고전압을 그리고 비트 라인 및 소스 라인에 0 볼트를 인가함으로써 파울러-노드하임(Fowler-Nordheim) 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(124)로부터 워드 라인(122) 내로 터널링하여 플로팅 게이트(124)가 포지티브로 대전되게 하여, 셀(110)을 판독 조건에서 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다. 셀(110)은, 소스 라인(114) 상에 고전압을, 워드 라인(122) 상에 저전압을, 그리고 비트 라인(120) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(122)과 플로팅 게이트(124) 사이의 갭을 가로질러서 유동하는 전자들 중 일부는 플로팅 게이트(124) 내에 주입하기에 충분한 에너지를 획득하여 플로팅 게이트(124)가 네거티브로 대전되게 하여, 셀(110)을 판독 조건에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
메모리 셀(110)에서 판독, 프로그래밍, 소거, 및 대기 동작들을 위해 사용될 수 있는 예시적인 전압들이 하기의 표 1에 나타나 있다:
[표 1]
Figure pct00001
제2 타입의 종래 기술의 비휘발성 메모리 셀(210)이 도 2에 도시되어 있다. 메모리 셀(210)은 P 타입과 같은 제1 전도성 타입의 반도체 기판(212)을 포함한다. 기판(212)은 N 타입과 같은 제2 전도성 타입의 제1 영역(214)(소스 라인(SL)으로도 알려짐)이 형성된 표면을 갖는다. 또한 N 타입의 제2 영역(216)(드레인 라인으로도 알려짐)이 기판(212)의 표면 상에 형성된다. 제1 영역(214)과 제2 영역(216) 사이에는 채널 영역(218)이 있다. 비트 라인(BL)(220)이 제2 영역(216)에 접속된다. 워드 라인(WL)(222)이 채널 영역(218)의 제1 부분 위에 위치되면서 그로부터 절연된다. 워드 라인(222)은 제2 영역(216)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(FG)(224)가 채널 영역(218)의 다른 부분 위에 있다. 플로팅 게이트(224)는 그로부터 절연되고, 워드 라인(222)에 인접한다. 플로팅 게이트(224)는 또한 제1 영역(214)에 인접한다. 플로팅 게이트(224)는 제1 영역(214)과 중첩되어 그 영역(214)으로부터 플로팅 게이트(224) 내로의 커플링을 제공할 수 있다. 커플링 게이트(coupling gate, CG)(226)(제어 게이트로도 알려짐)가 플로팅 게이트(224) 위에 있으면서 그로부터 절연된다.
종래 기술의 비휘발성 메모리 셀(210)의 소거 및 프로그래밍에 대한 한 가지 예시적인 동작은 다음과 같다. 셀(210)은 다른 단자들이 0 볼트인 상태에서 워드 라인(222) 상에 고전압을 인가함으로써 파울러-노드하임 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(224)로부터 워드 라인(222) 내로 터널링하여 포지티브로 대전되게 하여, 셀(210)을 판독 조건에서 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다. 셀(210)은, 커플링 게이트(226) 상에 고전압을, 소스 라인(214) 상에 고전압을, 그리고 비트 라인(220) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(222)과 플로팅 게이트(224) 사이의 갭을 가로질러서 유동하는 전자들 중 일부는 플로팅 게이트(224) 내에 주입하기에 충분한 에너지를 획득하여 플로팅 게이트(224)가 네거티브로 대전되게 하여, 셀(210)을 판독 조건에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
메모리 셀(210)에서 판독, 프로그래밍, 소거, 및 대기 동작들을 위해 사용될 수 있는 예시적인 전압들이 하기의 표 2에 나타나 있다:
[표 2]
Figure pct00002
메모리 셀(210)에서 판독, 프로그래밍, 및 소거 동작들을 위해 사용될 수 있는 (판독 및 프로그래밍 동작들을 위해 네거티브 전압이 사용가능한 경우의) 예시적인 전압들의 다른 세트가 하기의 표 3에 나타나 있다:
[표 3]
Figure pct00003
메모리 셀(210)에서 판독, 프로그래밍, 및 소거 동작들을 위해 사용될 수 있는 (판독, 프로그래밍, 및 소거 동작들을 위해 네거티브 전압이 사용가능한 경우의) 예시적인 전압들의 다른 세트가 하기의 표 4에 나타나 있다:
[표 4]
Figure pct00004
제3 타입의 비휘발성 메모리 셀(310)이 도 3에 도시되어 있다. 메모리 셀(310)은 P 타입과 같은 제1 전도성 타입의 반도체 기판(312)을 포함한다. 기판(312)은 N 타입과 같은 제2 전도성 타입의 제1 영역(314)(소스 라인(SL)으로도 알려짐)이 형성된 표면을 갖는다. 또한 N 타입의 제2 영역(316)(드레인 라인으로도 알려짐)이 기판(312)의 표면 상에 형성된다. 제1 영역(314)과 제2 영역(316) 사이에는 채널 영역(318)이 있다. 비트 라인(BL)(320)이 제2 영역(316)에 접속된다. 워드 라인(WL)(322)이 채널 영역(318)의 제1 부분 위에 위치되면서 그로부터 절연된다. 워드 라인(322)은 제2 영역(316)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(FG)(324)가 채널 영역(318)의 다른 부분 위에 있다. 플로팅 게이트(324)는 그로부터 절연되고, 워드 라인(322)에 인접한다. 플로팅 게이트(324)는 또한 제1 영역(314)에 인접한다. 플로팅 게이트(324)는 제1 영역(314)과 중첩되어 그 영역(314)으로부터 플로팅 게이트(324) 내로의 커플링을 제공할 수 있다. 커플링 게이트(CG)(326)(제어 게이트로도 알려짐)가 플로팅 게이트(324) 위에 있으면서 그로부터 절연된다. 소거 게이트(erase gate, EG)(328)가 제1 영역(314) 위에 있고, 플로팅 게이트(324) 및 커플링 게이트(326)에 인접하면서 그들로부터 절연된다. 플로팅 게이트(324)의 상측 코너는 소거 효율을 향상시키기 위해 T자형 소거 게이트(328)의 내측 코너를 향할 수 있다. 소거 게이트(328)는 또한 제1 영역(314)으로부터 절연된다. 셀(310)은 미국 특허 제7,868,375호에 더욱 상세하게 설명되어 있는데, 그 개시 내용은 전체적으로 본 명세서에 참고로 포함된다.
종래 기술의 비휘발성 메모리 셀(310)의 소거 및 프로그래밍에 대한 한 가지 예시적인 동작은 다음과 같다. 셀(310)은 다른 단자들이 0 볼트인 상태에서 소거 게이트(328) 상에 고전압을 인가함으로써 파울러-노드하임 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(324)로부터 소거 게이트(328) 내로 터널링하여 플로팅 게이트(324)가 포지티브로 대전되게 하여, 셀(310)을 판독 조건에서 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다. 셀(310)은, 커플링 게이트(326) 상에 고전압을, 소스 라인(314) 상에 고전압을, 소거 게이트(328) 상에 중간 전압을, 그리고 비트 라인(320) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(322)과 플로팅 게이트(324) 사이의 갭을 가로질러서 유동하는 전자들 중 일부는 플로팅 게이트(324) 내에 주입하기에 충분한 에너지를 획득하여 플로팅 게이트(324)가 네거티브로 대전되게 하여, 셀(310)을 판독 조건에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
메모리 셀(310)에서 판독, 프로그래밍, 및 소거 동작들을 위해 사용될 수 있는 예시적인 전압들이 하기의 표 5에 나타나 있다:
[표 5]
Figure pct00005
프로그래밍 동작의 경우, EG 전압은 프로그래밍 동작을 향상시키기 위해 SL 전압, 예컨대 5 V보다 훨씬 더 높게, 예컨대 8 V로 인가될 수 있다. 이러한 경우, 비선택된 CG 프로그래밍 전압은 선택된 메모리 셀들의 동일한 EG 게이트를 공유하는 인접 메모리 셀들의 원치 않는 소거 효과를 감소시키기 위해 더 높은 전압(CG 금지 전압), 예컨대, 6 V로 인가된다.
메모리 셀(310)에서 판독, 프로그래밍, 및 소거 동작들을 위해 사용될 수 있는 (판독 및 프로그래밍 동작들을 위해 네거티브 전압이 사용가능한 경우의) 예시적인 전압들의 다른 세트가 하기의 표 6에 나타나 있다:
[표 6]
Figure pct00006
메모리 셀(310)에서 판독, 프로그래밍, 및 소거 동작들을 위해 사용될 수 있는 (판독, 프로그래밍, 및 소거 동작들을 위해 네거티브 전압이 사용가능한 경우의) 예시적인 전압들의 다른 세트가 하기의 표 7에 나타나 있다:
[표 7]
Figure pct00007
프로그래밍 동작의 경우, EG 전압은 프로그래밍 동작을 향상시키기 위해 SL 전압, 예컨대 5 V보다 훨씬 더 높게, 예컨대 8-9 V로 인가된다. 이러한 경우, 비선택된 CG 프로그래밍 전압은 선택된 메모리 셀들의 동일한 EG 게이트를 공유하는 인접 메모리 셀들의 원치 않는 소거 효과들을 감소시키기 위해 더 높은 전압(CG 금지 전압), 예컨대, 5 V로 인가된다.
도 1 내지 도 3에 도시된 타입들의 메모리 셀들은 어레이를 형성하기 위해 전형적으로 로우(row)들 및 컬럼(column)들로 배열된다. 소거 동작들은 한 번에 전체 로우들 또는 로우들의 쌍(pair)들에 대해 수행되는데, 이는 워드 라인들이 메모리 셀들의 전체 로우들을 제어하고 (도 3에 도시된 타입의) 소거 게이트들이, 존재 시, 메모리 셀들의 로우들의 쌍들에 의해 공유되기 때문이다.
도 1 내지 도 3의 종래 기술의 메모리 셀들 각각에 대해, 그리고 상기의 표들에서 알 수 있는 바와 같이, 소스 라인을 접지에 이르기까지 풀다운하는 것이 종종 필요하다. 도 4는 이를 행하기 위한 전형적인 종래 기술의 기법을 도시한다. 메모리 시스템(400)은 메모리 셀(410), 워드 라인(422), 제어 게이트(426), 소거 게이트(428), 비트 라인(420), 및 소스 라인(414)을 포함한다. 메모리 셀(410)은 도 1 내지 도 3에 도시된 타입들 중 임의의 것, 즉 메모리 셀(110), 메모리 셀(210), 메모리 셀(310), 또는 다른 타입의 메모리 셀일 수 있다. 소스 라인(414)은 풀다운 트랜지스터(430)에 커플링될 수 있는데, 여기서 이 풀다운 트랜지스터는 단일의 NMOS 트랜지스터를 포함한다. 풀다운 트랜지스터(430)의 게이트가 활성화되는 경우, 소스 라인은 접지에 이르기까지 풀다운된다. 플래시 메모리 시스템에서, 수많은 풀다운 회로들이 필요할 것이고, 각각의 소스 라인이 하나 초과의 풀다운 회로를 필요로 할 수 있다. 이들 풀다운 트랜지스터들은, 저전압 동작들의 경우에는 약 0-1.2 V의 동작 전압을 그리고 고전압 동작들의 경우에는 4-5-11.5 V의 동작 전압을 필요로 한다. 이는, 풀다운 트랜지스터들을 위해 고전압 트랜지스터 타입(예컨대, 11.5 V 트랜지스터) 또는 IO 트랜지스터 타입(예컨대, 2.5 V 또는 3 V 트랜지스터)이 필요하고, 이것이 다이 공간을 차지하고 시스템의 전반적인 비용 및 복잡도를 증가시킨다는 것을 의미한다. 게다가, 풀다운 트랜지스터들은 프로그래밍 모드 동안에 과응력 및 고장(break down)을 초래할 수 있다.
메모리 셀들 자체와 동일한 동작 전압 범위를 이용할 수 있고 과응력 및 고장에 더 강건한, 플래시 메모리 시스템에서 소스 라인들을 접지로 풀링하기 위한 새로운 기법이 필요하다.
하기에 기술되는 실시예들에서, 플래시 메모리 디바이스들은 더미 메모리 셀들을 소스 라인 풀다운 회로들로서 활용한다.
도 1은 본 발명의 방법이 적용될 수 있는 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 2는 본 발명의 방법이 적용될 수 있는 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 3은 본 발명의 방법이 적용될 수 있는 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 4는 풀다운 트랜지스터가 소스 라인에 커플링된 종래 기술의 메모리 셀을 도시한다.
도 5는 더미 메모리 셀이 소스 라인용 풀다운 회로로서 사용된 일 실시예를 도시한다.
도 6은 복수의 더미 메모리 셀들이 소스 라인용 풀다운 회로로서 사용된 일 실시예를 도시한다.
일 실시예가 도 5에 도시되어 있다. 플래시 메모리 시스템(500)은 예시적인 메모리 셀(410) 및 예시적인 더미 메모리 셀(510)을 포함한다. 더미 메모리 셀(510)은, 더미 메모리 셀(510)이 데이터를 저장하는 데 사용되지 않는다는 점을 제외하면, 메모리 셀(410)과 동일한 구성의 것이다. 메모리 셀(410)의 소스 라인(414)은 더미 메모리 셀(510)의 소스 라인(514)에 커플링된다. 도시된 예에서, 메모리 셀(410) 및 더미 메모리 셀(510)은 도 3의 메모리 셀(310)의 설계를 따른다. 메모리 셀(410) 및 더미 메모리 셀(510)이 또한 도 2의 메모리 셀(210)(이 경우에는 소거 게이트들(428, 528)이 존재하지 않을 것임) 또는 도 1의 메모리 셀(110)(이 경우에는 소거 게이트들(428, 529) 및 제어 게이트(426, 526)가 존재하지 않을 것임)의 설계를 따를 수 있다는 것이 이해될 것이다.
메모리 셀(410)이 판독 모드 또는 소거 모드에 있는 경우, 소스 라인(514)은 메모리 셀(510) 내지 더미 비트 라인(520)(더미 비트 라인은 접지에 커플링됨)을 통해 접지에 커플링된다. 더미 메모리 셀들(150)은 판독 동작 전에 소거될 필요가 있다. 이는 소스 라인(414) 및 소스 라인(514)을 접지로 풀링할 것이다.
메모리 셀(410)이 프로그래밍 모드에 있는 경우, 비트 라인 라인(520)은 VDD와 같은 금지 전압에 커플링된다. 이는 더미 메모리 셀(510)을 프로그래밍 금지 모드에 놓을 것인데, 이러한 모드는 더미 메모리 셀들을 소거 상태에서 유지시킨다. 접지로의 소스 라인(414)의 풀다운을 강화하기 위해 복수의 더미 셀들(520)이 있다.
다른 실시예가 도 6에 도시되어 있다. 플래시 메모리 시스템(600)은 예시적인 메모리 셀들(620) 및 예시적인 더미 메모리 셀 회로(610)를 포함한다. 더미 메모리 셀(610)은 서로 커플링되는 복수의 더미 메모리 셀들을 포함한다. 이러한 예에서, 메모리 셀들(620)로부터의 소스 라인(630)(SL0으로도 라벨링됨) 및 소스 라인(640)(SL1로도 라벨링됨)이 더미 메모리 셀 회로(610)의 소스 라인에 커플링된다. 이러한 실시예에서, 소스 라인(630)(SL0) 및 소스 라인(640)(SL1)은 함께 접속된다.
따라서, 메모리 셀들의 전체 섹터 또는 섹터들에 대한 소스 라인들은 그 섹터 또는 섹터들의 일부인 동일한 로우들의 셀들로부터의 더미 메모리 셀들을 포함하는 더미 메모리 셀 회로의 소스 라인에 함께 커플링될 수 있다.
메모리 셀(620)이 판독 모드 또는 소거 모드에 있는 경우, 더미 메모리 셀 회로(620)는 더미 비트 라인들을 통해 접지에 커플링될 것이다. 더미 메모리 셀들은 판독 동작 전에 소거될 필요가 있다. 이는 소스 라인들(630, 640)을 접지로 풀링할 것이다.
메모리 셀(620)이 프로그래밍 모드에 있는 경우, 메모리 셀 회로(620)의 더미 비트 라인들은 VDD와 같은 금지 전압에 커플링될 것이다. 이는 더미 메모리 셀들을 프로그래밍 금지 모드에 놓을 것인데, 이러한 모드는 더미 메모리 셀들을 소거 상태에서 유지시킨다.
선택적으로, 워드 라인(650)(WL_rdcellpdwn으로도 라벨링되며, 메모리 셀(620)의 워드 라인들과는 별개임) 및 제어 게이트(660)(CG_rdcellpdwn으로도 라벨링되며, 메모리 셀(620)에 대한 제어 게이트들과는 별개임)는 판독 또는 대기 모드 동안에 메모리 셀(620)의 전압, 예컨대 VDD 또는 그 이상의 전압과는 상이한 전압에서 바이어싱되어, 더미 메모리 셀들을 가로지르는 전류 강하를 최소화한다.
도 5 및 도 6의 실시예들은 종래 기술에 비해 수많은 이점들을 갖는다. 첫째, 소스 라인 풀다운 전류가 많은 더미 메모리 셀들 및 금속 경로들 사이에 분배되는데, 이는 더 낮은 전자기 간섭 및 더 적은 디코딩 상호접속부를 초래한다. 둘째, 종래 기술의 풀다운 고전압 트랜지스터들에 비해 더미 메모리 셀들을 가로지르는 전류 강하가 더 적다. 셋째, 실시예들은 고전압 트랜지스터 풀다운 솔루션에 비해 더 적은 다이 공간을 필요로 한다. 넷째, 실시예들의 바이어스 및 로직 제어는 종래 기술의 풀다운 트랜지스터들의 것보다 더 간단하다. 이는 프로그래밍 모드들 동안에 더 적은 과응력 및 고장을 초래한다.

Claims (19)

  1. 플래시 메모리 시스템으로서,
    제1 소스 라인을 포함하는 플래시 메모리 셀; 및
    상기 제1 소스 라인에 커플링되는 제2 소스 라인을 포함하는 더미 플래시 메모리 셀을 포함하고,
    상기 제2 소스 라인은, 상기 메모리 셀이 판독 모드 또는 소거 모드에 있는 경우에는 접지에 커플링되고, 상기 메모리 셀이 프로그래밍 모드에 있는 경우에는 전압원에 커플링되는, 플래시 메모리 시스템.
  2. 청구항 1에 있어서,
    상기 플래시 메모리 셀은 제1 제어 게이트를 포함하고, 상기 더미 플래시 메모리 셀은 제2 제어 게이트를 포함하는, 플래시 메모리 시스템.
  3. 청구항 2에 있어서,
    상기 플래시 메모리 셀은 제1 소거 게이트를 포함하고, 상기 더미 플래시 메모리 셀은 제2 소거 게이트를 포함하는, 플래시 메모리 시스템.
  4. 청구항 1에 있어서,
    상기 플래시 메모리 셀은 비트 라인을 포함하고, 상기 더미 플래시 메모리 셀은 더미 비트 라인을 포함하는, 플래시 메모리 시스템.
  5. 청구항 4에 있어서,
    상기 더미 비트 라인은 상기 메모리 셀이 프로그래밍 모드에 있는 경우에는 금지 전압에 커플링되는, 플래시 메모리 시스템.
  6. 청구항 1에 있어서,
    상기 더미 메모리 셀은 상기 메모리 셀이 상기 판독 모드에 있는 경우에는 소거 상태에 있는, 플래시 메모리 시스템.
  7. 플래시 메모리 시스템으로서,
    제1 공통 소스 라인에 커플링되는 제1 복수의 플래시 메모리 셀들; 및
    제2 공통 소스 라인에 커플링되는 복수의 더미 플래시 메모리 셀들을 포함하고,
    상기 제2 공통 소스 라인은 상기 제1 공통 소스 라인에 커플링되고, 상기 제2 공통 소스 라인은, 상기 제1 복수의 플래시 메모리 셀들이 판독 모드 또는 소거 모드에 있는 경우에는 접지에 커플링되고, 상기 제1 복수의 플래시 메모리 셀들이 프로그래밍 모드에 있는 경우에는 전압원에 커플링되는, 플래시 메모리 시스템.
  8. 청구항 7에 있어서,
    상기 제1 복수의 플래시 메모리 셀들 각각이 제어 게이트를 포함하고, 상기 복수의 더미 플래시 메모리 셀들 각각이 제어 게이트를 포함하는, 플래시 메모리 시스템.
  9. 청구항 7에 있어서,
    상기 제1 복수의 플래시 메모리 셀들 각각은 워드 라인을 추가로 포함하고, 상기 복수의 더미 플래시 메모리 셀들 각각은 더미 워드 라인을 포함하는, 플래시 메모리 시스템.
  10. 청구항 8에 있어서,
    상기 복수의 더미 메모리 셀들 각각의 제어 게이트는 상기 제1 복수의 플래시 메모리 셀들 각각의 제어 게이트와는 상이한 전압에서 바이어싱되는, 플래시 메모리 시스템.
  11. 청구항 9에 있어서,
    상기 복수의 더미 메모리 셀들 각각의 더미 워드 라인은 상기 제1 복수의 플래시 메모리 셀들 각각의 워드 라인과는 상이한 전압에서 바이어싱되는, 플래시 메모리 시스템.
  12. 청구항 8에 있어서,
    상기 제1 복수의 플래시 메모리 셀들 각각이 소거 게이트를 포함하고, 상기 복수의 더미 플래시 메모리 셀들 각각이 소거 게이트를 포함하는, 플래시 메모리 시스템.
  13. 청구항 7에 있어서,
    상기 제1 복수의 플래시 메모리 셀들은 한 단위로서 소거될 수 있는 한 섹터의 플래시 메모리 셀들을 포함하는, 플래시 메모리 시스템.
  14. 청구항 7에 있어서,
    제3 공통 소스 라인에 커플링되는 제2 복수의 플래시 메모리 셀들을 추가로 포함하고, 상기 제3 공통 소스 라인은 상기 제2 공통 소스 라인에 커플링되는, 플래시 메모리 시스템.
  15. 청구항 14에 있어서,
    상기 제1 복수의 플래시 메모리 셀들은 한 단위로서 소거될 수 있는 한 섹터의 플래시 메모리 셀들을 포함하는, 플래시 메모리 시스템.
  16. 청구항 15에 있어서,
    상기 제2 복수의 플래시 메모리 셀들은 한 단위로서 소거될 수 있는 한 섹터의 플래시 메모리 셀들을 포함하는, 플래시 메모리 시스템.
  17. 청구항 14에 있어서,
    상기 제1 복수의 플래시 메모리 셀들 및 상기 제2 복수의 플래시 메모리 셀들은 한 단위로서 소거될 수 있는 한 섹터의 플래시 메모리 셀들을 포함하는, 플래시 메모리 시스템.
  18. 청구항 7에 있어서,
    상기 제1 복수의 플래시 메모리 셀은 비트 라인들을 포함하고, 상기 복수의 더미 플래시 메모리 셀은 더미 비트 라인들을 포함하는, 플래시 메모리 시스템.
  19. 청구항 18에 있어서,
    상기 더미 비트 라인들 각각은 상기 제1 복수의 플래시 메모리 셀들이 상기 프로그래밍 모드에 있는 경우에는 금지 전압에 커플링되는, 플래시 메모리 시스템.
KR1020187008862A 2015-09-11 2016-08-12 소스 라인 풀다운 회로로서 더미 메모리 셀을 사용하는 플래시 메모리 시스템 KR102153204B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
CN201510647190.0 2015-09-11
CN201510647190.0A CN106531212B (zh) 2015-09-11 2015-09-11 将存储器单元用作源极线下拉电路的闪速存储器系统
US14/919,005 2015-10-21
US14/919,005 US9564238B1 (en) 2015-09-11 2015-10-21 Flash memory system using memory cell as source line pull down circuit
PCT/US2016/046925 WO2017044251A1 (en) 2015-09-11 2016-08-12 Flash memory system using dummy memory cell as source line pull down circuit

Publications (2)

Publication Number Publication Date
KR20180042421A true KR20180042421A (ko) 2018-04-25
KR102153204B1 KR102153204B1 (ko) 2020-09-07

Family

ID=57908885

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187008862A KR102153204B1 (ko) 2015-09-11 2016-08-12 소스 라인 풀다운 회로로서 더미 메모리 셀을 사용하는 플래시 메모리 시스템

Country Status (7)

Country Link
US (1) US9564238B1 (ko)
EP (1) EP3347899B1 (ko)
JP (1) JP6535812B2 (ko)
KR (1) KR102153204B1 (ko)
CN (1) CN106531212B (ko)
TW (1) TWI612531B (ko)
WO (1) WO2017044251A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210147824A (ko) * 2020-05-27 2021-12-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 디바이스 및 동작 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164881B2 (en) 2018-09-11 2021-11-02 Globalfoundries Singapore Pte. Ltd. Transistor device, memory arrays, and methods of forming the same
US11355184B2 (en) 2020-03-05 2022-06-07 Silicon Storage Technology, Inc. Analog neural memory array in artificial neural network with substantially constant array source impedance with adaptive weight mapping and distributed power
CN113539333A (zh) 2020-04-17 2021-10-22 硅存储技术股份有限公司 在源极线下拉电路中使用带状单元的非易失性存储器系统
US20210350217A1 (en) * 2020-05-10 2021-11-11 Silicon Storage Technology, Inc. Analog neural memory array in artificial neural network with source line pulldown mechanism

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010103072A (ko) * 2001-08-25 2001-11-23 최웅림 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법
KR20040063300A (ko) * 2003-01-06 2004-07-14 삼성전자주식회사 플래쉬 메모리 장치 및 이 장치의 프로그램 방법
KR20110037935A (ko) * 2008-04-08 2011-04-13 샌디스크 코포레이션 시스템 노이즈를 제거하기 위해 조정된 소스 전압으로의 풀다운을 이용한 비휘발성 저장소에서의 감지
US20110085385A1 (en) * 2009-10-14 2011-04-14 Samsung Electronics Co., Ltd. Nonvolatile Memory Devices Having Dummy Cell and Bias Methods Thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6740940B2 (en) * 2001-11-27 2004-05-25 Samsung Electronics Co., Ltd. Semiconductor memory devices having dummy active regions
US6778419B2 (en) * 2002-03-29 2004-08-17 International Business Machines Corporation Complementary two transistor ROM cell
JP4381278B2 (ja) * 2004-10-14 2009-12-09 株式会社東芝 不揮発性半導体記憶装置の制御方法
DE102005058601A1 (de) * 2004-12-27 2006-07-06 Hynix Semiconductor Inc., Icheon Flash-Speicherbauelement
US7183608B2 (en) * 2005-05-26 2007-02-27 Macronix International Co., Ltd. Memory array including isolation between memory cell and dummy cell portions
US7567458B2 (en) * 2005-09-26 2009-07-28 Silicon Storage Technology, Inc. Flash memory array having control/decode circuitry for disabling top gates of defective memory cells
US7978522B2 (en) * 2006-01-09 2011-07-12 Samsung Electronics Co., Ltd. Flash memory device including a dummy cell
JP4952137B2 (ja) * 2006-08-17 2012-06-13 富士通セミコンダクター株式会社 半導体メモリおよびシステム
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
JP2009272026A (ja) * 2008-05-12 2009-11-19 Toshiba Corp 不揮発性半導体記憶装置
US8018773B2 (en) * 2009-03-04 2011-09-13 Silicon Storage Technology, Inc. Array of non-volatile memory cells including embedded local and global reference cells and system
KR20110098119A (ko) * 2010-02-26 2011-09-01 삼성전자주식회사 메모리 셀 어레이의 셀 스트링
JP5802202B2 (ja) * 2010-06-09 2015-10-28 パナソニック株式会社 リファレンスセルのための主ビット線のシールド方法
US8811093B2 (en) * 2012-03-13 2014-08-19 Silicon Storage Technology, Inc. Non-volatile memory device and a method of operating same
KR102011466B1 (ko) * 2012-08-29 2019-08-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102210328B1 (ko) * 2014-02-12 2021-02-01 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010103072A (ko) * 2001-08-25 2001-11-23 최웅림 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법
KR20040063300A (ko) * 2003-01-06 2004-07-14 삼성전자주식회사 플래쉬 메모리 장치 및 이 장치의 프로그램 방법
KR20110037935A (ko) * 2008-04-08 2011-04-13 샌디스크 코포레이션 시스템 노이즈를 제거하기 위해 조정된 소스 전압으로의 풀다운을 이용한 비휘발성 저장소에서의 감지
US20110085385A1 (en) * 2009-10-14 2011-04-14 Samsung Electronics Co., Ltd. Nonvolatile Memory Devices Having Dummy Cell and Bias Methods Thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210147824A (ko) * 2020-05-27 2021-12-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 디바이스 및 동작 방법
US11742024B2 (en) 2020-05-27 2023-08-29 Taiwan Semiconductor Manufacturing Company Limited Memory device comprising source line coupled to multiple memory cells and method of operation

Also Published As

Publication number Publication date
EP3347899A1 (en) 2018-07-18
JP6535812B2 (ja) 2019-06-26
CN106531212A (zh) 2017-03-22
WO2017044251A1 (en) 2017-03-16
US9564238B1 (en) 2017-02-07
JP2018526762A (ja) 2018-09-13
TW201714172A (en) 2017-04-16
CN106531212B (zh) 2020-02-07
TWI612531B (zh) 2018-01-21
KR102153204B1 (ko) 2020-09-07
EP3347899B1 (en) 2019-08-07

Similar Documents

Publication Publication Date Title
JP6911075B2 (ja) 相補的電圧源を使用した分割ゲートフラッシュメモリシステム
KR101908873B1 (ko) Eeprom 기능을 갖춘 플래시 메모리 시스템
US8842479B2 (en) Low voltage programming in NAND flash with two stage source side bias
US9633735B2 (en) System and method to inhibit erasing of portion of sector of split gate flash memory cells
KR102153204B1 (ko) 소스 라인 풀다운 회로로서 더미 메모리 셀을 사용하는 플래시 메모리 시스템
CN107077891B (zh) 非易失性分裂栅存储器装置及其操作方法
JP6573909B2 (ja) スプリットゲートフラッシュメモリセルのプログラミング中の外乱を低減するシステム及び方法
WO2016164318A1 (en) Two transistor sonos flash memory
US8982632B2 (en) Semiconductor memory device and method of driving semiconductor memory device
US20200066352A1 (en) High voltage architecture for non-volatile memory
WO2016154144A1 (en) Sonos byte-erasable eeprom
KR20010072189A (ko) 반도체 디바이스
WO2016014166A1 (en) System and method to inhibit erasing of portion of sector of split gate flash memory cells

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant