KR20110098119A - 메모리 셀 어레이의 셀 스트링 - Google Patents

메모리 셀 어레이의 셀 스트링 Download PDF

Info

Publication number
KR20110098119A
KR20110098119A KR1020100017577A KR20100017577A KR20110098119A KR 20110098119 A KR20110098119 A KR 20110098119A KR 1020100017577 A KR1020100017577 A KR 1020100017577A KR 20100017577 A KR20100017577 A KR 20100017577A KR 20110098119 A KR20110098119 A KR 20110098119A
Authority
KR
South Korea
Prior art keywords
select transistor
string
memory cells
ground
ground select
Prior art date
Application number
KR1020100017577A
Other languages
English (en)
Inventor
김재호
박재관
황병준
심성보
권혜영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100017577A priority Critical patent/KR20110098119A/ko
Priority to US12/961,647 priority patent/US20110211392A1/en
Publication of KR20110098119A publication Critical patent/KR20110098119A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 셀 어레이의 셀 스트링은 직렬로 연결된 복수의 메모리 셀들, 복수의 메모리 셀들과 비트 라인 사이에 연결된 스트링 선택 트랜지스터, 및 복수의 메모리 셀들과 공통 소스 라인 사이에 연결된 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터 및 접지 선택 트랜지스터 각각은 복수의 메모리 셀들 각각과 실질적으로 동일한 구조를 가진다. 메모리 셀 어레이는 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 위한 추가적인 공정이 불필요하고, 셀 집적도를 향상시킬 수 있다.

Description

메모리 셀 어레이의 셀 스트링{CELL STRING OF A MEMORY CELL ARRAY}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 낸드 플래시 메모리 장치의 메모리 셀 어레이에 포함된 셀 스트링에 관한 것이다.
플래시 메모리 장치는 전원이 공급되지 않더라도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치의 한 종류이다. 플래시 메모리 장치는 비트 라인과 소스 라인 사이에 병렬로 연결된 메모리 셀들을 포함하는 노어 플래시 메모리 장치(NOR flash memory device)와 비트 라인과 소스 라인 사이에 직렬로 연결된 메모리 셀들을 포함하는 낸드 플래시 메모리 장치(NAND flash memory device)로 분류될 수 있다. 낸드 플래시 메모리 장치는 노어 플래시 메모리 장치에 비하여 고집적도를 가지는 장점이 있다.
낸드 플래시 메모리 장치의 메모리 셀 어레이는 비트라인들과 공통 소스 라인에 연결된 복수의 셀 스트링들을 포함한다. 각 셀 스트링은 직렬 연결된 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터를 포함한다. 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터가 상기 메모리 셀들의 구조와 다른 구조를 가진다.
이에 따라, 종래의 낸드 플래시 메모리 장치에서는, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터를 형성하기 위하여, 컨트롤 게이트와 플로팅 게이트 사이에 콘택을 형성하는 버팅(butting) 공정과 같은 추가적인 공정이 요구된다. 게다가, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는 상기 버팅 공정을 위하여 상기 메모리 셀 보다 큰 사이즈를 가져야 하므로, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터에 의해 셀 집적도가 저해된다. 이러한 셀 집적도 악화는 디자인 룰이 감소함에 따라 더욱 심화된다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 일 목적은 공정 수를 감소시킬 수 있고, 셀 집적도를 향상시킬 수 있는 메모리 셀 어레이의 셀 스트링을 제공하는 것이다.
본 발명의 다른 목적은 공정 수를 감소시킬 수 있고, 셀 집적도를 향상시킬 수 있는 메모리 셀 어레이의 소거 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 메모리 셀 어레이의 셀 스트링은 직렬로 연결된 복수의 메모리 셀들, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 포함한다. 상기 스트링 선택 트랜지스터는 상기 복수의 메모리 셀들과 비트 라인 사이에 연결되고, 상기 복수의 메모리 셀들 각각과 실질적으로 동일한 구조를 가진다. 상기 접지 선택 트랜지스터는 상기 복수의 메모리 셀들과 공통 소스 라인 사이에 연결되고, 상기 복수의 메모리 셀들 각각과 실질적으로 동일한 구조를 가진다.
일 실시예에서, 상기 복수의 메모리 셀들, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 각각은 플로팅 게이트 메모리 셀(floating gate memory cell)로 형성될 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 각각은, 반도체 기판 내에 형성된 소스 및 드레인, 상기 반도체 기판 상에 형성된 터널 절연막, 상기 터널 절연막 상에 형성된 플로팅 게이트, 상기 플로팅 게이트 상에 형성된 블로킹 절연막, 및 상기 블로킹 절연막 상에 형성된 컨트롤 게이트를 포함할 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 각각은 차지 트래핑 메모리 셀(charge trapping memory cell)로 형성될 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 각각은, 반도체 기판 내에 형성된 소스 및 드레인, 상기 반도체 기판 상에 형성된 터널 절연막, 상기 터널 절연막 상에 형성된 차지 트래핑 막, 상기 차지 트래핑 상에 형성된 블로킹 절연막, 및 상기 블로킹 절연막 상에 형성된 컨트롤 게이트를 포함할 수 있다.
일 실시예에서, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는 상기 복수의 메모리 셀들에 대한 소거 동작이 수행될 때 소거될 수 있다.
일 실시예에서, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는 상기 소거 동작 후 프로그램될 수 있다.
일 실시예에서, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는 핫 캐리어 주입(hot carrier injection)에 의해 프로그램될 수 있다.
일 실시예에서, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는 FN 터널링(Fowler-Nordheim Tunneling)에 의해 프로그램될 수 있다.
일 실시예에서, 상기 셀 스트링은, 상기 복수의 메모리 셀들과 상기 스트링 선택 트랜지스터 사이에 연결된 제1 더미 메모리 셀, 및 상기 복수의 메모리 셀들과 상기 접지 선택 트랜지스터 사이에 연결된 제2 더미 메모리 셀을 포함할 수 있다.
상기 일 목적을 달성하기 위해, 메모리 셀 어레이의 셀 스트링은 직렬로 연결된 복수의 메모리 셀들, 복수의 스트링 선택 트랜지스터들 및 복수의 접지 선택 트랜지스터들을 포함한다. 상기 복수의 스트링 선택 트랜지스터들은 상기 복수의 메모리 셀들과 비트 라인 사이에 직렬로 연결되고, 상기 복수의 메모리 셀들 각각과 실질적으로 동일한 구조를 가진다. 상기 복수의 접지 선택 트랜지스터들은 상기 복수의 메모리 셀들과 공통 소스 라인 사이에 직렬로 연결되고, 상기 복수의 메모리 셀들 각각과 실질적으로 동일한 구조를 가진다.
일 실시예에서, 상기 복수의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결될 수 있다.
일 실시예에서, 상기 복수의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있다.
상기 일 목적을 달성하기 위해, 메모리 셀 어레이의 소거 방법에서, 직렬 연결된 스트링 선택 트랜지스터, 복수의 메모리 셀들, 및 접지 선택 트랜지스터가 소거된다. 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터가 프로그램된다.
일 실시예에서, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터가 프로그램되도록, 상기 스트링 선택 트랜지스터가 프로그램되고, 상기 스트링 선택 트랜지스터가 프로그램된 후 상기 접지 선택 트랜지스터가 프로그램될 수 있다.
일 실시예에서, 상기 스트링 선택 트랜지스터가 프로그램되도록, 상기 복수의 메모리 셀들 및 상기 접지 선택 트랜지스터에 제1 패스 전압이 인가되고, 상기 접지 선택 트랜지스터에 연결된 공통 소스 라인에 접지 전압이 인가되며, 상기 스트링 선택 트랜지스터에 연결된 비트 라인에 드레인 프로그램 전압이 인가되고, 상기 스트링 선택 트랜지스터에 증가형 스텝 펄스 프로그램(incremental step pulse program) 전압이 인가될 수 있다.
일 실시예에서, 상기 스트링 선택 트랜지스터를 프로그램되도록, 상기 스트링 선택 트랜지스터가 프로그램되었는지가 검증되고, 상기 스트링 선택 트랜지스터가 프로그램된 경우, 상기 비트 라인에 상기 접지 전압이 인가될 수 있다.
일 실시예에서, 상기 스트링 선택 트랜지스터가 프로그램된 후, 상기 접지 선택 트랜지스터가 프로그램되도록, 상기 복수의 메모리 셀들에 제1 패스 전압이 인가되고, 상기 스트링 선택 트랜지스터에 상기 제1 패스 전압 보다 높은 전압 레벨을 가지는 제2 패스 전압이 인가되며, 상기 접지 선택 트랜지스터에 연결된 공통 소스 라인에 접지 전압이 인가되고, 상기 스트링 선택 트랜지스터에 연결된 비트 라인에 드레인 프로그램 전압이 인가되며, 상기 접지 선택 트랜지스터에 증가형 스텝 펄스 프로그램 전압이 인가될 수 있다.
일 실시예에서, 상기 스트링 선택 트랜지스터가 프로그램되도록, 상기 복수의 메모리 셀들 및 상기 접지 선택 트랜지스터에 패스 전압이 인가되고, 상기 접지 선택 트랜지스터에 연결된 공통 소스 라인 및 상기 스트링 선택 트랜지스터에 연결된 비트 라인에 접지 전압이 인가되며, 상기 스트링 선택 트랜지스터에 프로그램 전압이 인가될 수 있다.
일 실시예에서, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터가 프로그램되도록, 상기 접지 선택 트랜지스터가 프로그램되고, 상기 접지 선택 트랜지스터가 프로그램된 후, 상기 스트링 선택 트랜지스터가 프로그램될 수 있다.
본 발명의 실시예들에 따른 메모리 셀 어레이의 셀 스트링 및 메모리 셀 어레이의 소거 방법은 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 메모리 셀과 실질적으로 동일한 구조로 형성함으로써 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터를 위한 추가적인 공정이 불필요하다.
또한, 본 발명의 실시예들에 따른 메모리 셀 어레이의 셀 스트링 및 메모리 셀 어레이의 소거 방법은 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 메모리 셀과 실질적으로 동일한 구조로 형성함으로써 셀 집적도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 셀 스트링을 나타내는 단면도이다.
도 2는 도 1의 셀 스트링에 포함된 복수의 메모리 셀들, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터 각각의 일 예로서 플로팅 게이트 메모리 셀을 나타내는 단면도이다.
도 3은 도 1의 셀 스트링에 포함된 복수의 메모리 셀들, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터 각각의 다른 예로서 차지 트래핑 메모리 셀을 나타내는 단면도이다.
도 4는 도 1의 셀 스트링을 포함하는 메모리 셀 어레이를 나타내는 회로도이다.
도 5는 본 발명의 실시예들에 따른 도 4의 메모리 셀 어레이의 소거 방법을 나타내는 순서도이다.
도 6은 본 발명의 일 실시예에 따른 도 4의 메모리 셀 어레이의 스트링 선택 트랜지스터들의 프로그램 방법을 나타내는 순서도이다.
도 7a는 도 6의 프로그램 방법이 수행될 때 프로그램될 스트링 선택 트랜지스터를 포함하는 도 1의 셀 스트링에 인가되는 전압들을 나타내는 도면이다.
도 7b는 도 6의 프로그램 방법이 수행될 때 이미 프로그램된 스트링 선택 트랜지스터를 포함하는 도 1의 셀 스트링에 인가되는 전압들을 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 도 4의 메모리 셀 어레이의 접지 선택 트랜지스터들의 프로그램 방법을 나타내는 순서도이다.
도 9a는 도 8의 프로그램 방법이 수행될 때 프로그램될 접지 선택 트랜지스터를 포함하는 도 1의 셀 스트링에 인가되는 전압들을 나타내는 도면이다.
도 9b는 도 8의 프로그램 방법이 수행될 때 이미 프로그램된 접지 선택 트랜지스터를 포함하는 도 1의 셀 스트링에 인가되는 전압들을 나타내는 도면이다.
도 10은 본 발명의 다른 실시예에 따른 도 4의 메모리 셀 어레이의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 프로그램 방법을 나타내는 순서도이다.
도 11a는 도 10의 프로그램 방법에서 스트링 선택 트랜지스터가 프로그램될 때 도 1의 셀 스트링에 인가되는 전압들을 나타내는 도면이다.
도 11b는 도 10의 프로그램 방법에서 접지 선택 트랜지스터가 프로그램될 때 도 1의 셀 스트링에 인가되는 전압들을 나타내는 도면이다.
도 12는 본 발명의 다른 실시예에 따른 셀 스트링을 나타내는 단면도이다.
도 13은 도 12의 셀 스트링을 포함하는 메모리 셀 어레이를 나타내는 회로도이다.
도 14는 본 발명의 다른 실시예에 또 따른 셀 스트링을 나타내는 단면도이다.
도 15는 도 14의 셀 스트링을 포함하는 메모리 셀 어레이를 나타내는 회로도이다.
도 16은 본 발명의 실시예들에 따른 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치를 나타내는 블록도이다.
도 17은 도 16의 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 18은 도 17의 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 일 실시예에 따른 셀 스트링을 나타내는 단면도이다.
도 1을 참조하면, 셀 스트링(100)은 복수의 메모리 셀들(MC1, MC2, MC3, MCN), 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)를 포함한다.
복수의 메모리 셀들(MC1, MC2, MC3, MCN)은 데이터를 저장하고, 전원이 공급되지 않더라도 저장된 데이터를 유지할 수 있다. 복수의 메모리 셀들(MC1, MC2, MC3, MCN)은 서로 직렬로 연결된다. 복수의 메모리 셀들(MC1, MC2, MC3, MCN) 각각은 인접한 메모리 셀과 함께 반도체 기판(SUB)에 형성된 소스/드레인을 공유하는 방식으로 상기 인접한 메모리 셀과 직렬로 연결될 수 있다. 일 실시예에서, 복수의 메모리 셀들(MC1, MC2, MC3, MCN) 각각은 반도체 기판(SUB)과 컨트롤 게이트 사이에 플로팅 게이트가 형성된 플로팅 게이트 메모리 셀(floating gate memory cell) 구조를 가질 수 있다. 다른 실시예에서, 복수의 메모리 셀들(MC1, MC2, MC3, MCN) 각각은 상기 플로팅 게이트 대신에 반도체 기판(SUB)과 상기 컨트롤 게이트 사이에 차지 트래핑 막(charge trapping layer)이 형성된 차지 트래핑 메모리 셀(charge trapping memory cell) 구조를 가질 수 있다.
스트링 선택 트랜지스터(SST)는 복수의 메모리 셀들(MC1, MC2, MC3, MCN)과 비트 라인(BL) 사이에 연결된다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인에 인가되는 전압에 응답하여 복수의 메모리 셀들(MC1, MC2, MC3, MCN)과 비트 라인(BL)의 전기적 연결을 제어할 수 있다. 스트링 선택 트랜지스터(SST)는 복수의 메모리 셀들(MC1, MC2, MC3, MCN) 각각과 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 스트링 선택 트랜지스터(SST)는 상기 플로팅 게이트 메모리 셀 구조 또는 상기 차지 트래핑 메모리 셀 구조를 가질 수 있다.
접지 선택 트랜지스터(GST)는 복수의 메모리 셀들(MC1, MC2, MC3, MCN)과 공통 소스 라인(CSL) 사이에 연결된다. 접지 선택 트랜지스터(GST)는 접지 선택 라인에 인가되는 전압에 응답하여 복수의 메모리 셀들(MC1, MC2, MC3, MCN)과 공통 소스 라인(CSL)의 전기적 연결을 제어할 수 있다. 접지 선택 트랜지스터(GST)는 복수의 메모리 셀들(MC1, MC2, MC3, MCN) 각각과 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)는 상기 플로팅 게이트 메모리 셀 구조 또는 상기 차지 트래핑 메모리 셀 구조를 가질 수 있다.
스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 각각이 복수의 메모리 셀들(MC1, MC2, MC3, MCN) 각각과 실질적으로 동일한 구조를 가지므로, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 복수의 메모리 셀들(MC1, MC2, MC3, MCN)을 형성하는 공정과 동일한 공정으로 형성될 수 있다. 또한, 셀 스트링(100)을 포함하는 메모리 셀 어레이에서, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 각각의 컨트롤 게이트와 플로팅 게이트를 연결하기 위한 버팅(butting) 공정이 수행되지 않을 수 있고, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 상기 버팅 공정을 위하여 큰 사이즈를 가질 필요가 없다. 이에 따라, 본 발명의 일 실시예에 따른 메모리 셀 어레이의 셀 스트링(100)은 공정 수를 감소시킬 수 있고, 셀 집적도를 향상시킬 수 있다.
도 2는 도 1의 셀 스트링에 포함된 복수의 메모리 셀들, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터 각각의 일 예로서 플로팅 게이트 메모리 셀을 나타내는 단면도이다.
도 2를 참조하면, 플로팅 게이트 메모리 셀(110a)은 소스(111a), 드레인(112a), 터널 절연막(113a), 플로팅 게이트(114a), 블로킹 절연막(115a) 및 컨트롤 게이트(116a)를 포함한다. 도 1의 복수의 메모리 셀들(MC1, MC2, MC3, MCN), 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 각각은 플로팅 게이트 메모리 셀(110a)로 형성될 수 있다.
소스(111a) 및 드레인(112a)은 p형 반도체 기판(SUB) 내에 n형 불순물이 높게(높은 농도로) 도핑되어 형성될 수 있다. 소스(111a) 및 드레인(112a) 각각은 인접한 메모리 셀, 스트링 선택 트랜지스터(SST) 또는 접지 선택 트랜지스터(GST)와 공유될 수 있다.
터널 절연막(113a)은 반도체 기판(SUB) 상에 형성된다. 예를 들어, 터널 절연막(113a)은 실리콘 산화물(silicon dioxide), 실리콘 산질화물(silicon oxynitride) 또는 높은 유전상수를 가진 고-유전물질(high-k dielectric)로 형성될 수 있다.
플로팅 게이트(114a)는 터널 절연막(113a) 상에 형성된다. 플로팅 게이트(114a)는 플로팅 게이트 메모리 셀(110a)이 핫 캐리어 주입(hot carrier injection) 또는 FN 터널링(Fowler-Nordheim Tunneling) 방식으로 프로그램될 때 전하를 저장하고, 플로팅 게이트 메모리 셀(110a)이 FN 터널링 방식으로 소거될 때 저장된 전하를 방전시킬 수 있다. 예를 들어, 플로팅 게이트(114a)는 다결정 실리콘(polycrystalline silicon), 다결정 실리콘 게르마늄(polycrystalline silicon germanium), 금속(metal), 금속 산화물(metal oxide), 금속 질화물(metal nitride), 금속 실리사이드(metal silicide) 등의 도전성 물질로 형성될 수 있다.
블로킹 절연막(115a)은 플로팅 게이트(114a) 상에 형성된다. 블로킹 절연막(115a)은 플로팅 게이트(114a)를 컨트롤 게이트(116a)로부터 전기적으로 절연시킬 수 있다. 블로킹 절연막(115a)은 실리콘 산화물, 실리콘 질화물(silicon nitride), 실리콘 산질화물 중 적어도 하나 이상의 절연 물질로 형성될 수 있다. 예를 들어, 블로킹 절연막(115a)은 SiO2, Si3N4, SiO2가 차례대로 형성된 ONO 층(oxide-nitride-oxide layer)으로 형성될 수 있다.
컨트롤 게이트(116a)는 블로킹 절연막(115a) 상에 형성된다. 메모리 셀의 컨트롤 게이트(116a)는 워드 라인에 연결되고, 스트링 선택 트랜지스터의 컨트롤 게이트(116a)는 스트링 선택 라인에 연결되며, 접지 선택 트랜지스터의 컨트롤 게이트(116a)는 접지 선택 라인에 연결될 수 있다. 예를 들어, 컨트롤 게이트(116a)는 다결정 실리콘, 다결정 실리콘 게르마늄, 금속, 금속 산화물, 금속 질화물, 금속 실리사이드 등의 도전성 물질로 형성될 수 있다.
도 3은 도 1의 셀 스트링에 포함된 복수의 메모리 셀들, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터 각각의 다른 예로서 차지 트래핑 메모리 셀을 나타내는 단면도이다.
도 3을 참조하면, 차지 트래핑 메모리 셀(110b)은 소스(111b), 드레인(112b), 터널 절연막(113b), 차지 트래핑 막(114b), 블로킹 절연막(115b) 및 컨트롤 게이트(116b)를 포함한다. 도 1의 복수의 메모리 셀들(MC1, MC2, MC3, MCN), 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 각각은 차지 트래핑 메모리 셀(110b)로 형성될 수 있다.
차지 트래핑 메모리 셀(110b)은 반도체 기판(SUB)과 컨트롤 게이트(116b) 사이에 도 2의 도전성 플로팅 게이트(114a) 없이 적층된 유전 물질을 포함한다. 예를 들어, 차지 트래핑 메모리 셀(110b)은 실리콘 반도체 기판(SUB)에 소스(111b) 및 드레인(112b)이 형성되고, 반도체 기판(SUB) 상에 실리콘 산화물의 터널 절연막(113b)이 형성되며, 터널 절연막(113b) 상에 실리콘 질화물의 차지 트래핑 막(114b)이 형성되고, 차지 트래핑 막(114b) 상에 실리콘 산화물의 블로킹 절연막(115b)이 형성되며, 블로킹 절연막(115b) 상에 다결정 실리콘의 컨트롤 게이트(116b)가 형성된 SONOS(silicon-oxide-nitride-oxide-silicon) 구조를 가질 수 있다. 차지 트래핑 메모리 셀(110b)은 통상적인 MOSFET(metal-oxide-semiconductor field effect transistor)과 유사한 구조를 가지므로, 도 2의 플로팅 게이트 메모리 셀(110a)에 비하여 제조 공정을 간소화하고, 감소된 크기를 가질 수 있다.
터널 절연막(113b)은 반도체 기판(SUB) 상에 실리콘 산화물과 같은 유전 물질로 형성된다. 터널 절연막(113b)은 유전 물질의 단일한 층으로 형성되거나, ONO 구조의 복수의 층들로 형성될 수 있다.
차지 트래핑 막(114b)은 터널 절연막(113b)은 상에 형성된다. 차지 트래핑 막(114b)은 터널 절연막(113b)에 실리콘 질화물, 실리콘 산질화물, 실리콘이 풍부한 질화물(silicon-rich nitride), 실리콘이 풍부한 산화물(silicon-rich oxide) 등의 유전 물질로 형성될 수 있다.
블로킹 절연막(115b)은 차지 트래핑 막(114b) 상에 형성된다. 블로킹 절연막(115b)은 실리콘 산화물로 형성되거나, 실리콘 산화물보다 높은 유전 상수를 가지는 유전 물질로 형성될 수 있다. 예를 들어, 블로킹 절연막(115b)은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 티타늄 산화물(titanium oxide), 프라세오디뮴 산화물(praseodymium oxide), 지르코늄 산화물(zirconium oxide), 란탄 산화물(lanthanum oxide) 또는 이들의 조합으로 형성될 수 있다.
컨트롤 게이트(116b)는 블로킹 절연막(115b) 상에 형성된다. 컨트롤 게이트(116b)는 다결정 실리콘으로 형성되거나, 다결정 실리콘보다 높은 일 함수(work function)를 가지는 금속으로 형성될 수 있다. 예를 들어, 컨트롤 게이트(116b)는 백금(platinum), 알루미늄(aluminum), 티타늄(titanium), 탄탈럼(tantalum), 텅스텐(tungsten), 하프늄(hafnium), 니오븀(niobium), 몰리브덴(molybdenum), 이리듐(iridium), 코발트(cobalt), 크롬(chromium), 팔라듐(palladium) 등의 금속 또는 이러한 금속의 화합물로 형성될 수 있다.
다른 실시예에서, 차지 트래핑 메모리 셀(110b)은 차지 트래핑 막(114b) 대신에 나노 크기의 양자 점(nanoscale quantum dot)들을 포함할 수 있다. 예를 들어, 이러한 나노점(nanodot)은 실리콘, 게르마늄, 실리콘 게르마늄, 금속, 금속 산화물, 금속 질화물 또는 이들의 조합으로 형성될 수 있다. 또 다른 실시예에서, 차지 트래핑 메모리 셀(110b)은 핀-타입 플래시 메모리 셀(fin-type flash memory cell) 구조를 가지거나, 적층 플래시 메모리 셀(stacked flash memory cell) 구조를 가질 수 있다.
도 4는 도 1의 셀 스트링을 포함하는 메모리 셀 어레이를 나타내는 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(200)는 복수의 비트 라인들(BL1, BL2, BL3), 스트링 선택 라인(SSL), 복수의 워드 라인들(WL1, WL2, WL3, WLN), 접지 선택 라인(GSL), 공통 소스 라인(CSL) 및 복수의 셀 스트링들(100, 210, 220)을 포함한다.
복수의 셀 스트링들(100, 210, 220)은 복수의 비트 라인들(BL1, BL2, BL3)에 각각 연결된다. 복수의 셀 스트링들(100, 210, 220) 각각은 직렬 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, MC3, MCN) 및 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)의 컨트롤 게이트는 스트링 선택 라인(SSL)에 연결되고, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)의 전압에 응답하여 복수의 메모리 셀들(MC1, MC2, MC3, MCN)과 상응하는 비트 라인(BL1)의 전기적 연결을 제어할 수 있다. 복수의 메모리 셀들(MC1, MC2, MC3, MCN)의 컨트롤 게이트들은 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 각각 연결된다. 접지 선택 트랜지스터(GST)의 컨트롤 게이트는 접지 선택 라인(GSL)에 연결되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)의 전압에 응답하여 복수의 메모리 셀들(MC1, MC2, MC3, MCN)과 공통 소스 라인(CSL)의 전기적 연결을 제어할 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 4의 메모리 셀 어레이의 소거 방법을 나타내는 순서도이다.
도 4 및 도 5를 참조하면, 복수의 메모리 셀들(MC1, MC2, MC3, MCN), 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 소거된다(단계 S310). 메모리 셀 어레이(200)에서 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 각각이 복수의 메모리 셀들(MC1, MC2, MC3, MCN) 각각의 구조와 실질적으로 동일한 구조를 가지므로, 메모리 셀 어레이(200)에 대한 소거 동작이 수행될 때, 복수의 메모리 셀들(MC1, MC2, MC3, MCN)뿐만 아니라, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)도 소거된다. 상기 소거 동작은 블록 단위로 수행될 수 있다.
소거된 스트링 선택 트랜지스터(SST) 및 소거된 접지 선택 트랜지스터(GST)가 프로그램된다(단계 S320). 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)가 프로그램되면, 메모리 셀 어레이(200)는 통상적인 방식 및 바이어스 전압들로 복수의 메모리 셀들(MC1, MC2, MC3, MCN)에 대한 프로그램 동작 및 독출 동작을 수행할 수 있다.
일 실시예에서, 도 6 내지 도 9b에 도시된 바와 같이, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 핫 캐리어 주입(hot carrier injection)에 의해 프로그램될 수 있다. 다른 실시예에서, 도 10 내지 도 11b에 도시된 바와 같이, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 FN 터널링(Fowler-Nordheim Tunneling)에 의해 프로그램될 수 있다.
이하, 도 6 내지 도 9b를 참조하여 본 발명의 일 실시예에 따른 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)를 핫 캐리어 주입 방식으로 프로그램하는 방법을 설명한다.
도 6은 본 발명의 일 실시예에 따른 도 4의 메모리 셀 어레이의 스트링 선택 트랜지스터들의 프로그램 방법을 나타내는 순서도이고, 도 7a는 도 6의 프로그램 방법이 수행될 때 프로그램될 스트링 선택 트랜지스터를 포함하는 도 1의 셀 스트링에 인가되는 전압들을 나타내는 도면이며, 도 7b는 도 6의 프로그램 방법이 수행될 때 이미 프로그램된 스트링 선택 트랜지스터를 포함하는 도 1의 셀 스트링에 인가되는 전압들을 나타내는 도면이다.
도 4, 도 6, 도 7a 및 도 7b를 참조하면, 공통 소스 라인(CSL)에 접지 전압(VGND)이 인가되고, 접지 선택 라인(GSL) 및 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 제1 패스 전압(VPASS1)이 인가되며, 복수의 비트 라인들(BL1, BL2, BL3)에 드레인 프로그램 전압(VDPGM)이 인가된다(단계 S410). 각 셀 스트링(100, 210, 220)의 접지 선택 트랜지스터(GST)에는 접지 선택 라인(GSL)을 통하여 제1 패스 전압(VPASS1)이 인가되고, 접지 선택 트랜지스터(GST)는 제1 패스 전압(VPASS1)에 응답하여 턴-온된다. 또한, 복수의 메모리 셀들(MC1, MC2, MC3, MCN)에는 복수의 워드 라인들(WL1, WL2, WL3, WLN)을 통하여 제1 패스 전압(VPASS1)이 인가되고, 복수의 메모리 셀들(MC1, MC2, MC3, MCN)은 제1 패스 전압(VPASS1)에 응답하여 턴-온된다. 이에 따라, 각 셀 스트링(100, 210, 220)의 스트링 선택 트랜지스터(SST)는 소스 단자에 접지 전압(VGND)이 인가되고, 드레인 단자에 드레인 프로그램 전압(VDPGM)이 인가될 수 있다. 예를 들어, 제1 패스 전압(VPASS1)은 약 0V 내지 약 2V의 전압 레벨을 가질 수 있고, 드레인 프로그램 전압(VDPGM)은 약 4V 내지 약 5V의 전압 레벨을 가질 수 있다.
스트링 선택 라인(SSL)에 증가형 스텝 펄스 프로그램(incremental step pulse program, ISPP) 전압(VISPP)이 인가된다(단계 S420). 각 셀 스트링(100, 210, 220)의 스트링 선택 트랜지스터(SST)의 컨트롤 게이트에는 스트링 선택 라인(SSL)을 통하여 증가형 스텝 펄스 프로그램 전압(VISPP)이 인가된다. 공통 소스 라인(CSL)에 접지 전압(VGND)이 인가되고, 접지 선택 트랜지스터(GST) 및 복수의 메모리 셀들(MC1, MC2, MC3, MCN)이 턴-온되므로, 스트링 선택 트랜지스터(SST)의 상기 소스 단자에는 접지 전압(VGND)이 인가될 수 있다. 또한, 복수의 비트 라인들(BL1, BL2, BL3)에 드레인 프로그램 전압(VDPGM)이 인가되므로, 스트링 선택 트랜지스터(SST)의 상기 드레인 단자에는 드레인 프로그램 전압(VDPGM)이 인가될 수 있다. 이에 따라, 스트링 선택 트랜지스터(SST)는 핫 캐리어 주입에 의해 프로그램될 수 있다. 예를 들어, 도 7a에 도시된 바와 같이, 상기 소스 단지와 상기 드레인 단자의 전압 차 및 증가형 스텝 펄스 프로그램 전압(VISPP)에 기초하여 스트링 선택 트랜지스터(SST)에는 고 에너지를 가지는 전자가 주입될 수 있다.
복수의 셀 스트링들(100, 210, 220)의 스트링 선택 트랜지스터들(SST)이 프로그램되었는지가 검증된다(단계 S430). 예를 들어, 각 셀 스트링(100, 210, 220)의 스트링 선택 트랜지스터(SST)의 컨트롤 게이트에 스트링 선택 라인(SSL)을 통하여 검증 전압이 인가됨으로써 스트링 선택 트랜지스터(SST)가 검증될 수 있다.
스트링 선택 트랜지스터(SST)가 프로그램된 경우(단계 S440: YES), 프로그램된 스트링 선택 트랜지스터(SST)에 상응하는 비트 라인(BL)에는 접지 전압(VGND)이 인가된다(단계 S450). 도 7b에 도시된 바와 같이, 공통 소스 라인(CSL) 및 비트 라인(BL)에 접지 전압(VGND)이 인가되면, 스트링 선택 트랜지스터(SST)에 증가형 스텝 펄스 프로그램 전압(VISPP)이 인가되더라도 스트링 선택 트랜지스터(SST)의 문턱 전압 레벨이 변경되지 않을 수 있다. 스트링 선택 트랜지스터(SST)가 프로그램되지 않은 경우(단계 S440: NO), 도 7a에 도시된 바와 같이 프로그램되지 않은 스트링 선택 트랜지스터(SST)에 상응하는 비트 라인(BL)에는 다시 드레인 프로그램 전압(VDPGM)이 인가될 수 있다.
복수의 셀 스트링들(100, 210, 220)의 스트링 선택 트랜지스터들(SST) 중 하나라도 프로그램되지 않은 경우(단계 S460: NO), 증가형 스텝 펄스 프로그램 전압(VISPP)의 전압 레벨을 증가시킨다(단계 S470). 예를 들어, 증가형 스텝 펄스 프로그램 전압(VISPP)은 약 0V에서 약 8V로 단계적으로 증가될 수 있다. 증가형 스텝 펄스 프로그램 전압(VISPP)의 전압 레벨이 단계적으로 증가되면서, 복수의 셀 스트링들(100, 210, 220)의 스트링 선택 트랜지스터들(SST)에 대한 프로그램 동작 및 검증 동작이 반복적으로 수행될 수 있다.
복수의 셀 스트링들(100, 210, 220)의 스트링 선택 트랜지스터들(SST)이 모두 프로그램되면(단계 S460: YES), 스트링 선택 트랜지스터들(SST)의 프로그램 방법이 완료된다. 선택된 메모리 블록내의 모든 스트링 선택 트랜지스터들(SST)이 프로그램된 후, 상기 메모리 블록 내의 접지 선택 트랜지스터들(GST)에 대한 프로그램 동작이 수행될 수 있다.
도 8은 도 4의 메모리 셀 어레이의 접지 선택 트랜지스터들의 프로그램 방법을 나타내는 순서도이고, 도 9a는 도 8의 프로그램 방법이 수행될 때 프로그램될 접지 선택 트랜지스터를 포함하는 도 1의 셀 스트링에 인가되는 전압들을 나타내는 도면이며, 도 9b는 도 8의 프로그램 방법이 수행될 때 이미 프로그램된 접지 선택 트랜지스터를 포함하는 도 1의 셀 스트링에 인가되는 전압들을 나타내는 도면이다.
도 4, 도 8, 도 9a 및 도 9b를 참조하면, 공통 소스 라인(CSL)에 접지 전압(VGND)이 인가되고, 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 제1 패스 전압(VPASS1)이 인가되며, 스트링 선택 라인(SSL)에 제2 패스 전압(VPASS2)이 인가되고, 복수의 비트 라인들(BL1, BL2, BL3)에 드레인 프로그램 전압(VDPGM)이 인가된다(단계 S510). 복수의 메모리 셀들(MC1, MC2, MC3, MCN)은 복수의 워드 라인들(WL1, WL2, WL3, WLN)을 통하여 인가된 제1 패스 전압(VPASS1)에 응답하여 턴-온된다. 각 셀 스트링(100, 210, 220)의 스트링 선택 트랜지스터(SST)에는 스트링 선택 라인(SSL)을 통하여 제2 패스 전압(VPASS2)이 인가되고, 스트링 선택 트랜지스터(SST)는 제2 패스 전압(VPASS2)에 응답하여 턴-온된다. 이에 따라, 각 셀 스트링(100, 210, 220)의 접지 선택 트랜지스터(GST)는 소스 단자에 접지 전압(VGND)이 인가되고, 드레인 단자에 드레인 프로그램 전압(VDPGM)이 인가될 수 있다. 프로그램 상태를 가지는 스트링 선택 트랜지스터들(SST)을 턴-온시키기 위한 제2 패스 전압(VPASS2)은, 소거 상태를 가지는 복수의 메모리 셀들(MC1, MC2, MC3, MCN)을 턴-온시키기 위한 제1 패스 전압(VPASS1)보다 높은 전압 레벨을 가질 수 있다. 예를 들어, 제1 패스 전압(VPASS1)은 약 0V 내지 약 2V의 전압 레벨을 가질 수 있고, 제2 패스 전압(VPASS2)은 약 4V 내지 약 5V의 전압 레벨을 가질 수 있다.
접지 선택 라인(GSL)에 증가형 스텝 펄스 프로그램 전압(VISPP)이 인가된다(단계 S520). 각 셀 스트링(100, 210, 220)의 접지 선택 트랜지스터(GST)의 컨트롤 게이트에는 접지 선택 라인(GSL)을 통하여 증가형 스텝 펄스 프로그램 전압(VISPP)이 인가된다. 공통 소스 라인(CSL)에 접지 전압(VGND)이 인가되므로, 접지 선택 트랜지스터(GST)의 상기 소스 단자에는 접지 전압(VGND)이 인가될 수 있다. 복수의 비트 라인들(BL1, BL2, BL3)에 드레인 프로그램 전압(VDPGM)이 인가되고, 스트링 선택 트랜지스터(SST) 및 복수의 메모리 셀들(MC1, MC2, MC3, MCN)이 턴-온되므로, 접지 선택 트랜지스터(GST)의 상기 드레인 단자에는 드레인 프로그램 전압(VDPGM)이 인가될 수 있다. 이에 따라, 접지 선택 트랜지스터(GST)는 핫 캐리어 주입에 의해 프로그램될 수 있다. 예를 들어, 도 9a에 도시된 바와 같이, 상기 소스 단지와 상기 드레인 단자의 전압 차 및 증가형 스텝 펄스 프로그램 전압(VISPP)에 기초하여 접지 선택 트랜지스터(GST)에는 고 에너지를 가지는 전자가 주입될 수 있다.
복수의 셀 스트링들(100, 210, 220)의 접지 선택 트랜지스터들(GST)이 프로그램되었는지가 검증된다(단계 S530). 예를 들어, 각 셀 스트링(100, 210, 220)의 접지 선택 트랜지스터(GST)의 컨트롤 게이트에 접지 선택 라인(GSL)을 통하여 검증 전압이 인가됨으로써 접지 선택 트랜지스터(GST)가 검증될 수 있다.
접지 선택 트랜지스터(GST)가 프로그램된 경우(단계 S540: YES), 프로그램된 접지 선택 트랜지스터(GST)에 상응하는 비트 라인(BL)에는 접지 전압(VGND)이 인가된다(단계 S550). 도 9b에 도시된 바와 같이, 공통 소스 라인(CSL) 및 비트 라인(BL)에 접지 전압(VGND)이 인가되면, 접지 선택 트랜지스터(GST)에 증가형 스텝 펄스 프로그램 전압(VISPP)이 인가되더라도 접지 선택 트랜지스터(GST)의 문턱 전압 레벨이 변경되지 않을 수 있다. 접지 선택 트랜지스터(GST)가 프로그램되지 않은 경우(단계 S540: NO), 도 9a에 도시된 바와 같이 프로그램되지 않은 접지 선택 트랜지스터(GST)에 상응하는 비트 라인(BL)에는 다시 드레인 프로그램 전압(VDPGM)이 인가될 수 있다.
복수의 셀 스트링들(100, 210, 220)의 모든 접지 선택 트랜지스터들(GST) 중 하나라도 프로그램되지 않은 경우(단계 S560: NO), 증가형 스텝 펄스 프로그램 전압(VISPP)의 전압 레벨을 증가시킨다(단계 S570). 예를 들어, 증가형 스텝 펄스 프로그램 전압(VISPP)은 약 0V로부터 약 8V로 단계적으로 증가될 수 있다. 증가형 스텝 펄스 프로그램 전압(VISPP)의 전압 레벨이 단계적으로 증가되면서, 복수의 셀 스트링들(100, 210, 220)의 접지 선택 트랜지스터들(GST)에 대한 프로그램 동작 및 검증 동작이 반복적으로 수행될 수 있다.
복수의 셀 스트링들(100, 210, 220)의 접지 선택 트랜지스터들(GST)이 모두 프로그램되면(단계 S560: YES), 접지 선택 트랜지스터들(GST)의 프로그램 방법이 완료된다. 이와 같이, 메모리 셀 어레이(200)에 대한 소거 동작이 수행될 때, 복수의 셀 스트링들(100, 210, 220)의 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)은 핫 캐리어 주입 방식으로 프로그램될 수 있다.
도 6 내지 도 9b에는 복수의 셀 스트링들(100, 210, 220)의 스트링 선택 트랜지스터들(SST)이 프로그램된 후, 복수의 셀 스트링들(100, 210, 220)의 접지 선택 트랜지스터들(GST)이 프로그램되는 예가 도시되어 있으나, 실시예에 따라, 복수의 셀 스트링들(100, 210, 220)의 접지 선택 트랜지스터들(GST)이 프로그램된 후, 복수의 셀 스트링들(100, 210, 220)의 스트링 선택 트랜지스터들(SST)이 프로그램될 수 있다.
접지 선택 트랜지스터들(GST)이 프로그램된 후 스트링 선택 트랜지스터들(SST)이 프로그램되는 경우, 접지 선택 트랜지스터들(GST)이 프로그램될 때, 공통 소스 라인(CSL)에 접지 전압(VGND)이 인가되고, 스트링 선택 라인(SSL) 및 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 제1 패스 전압(VPASS1)이 인가될 수 있다. 프로그램될 접지 선택 트랜지스터(GST)에 상응하는 비트 라인(BL)에는 드레인 프로그램 전압(VDPGM)이 인가되고, 이미 프로그램된 접지 선택 트랜지스터(GST)에 상응하는 비트 라인(BL)에는 접지 전압(VGND)이 인가될 수 있다.
접지 선택 트랜지스터들(GST)에 대한 프로그램이 완료된 후, 스트링 선택 트랜지스터들(SST)이 프로그램될 때, 공통 소스 라인(CSL)에 접지 전압(VGND)이 인가되고, 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 제1 패스 전압(VPASS1)이 인가되며, 접지 선택 라인(GSL)에 제2 패스 전압(VPASS2)이 인가될 수 있다. 프로그램될 스트링 선택 트랜지스터(SST)에 상응하는 비트 라인(BL)에는 드레인 프로그램 전압(VDPGM)이 인가되고, 이미 프로그램된 스트링 선택 트랜지스터(SST)에 상응하는 비트 라인(BL)에는 접지 전압(VGND)이 인가될 수 있다. 이와 같이, 접지 선택 트랜지스터들(GST)이 프로그램된 후 스트링 선택 트랜지스터들(SST)이 프로그램될 수 있다.
이하, 도 10 내지 도 11b를 참조하여 본 발명의 다른 실시예에 따른 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)를 FN 터널링 방식으로 프로그램하는 방법을 설명한다.
도 10은 본 발명의 다른 실시예에 따른 도 4의 메모리 셀 어레이의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 프로그램 방법을 나타내는 순서도이고, 도 11a는 도 10의 프로그램 방법에서 스트링 선택 트랜지스터가 프로그램될 때 도 1의 셀 스트링에 인가되는 전압들을 나타내는 도면이며, 도 11b는 도 10의 프로그램 방법에서 접지 선택 트랜지스터가 프로그램될 때 도 1의 셀 스트링에 인가되는 전압들을 나타내는 도면이다.
도 4, 도 10, 도 11a 및 도 11b를 참조하면, 공통 소스 라인(CSL) 및 복수의 비트 라인들(BL1, BL2, BL3)에 접지 전압(VGND)이 인가되고, 접지 선택 라인(GSL) 및 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 패스 전압(VPASS)이 인가된다(단계 S1410). 각 셀 스트링(100, 210, 220)의 접지 선택 트랜지스터(GST)에 접지 선택 라인(GSL)을 통하여 패스 전압(VPASS)이 인가되고, 각 셀 스트링(100, 210, 220)의 복수의 메모리 셀들(MC1, MC2, MC3, MCN)에 복수의 워드 라인들(WL1, WL2, WL3, WLN)을 통하여 패스 전압(VPASS)이 인가되므로, 접지 선택 트랜지스터(GST) 및 복수의 메모리 셀들(MC1, MC2, MC3, MCN)은 패스 전압(VPASS)에 응답하여 턴-온될 수 있다. 이에 따라, 각 셀 스트링(100, 210, 220)의 스트링 선택 트랜지스터(SST)의 소스 단자 및 드레인 단자에 접지 전압(VGND)이 인가될 수 있고, 스트링 선택 트랜지스터(SST)의 채널은 접지될 수 있다. 패스 전압(VPASS)은 접지 선택 트랜지스터(GST) 및 복수의 메모리 셀들(MC1, MC2, MC3, MCN)이 소거 상태를 가지는지 또는 프로그램 상태를 가지는 지와 무관하게 접지 선택 트랜지스터(GST) 및 복수의 메모리 셀들(MC1, MC2, MC3, MCN)을 턴-온시킬 수 있는 전압 레벨을 가질 수 있다. 예를 들어, 패스 전압(VPASS)은 약 8V 내지 약 9V의 전압 레벨을 가질 수 있다.
스트링 선택 라인(SSL)에 프로그램 전압(VPGM)이 인가된다(단계 S1420). 각 셀 스트링(100, 210, 220)의 스트링 선택 트랜지스터(SST)의 컨트롤 게이트에는 스트링 선택 라인(SSL)을 통하여 프로그램 전압(VPGM)이 인가된다. 도 11a에 도시된 바와 같이, 스트링 선택 트랜지스터(SST)는 상기 접지된 채널의 전압과 프로그램 전압(VPGM)의 전압 차에 기초하여 FN 터널링에 의해 프로그램될 수 있다.
일 실시예에서, 스트링 선택 트랜지스터들(SST)은 증가형 스텝 펄스 프로그램 방식으로 프로그램될 수 있다. 이 경우, 프로그램 전압(VPGM)은 증가형 스텝 펄스 프로그램 전압으로서 단계적으로 증가될 수 있다. 예를 들어, 프로그램 전압(VPGM)은 약 15V에서 매 프로그램 펄스마다 약 0.1V씩 단계적으로 증가할 수 있고, 단계적으로 증가하는 프로그램 전압(VPGM)이 약 10번 인가될 수 있다. 스트링 선택 트랜지스터들(SST)에 대한 데이터 독출 동작이 수행되지 않으므로, 프로그램된 스트링 선택 트랜지스터들(SST)은 프로그램된 복수의 메모리 셀들(MC1, MC2, MC3, MCN)의 문턱 전압 분포보다 넓은 문턱 전압 분포를 가지더라도 무방할 수 있다. 이에 따라, 스트링 선택 트랜지스터들(SST)에 대한 상기 증가형 스텝 펄스 프로그램 동작이 수행될 때, 스트링 선택 트랜지스터들(SST)에 대한 검증 동작은 수행되지 않을 수 있다.
스트링 선택 트랜지스터들(SST)이 프로그램된 후, 공통 소스 라인(CSL) 및 복수의 비트 라인들(BL1, BL2, BL3)에 접지 전압(VGND)이 인가되고, 스트링 선택 라인(SSL) 및 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 패스 전압(VPASS)이 인가된다(단계 S1510). 각 셀 스트링(100, 210, 220)의 스트링 선택 트랜지스터(SST)에 스트링 선택 라인(SSL)을 통하여 패스 전압(VPASS)이 인가되고, 각 셀 스트링(100, 210, 220)의 복수의 메모리 셀들(MC1, MC2, MC3, MCN)에 복수의 워드 라인들(WL1, WL2, WL3, WLN)을 통하여 패스 전압(VPASS)이 인가되므로, 스트링 선택 트랜지스터(SST) 및 복수의 메모리 셀들(MC1, MC2, MC3, MCN)은 패스 전압(VPASS)에 응답하여 턴-온될 수 있다. 이에 따라, 각 셀 스트링(100, 210, 220)의 접지 선택 트랜지스터(GST)의 소스 단자 및 드레인 단자에 접지 전압(VGND)이 인가될 수 있고, 접지 선택 트랜지스터(GST)의 채널은 접지될 수 있다. 패스 전압(VPASS)은 스트링 선택 트랜지스터(SST) 및 복수의 메모리 셀들(MC1, MC2, MC3, MCN)이 소거 상태를 가지는지 또는 프로그램 상태를 가지는 지와 무관하게 스트링 선택 트랜지스터(SST) 및 복수의 메모리 셀들(MC1, MC2, MC3, MCN)을 턴-온시킬 수 있는 전압 레벨을 가질 수 있다. 예를 들어, 패스 전압(VPASS)은 약 8V 내지 약 9V의 전압 레벨을 가질 수 있다.
접지 선택 라인(GSL)에 프로그램 전압(VPGM)이 인가된다(단계 S1520). 각 셀 스트링(100, 210, 220)의 접지 선택 트랜지스터(GST)의 컨트롤 게이트에는 접지 선택 라인(GSL)을 통하여 프로그램 전압(VPGM)이 인가된다. 도 11b에 도시된 바와 같이, 접지 선택 트랜지스터(GST)는 상기 접지된 채널의 전압과 프로그램 전압(VPGM)의 전압 차에 기초하여 FN 터널링에 의해 프로그램될 수 있다.
일 실시예에서, 접지 선택 트랜지스터들(GST)은 증가형 스텝 펄스 프로그램 방식으로 프로그램될 수 있다. 이 경우, 프로그램 전압(VPGM)은 증가형 스텝 펄스 프로그램 전압으로서 단계적으로 증가될 수 있다. 접지 선택 트랜지스터들(GST)에 대한 상기 증가형 스텝 펄스 프로그램 동작이 수행될 때, 접지 선택 트랜지스터들(GST)에 대한 검증 동작은 수행되지 않을 수 있다.
이와 같이, 메모리 셀 어레이(200)에 대한 소거 동작이 수행될 때, 복수의 셀 스트링들(100, 210, 220)의 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)은 FN 터널링 방식으로 프로그램될 수 있다.
도 10 내지 도 11b에는 복수의 셀 스트링들(100, 210, 220)의 스트링 선택 트랜지스터들(SST)이 프로그램된 후, 복수의 셀 스트링들(100, 210, 220)의 접지 선택 트랜지스터들(GST)이 프로그램되는 예가 도시되어 있으나, 실시예에 따라, 복수의 셀 스트링들(100, 210, 220)의 접지 선택 트랜지스터들(GST)이 프로그램된 후, 복수의 셀 스트링들(100, 210, 220)의 스트링 선택 트랜지스터들(SST)이 프로그램될 수 있다.
접지 선택 트랜지스터들(GST)이 프로그램된 후 스트링 선택 트랜지스터들(SST)이 프로그램되는 경우, 접지 선택 트랜지스터들(GST)이 프로그램될 때, 공통 소스 라인(CSL) 및 비트 라인(BL)에 접지 전압(VGND)이 인가되고, 스트링 선택 라인(SSL) 및 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 패스 전압(VPASS)이 인가되며, 접지 선택 라인(GSL)에 프로그램 전압(VPGM)이 인가될 수 있다.
접지 선택 트랜지스터들(GST)에 대한 프로그램이 완료된 후, 스트링 선택 트랜지스터들(SST)이 프로그램될 때, 공통 소스 라인(CSL) 및 비트 라인(BL)에 접지 전압(VGND)이 인가되고, 접지 선택 라인(GSL) 및 복수의 워드 라인들(WL1, WL2, WL3, WLN)에 패스 전압(VPASS)이 인가되며, 스트링 선택 라인(SSL)에 프로그램 전압(VPGM)이 인가될 수 있다. 이와 같이, 접지 선택 트랜지스터들(GST)이 프로그램된 후 스트링 선택 트랜지스터들(SST)이 프로그램될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 셀 스트링을 나타내는 단면도이다.
도 12를 참조하면, 셀 스트링(600)은 복수의 메모리 셀들(MC1, MC2, MC3, MCN), 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 제1 더미 메모리 셀(DMC1) 및 제2 더미 메모리 셀(DMC2)을 포함한다. 셀 스트링(600)은 도 1의 셀 스트링(100)에 비하여 제1 더미 메모리 셀(DMC1) 및 제2 더미 메모리 셀(DMC2)을 더 포함할 수 있다.
제1 더미 메모리 셀(DMC1)은 제1 메모리 셀(MC1)과 스트링 선택 트랜지스터(SST) 사이에 연결되고, 제2 더미 메모리 셀(DMC2)은 제N 메모리 셀(MCN)과 접지 선택 트랜지스터(GST) 사이에 연결될 수 있다. 제1 더미 메모리 셀(DMC1) 및 제2 더미 메모리 셀(DMC2) 각각은 복수의 메모리 셀들(MC1, MC2, MC3, MCN), 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 각각과 실질적으로 동일한 구조를 가질 수 있다. 제1 더미 메모리 셀(DMC1)은 제1 메모리 셀(MC1)과 스트링 선택 트랜지스터(SST) 사이의 프로그램 디스터브(program disturb)를 방지할 수 있고, 제2 더미 메모리 셀(DMC2)은 제N 메모리 셀(MCN)과 접지 선택 트랜지스터(GST) 사이의 프로그램 디스터브를 방지할 수 있다.
도 13은 도 12의 셀 스트링을 포함하는 메모리 셀 어레이를 나타내는 회로도이다.
도 13을 참조하면, 메모리 셀 어레이(650)는 복수의 비트 라인들(BL1, BL2, BL3), 스트링 선택 라인(SSL), 복수의 워드 라인들(WL1, WL2, WL3, WLN), 접지 선택 라인(GSL), 공통 소스 라인(CSL), 제1 더미 워드 라인(DWL1), 제2 더미 워드 라인(DWL2) 및 복수의 셀 스트링들(100, 210, 220)을 포함한다. 메모리 셀 어레이(650)는 도 4의 메모리 셀 어레이(200)에 비하여 복수의 더미 메모리 셀들(DMC1, DMC2), 제1 더미 워드 라인(DWL1) 및 제2 더미 워드 라인(DWL2)을 더 포함할 수 있다.
각 셀 스트링(100, 210, 220)에 포함된 제1 더미 메모리 셀(DMC1)의 컨트롤 게이트는 제1 더미 워드 라인(DWL1)에 연결되고, 각 셀 스트링(100, 210, 220)에 포함된 제2 더미 메모리 셀(DMC2)의 컨트롤 게이트는 제2 더미 워드 라인(DWL2)에 연결될 수 있다. 제1 더미 메모리 셀(DMC1) 및 제2 더미 메모리 셀(DMC2)은 데이터를 저장하지 않을 수 있다. 이에 따라, 메모리 셀 어레이(650)에 대한 프로그램 동작 또는 독출 동작이 수행될 때, 제1 더미 워드 라인(DWL1) 및 제2 더미 워드 라인(DWL2)에는 선택되지 않은 워드 라인에 인가되는 전압과 실질적으로 동일한 전압이 인가될 수 있다.
도 14는 본 발명의 다른 실시예에 또 따른 셀 스트링을 나타내는 단면도이다.
도 14를 참조하면, 셀 스트링(700)은 복수의 메모리 셀들(MC1, MC2, MC3, MCN), 복수의 스트링 선택 트랜지스터들(SST1, SST2, SST3) 및 복수의 접지 선택 트랜지스터들(GST1, GST2, GST3)을 포함한다. 셀 스트링(700)은 도 1의 셀 스트링(100)에 비하여 적어도 하나의 스트링 선택 트랜지스터(SST2, SST3) 및 적어도 하나의 접지 선택 트랜지스터(GST2, GST3)를 더 포함할 수 있다.
복수의 스트링 선택 트랜지스터들(SST1, SST2, SST3) 각각은 인접한 스트링 선택 트랜지스터와 함께 반도체 기판(SUB)에 형성된 소스/드레인을 공유하는 방식으로 상기 인접한 스트링 선택 트랜지스터와 직렬로 연결될 수 있다. 또한, 복수의 접지 선택 트랜지스터들(GST1, GST2, GST3) 각각은 인접한 접지 선택 트랜지스터와 함께 반도체 기판(SUB)에 형성된 소스/드레인을 공유하는 방식으로 상기 인접한 접지 선택 트랜지스터와 직렬로 연결될 수 있다. 셀 스트링(700)에서, 직렬 연결된 복수의 스트링 선택 트랜지스터들(SST1, SST2, SST3) 및 직렬 연결된 복수의 접지 선택 트랜지스터들(GST1, GST2, GST3)에 의해 충분한 채널 길이를 가지는 스트링 선택 트랜지스터 및 충분한 채널 길이를 가지는 접지 선택 트랜지스터가 구현될 수 있다.
일 실시예에서, 셀 스트링(700)은 제3 스트링 선택 트랜지스터(SST3)와 제1 메모리 셀(MC1) 사이에 연결된 제1 더미 메모리 셀 및 제3 접지 선택 트랜지스터(GST3)와 제N 메모리 셀(MCN) 사이에 연결된 제2 더미 메모리 셀을 더 포함할 수 있다.
도 14에는 3개의 스트링 선택 트랜지스터들(SST1, SST2, SST3) 및 3개의 접지 선택 트랜지스터들(GST1, GST2, GST3)을 포함하는 셀 스트링(700)이 도시되어 있으나, 셀 스트링(700)은 2개 이상의 스트링 선택 트랜지스터들 및 2개 이상의 접지 선택 트랜지스터들을 포함할 수 있다.
도 15는 도 14의 셀 스트링을 포함하는 메모리 셀 어레이를 나타내는 회로도이다.
도 15를 참조하면, 메모리 셀 어레이(750)는 복수의 비트 라인들(BL1, BL2, BL3), 스트링 선택 라인(SSL), 복수의 워드 라인들(WL1, WL2, WL3, WLN), 접지 선택 라인(GSL), 공통 소스 라인(CSL) 및 복수의 셀 스트링들(100, 210, 220)을 포함한다. 메모리 셀 어레이(750)는 도 4의 메모리 셀 어레이(200)에 비하여 각 셀 스트링마다 적어도 하나의 스트링 선택 트랜지스터(SST2, SST3) 및 적어도 하나의 접지 선택 트랜지스터(GST2, GST3)를 더 포함할 수 있다.
각 셀 스트링(100, 210, 220)에 포함된 복수의 스트링 선택 트랜지스터들(SST1, SST2, SST3)은 동일한 스트링 선택 라인(SSL)에 연결되고, 각 셀 스트링(100, 210, 220)에 포함된 복수의 접지 선택 트랜지스터들(GST1, GST2, GST3)은 동일한 접지 선택 라인(SSL)에 연결될 수 있다. 이에 따라, 메모리 셀 어레이(750)는 도 4의 메모리 셀 어레이(200)에 대한 소거 동작, 프로그램 동작 및 독출 동작이 수행되는 방식과 실질적으로 동일한 방식으로 상기 소거 동작, 상기 프로그램 동작 및 상기 독출 동작을 수행할 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치를 나타내는 블록도이다.
도 16을 참조하면, 비휘발성 메모리 장치(800)는 메모리 셀 어레이(810), 페이지 버퍼부(820), 로우 디코더(830), 전압 생성기(840) 및 제어 회로(850)를 포함한다. 메모리 셀 어레이(810)는 도 4의 메모리 셀 어레이(200), 도 13의 메모리 셀 어레이(650) 또는 도 15의 메모리 셀 어레이(750)일 수 있다.
메모리 셀 어레이(810)는 복수의 셀 스트링들을 포함한다. 각 셀 스트링은 직렬 연결된 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 접지 선택 트랜지스터를 포함할 수 있다. 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 각각은 상기 복수의 메모리 셀들의 구조와 실질적으로 동일한 구조를 가질 수 있다. 이에 따라, 메모리 셀 어레이(810)는 공정 수를 감소시킬 수 있고, 셀 집적도를 향상시킬 수 있다. 상기 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글 레벨 셀일 수 있고, 복수 비트의 데이터를 저장하는 멀티 레벨 셀일 수 있다.
전압 생성기(840)는 제어 회로(850)의 제어에 따라 프로그램 전압, 패스 전압, 검증 전압 및 독출 전압과 같은 워드 라인 전압들을 생성할 수 있다. 로우 디코더(830)는 로우 어드레스에 응답하여 워드 라인을 선택하고, 전압 생성기(840)로부터 제공되는 상기 워드 라인 전압들을 선택 및 비선택된 워드 라인들에 인가할 수 있다. 프로그램 동작 시, 로우 디코더(830)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비선택된 워드 라인에 패스 전압을 인가할 수 있다.
페이지 버퍼부(820)는 동작 모드에 따라 기입 드라이버(write driver)로서 또는 감지 증폭기(sense amplifier)로서 동작할 수 있다. 예를 들어, 페이지 버퍼부(820)는 독출 동작 모드에서 감지 증폭기로서 동작하고, 프로그램 동작 모드에서 기입 드라이버로서 동작할 수 있다. 페이지 버퍼부(820)는 비트 라인들에 각각 연결된 복수의 페이지 버퍼들을 포함할 수 있다. 상기 페이지 버퍼들은 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들에 프로그램될 데이터를 저장할 수 있다.
제어 회로(850)는 외부의 컨트롤러(미도시)로부터 제공되는 데이터를 메모리 셀 어레이(810)에 프로그램하기 위하여 페이지 버퍼부(820), 로우 디코더(830) 및 전압 생성기(840)를 제어할 수 있다.
도 17은 도 16의 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 17을 참조하면, 메모리 시스템(900)은 비휘발성 메모리 장치(800) 및 메모리 컨트롤러(910)를 포함한다.
비휘발성 메모리 장치(800)는 메모리 셀 어레이(810) 및 페이지 버퍼부(820)를 포함한다. 메모리 셀 어레이(810)는 워드 라인들 및 비트 라인들에 연결된 복수의 메모리 셀들을 포함할 수 있다. 페이지 버퍼부(820)에는 선택된 워드 라인에 연결된 복수의 메모리 셀들에 프로그램될 데이터가 로딩될 수 있다.
메모리 컨트롤러(910)는 외부의 호스트(미도시)와 비휘발성 메모리 장치(800) 사이의 데이터 교환을 제어할 수 있다. 메모리 컨트롤러(910)는 중앙 처리 장치(920), 버퍼 메모리(930), 호스트 인터페이스(940) 및 메모리 인터페이스(950)를 포함할 수 있다. 중앙 처리 장치(920)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 버퍼 메모리(930)는 상기 호스트로부터 제공되는 데이터 또는 비휘발성 메모리 장치(800)로부터 독출되는 데이터를 일시적으로 저장할 수 있다. 메모리 컨트롤러(910)는 상기 호스트로부터 제공되는 데이터를 비휘발성 메모리 장치(800)의 페이지 버퍼부(820)에 로딩할 수 있다. 호스트 인터페이스(940)는 상기 호스트와 연결되고, 메모리 인터페이스(950)는 비휘발성 메모리 장치(800)와 연결된다. 중앙 처리 장치(920)는 호스트 인터페이스(940)를 통하여 상기 호스트와 통신할 수 있다. 또한, 중앙 처리 장치(920)는 메모리 인터페이스(950)를 통하여 비휘발성 메모리 장치(800)를 제어할 수 있다.
실시예에 따라, 버퍼 메모리(930)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory)으로 구현될 수 있다. 버퍼 메모리(930)는 중앙 처리 장치(920)의 동작 메모리일 수 있다.
실시예에 따라, 호스트 인터페이스(940)는 상기 호스트와 범용직렬버스(USB), 멀티미디어 카드(MMC), 피씨아이(PCI), 피씨아이-익스프레스(PCI-Express), 에이티에이(ATA), 직렬-에이티에이(S-ATA), 병렬-에이티에이(P-ATA), 스카시(SCSI), 이에스디아이(ESDI), 에스에이에스(SAS) 및 아이디이(IDE) 등과 같은 표준 프로토콜을 이용하여 데이터 통신을 수행할 수 있다. 메모리 인터페이스(950)는 비휘발성 메모리 장치(800)와 낸드 인터페이스 프로토콜 등과 같은 표준 프로토콜을 이용하여 데이터 통신을 수행할 수 있다. 한편, 메모리 컨트롤러(910)는 비휘발성 메모리 장치(800)에 빌트 인(built-in)되어 구현될 수 있다.
메모리 시스템(900)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다. 메모리 시스템(900)은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치(800) 및/또는 메모리 컨트롤러(910)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 18은 도 17의 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1010), 메모리(1020), 사용자 인터페이스(1030) 및 메모리 시스템(900)을 포함한다.
프로세서(1010)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1010)는 마이크로프로세서 또는 중앙 처리 장치일 수 있다. 프로세서(1010)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 통하여 메모리(1020)에 연결될 수 있다. 예를 들어, 메모리(1020)는 디램(DRAM), 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 또한, 프로세서(1010)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(1010)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(1030)를 제어할 수 있다. 비휘발성 메모리 장치(800)에는 프로세서(1010)에 의해 처리된 데이터가 메모리 컨트롤러(910)를 통해 저장될 수 있다. 컴퓨팅 시스템(1000)은 동작 전압을 공급하기 위한 파워 서플라이(1040)을 더 포함할 수 있다. 실시예에 따라, 컴퓨팅 시스템(1000)은 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
예를 들어, 컴퓨팅 시스템(1000)은 셀룰러 폰, PDA, 디지털 카메라, 포터블 게임 콘솔, MP3 플레이어, 데스크 톱 컴퓨터, 노트북 컴퓨터, 스피커, 비디오, 텔레비전 등일 수 있다.
이와 같이, 본 발명의 실시예들에 따른 메모리 셀 어레이의 셀 스트링 및 메모리 셀 어레이의 소거 방법은 스트링 선택 트랜지스터 및 접지 선택 트랜지스터를 메모리 셀과 실질적으로 동일한 구조로 형성함으로써 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터를 위한 추가적인 공정이 불필요하고, 셀 집적도를 향상시킬 수 있다.
본 발명은 비휘발성 메모리 장치(예를 들어, 플래시 메모리 장치 등)를 이용하는 다양한 시스템에 적용될 수 있다. 따라서, 본 발명은 비휘발성 메모리 장치를 구비하는 컴퓨터, 노트북, 핸드폰, 스마트폰, 피디에이(personal digital assistants, PDA), 피엠피(portable multimedia player, PMP), MP3 플레이어, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔, 솔리드 스테이트 드라이브(solid state drive, SSD), 메모리 카드 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100, 600, 700: 셀 스트링
SST: 스트링 선택 트랜지스터
GST: 접지 선택 트랜지스터
MC1, MC2, MC3, MCN: 메모리 셀
200, 650, 750: 메모리 셀 어레이

Claims (10)

  1. 직렬로 연결된 복수의 메모리 셀들;
    상기 복수의 메모리 셀들과 비트 라인 사이에 연결되고, 상기 복수의 메모리 셀들 각각과 실질적으로 동일한 구조를 가지는 스트링 선택 트랜지스터; 및
    상기 복수의 메모리 셀들과 공통 소스 라인 사이에 연결되고, 상기 복수의 메모리 셀들 각각과 실질적으로 동일한 구조를 가지는 접지 선택 트랜지스터를 포함하는 메모리 셀 어레이의 셀 스트링.
  2. 제1 항에 있어서, 상기 복수의 메모리 셀들, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 각각은 플로팅 게이트 메모리 셀(floating gate memory cell)로 형성되는 것을 특징으로 하는 메모리 셀 어레이의 셀 스트링.
  3. 제2 항에 있어서, 상기 복수의 메모리 셀들, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 각각은,
    반도체 기판 내에 형성된 소스 및 드레인;
    상기 반도체 기판 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 플로팅 게이트;
    상기 플로팅 게이트 상에 형성된 블로킹 절연막; 및
    상기 블로킹 절연막 상에 형성된 컨트롤 게이트를 포함하는 것을 특징으로 하는 메모리 셀 어레이의 셀 스트링.
  4. 제1 항에 있어서, 상기 복수의 메모리 셀들, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 각각은 차지 트래핑 메모리 셀(charge trapping memory cell)로 형성되는 것을 특징으로 하는 메모리 셀 어레이의 셀 스트링.
  5. 제4 항에 있어서, 상기 복수의 메모리 셀들, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터 각각은,
    반도체 기판 내에 형성된 소스 및 드레인;
    상기 반도체 기판 상에 형성된 터널 절연막;
    상기 터널 절연막 상에 형성된 차지 트래핑 막;
    상기 차지 트래핑 상에 형성된 블로킹 절연막; 및
    상기 블로킹 절연막 상에 형성된 컨트롤 게이트를 포함하는 것을 특징으로 하는 메모리 셀 어레이의 셀 스트링.
  6. 제1 항에 있어서, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는 상기 복수의 메모리 셀들에 대한 소거 동작이 수행될 때 소거되는 것을 특징으로 하는 메모리 셀 어레이의 셀 스트링.
  7. 제6 항에 있어서, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는 상기 소거 동작 후 프로그램되는 것을 특징으로 하는 메모리 셀 어레이의 셀 스트링.
  8. 제7 항에 있어서, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는 핫 캐리어 주입(hot carrier injection)에 의해 프로그램되는 것을 특징으로 하는 메모리 셀 어레이의 셀 스트링.
  9. 제7 항에 있어서, 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터는 FN 터널링(Fowler-Nordheim Tunneling)에 의해 프로그램되는 것을 특징으로 하는 메모리 셀 어레이의 셀 스트링.
  10. 제1 항에 있어서,
    상기 복수의 메모리 셀들과 상기 스트링 선택 트랜지스터 사이에 연결된 제1 더미 메모리 셀; 및
    상기 복수의 메모리 셀들과 상기 접지 선택 트랜지스터 사이에 연결된 제2 더미 메모리 셀을 포함하는 것을 특징으로 하는 메모리 셀 어레이의 셀 스트링.
KR1020100017577A 2010-02-26 2010-02-26 메모리 셀 어레이의 셀 스트링 KR20110098119A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100017577A KR20110098119A (ko) 2010-02-26 2010-02-26 메모리 셀 어레이의 셀 스트링
US12/961,647 US20110211392A1 (en) 2010-02-26 2010-12-07 Cell string of a memory cell array and method of erasing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100017577A KR20110098119A (ko) 2010-02-26 2010-02-26 메모리 셀 어레이의 셀 스트링

Publications (1)

Publication Number Publication Date
KR20110098119A true KR20110098119A (ko) 2011-09-01

Family

ID=44505195

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100017577A KR20110098119A (ko) 2010-02-26 2010-02-26 메모리 셀 어레이의 셀 스트링

Country Status (2)

Country Link
US (1) US20110211392A1 (ko)
KR (1) KR20110098119A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200110582A (ko) * 2019-03-15 2020-09-24 서울대학교산학협력단 신경망을 위한 시냅스 스트링 및 시냅스 스트링 어레이

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8611158B2 (en) * 2011-08-30 2013-12-17 Elpida Memory, Inc. Systems and methods for erasing charge-trap flash memory
US8755227B2 (en) * 2012-01-30 2014-06-17 Phison Electronics Corp. NAND flash memory unit, NAND flash memory array, and methods for operating them
US8867271B2 (en) 2012-05-30 2014-10-21 Sandisk Technologies Inc. Threshold voltage adjustment for a select gate transistor in a stacked non-volatile memory device
JP2014063552A (ja) * 2012-09-21 2014-04-10 Toshiba Corp 半導体記憶装置
US9466382B2 (en) 2012-11-14 2016-10-11 Sandisk Technologies Llc Compensation for sub-block erase
US8988941B2 (en) 2012-12-18 2015-03-24 SanDisk Tehcnologies Inc. Select transistor tuning
US8861282B2 (en) 2013-01-11 2014-10-14 Sandisk Technologies Inc. Method and apparatus for program and erase of select gate transistors
US9349452B2 (en) 2013-03-07 2016-05-24 Sandisk Technologies Inc. Hybrid non-volatile memory cells for shared bit line
US9165656B2 (en) 2013-03-11 2015-10-20 Sandisk Technologies Inc. Non-volatile storage with shared bit lines and flat memory cells
JP5801341B2 (ja) * 2013-03-26 2015-10-28 株式会社東芝 半導体メモリ
KR102083506B1 (ko) 2013-05-10 2020-03-02 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
US9218890B2 (en) 2013-06-03 2015-12-22 Sandisk Technologies Inc. Adaptive operation of three dimensional memory
US9142324B2 (en) 2013-09-03 2015-09-22 Sandisk Technologies Inc. Bad block reconfiguration in nonvolatile memory
US9218886B2 (en) 2013-12-10 2015-12-22 SanDisk Technologies, Inc. String dependent parameter setup
KR102179845B1 (ko) 2014-02-03 2020-11-17 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
JP2015176622A (ja) * 2014-03-14 2015-10-05 株式会社東芝 不揮発性半導体記憶装置
DE102014215333B3 (de) * 2014-08-04 2015-08-27 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Trägerwafer, Verfahren zur Halterung eines flexiblen Substrates und Verfahren zur Herstellung eines Trägerwafers
KR20160029506A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 삼차원 메모리 셀 어레이를 포함하는 반도체 메모리 장치 및 그것의 동작 방법
KR20160053677A (ko) * 2014-11-05 2016-05-13 에스케이하이닉스 주식회사 반도체 장치
US9627078B2 (en) * 2014-11-05 2017-04-18 SK Hynix Inc. Semiconductor device and operating method thereof
KR20160062498A (ko) * 2014-11-25 2016-06-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
CN106531212B (zh) * 2015-09-11 2020-02-07 硅存储技术公司 将存储器单元用作源极线下拉电路的闪速存储器系统
US9715938B2 (en) 2015-09-21 2017-07-25 Sandisk Technologies Llc Non-volatile memory with supplemental select gates
US9691473B2 (en) 2015-09-22 2017-06-27 Sandisk Technologies Llc Adaptive operation of 3D memory
US9401216B1 (en) 2015-09-22 2016-07-26 Sandisk Technologies Llc Adaptive operation of 3D NAND memory
US9953719B2 (en) * 2016-05-18 2018-04-24 Silicon Storage Technology, Inc. Flash memory cell and associated decoders
US9779819B1 (en) 2016-06-24 2017-10-03 Micron Technology, Inc. Connecting memory cells to a data line sequentially while applying a program voltage to the memory cells
US10283567B2 (en) * 2017-02-24 2019-05-07 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
US10573388B2 (en) 2018-04-04 2020-02-25 Western Digital Technologies, Inc. Non-volatile storage system with adjustable select gates as a function of temperature
US10734070B2 (en) * 2018-06-26 2020-08-04 Sandisk Technologies Llc Programming selection devices in non-volatile memory strings
KR20230044882A (ko) * 2021-09-27 2023-04-04 삼성전자주식회사 메모리 장치 및 이의 프로그램 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4398750B2 (ja) * 2004-02-17 2010-01-13 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
US7773429B2 (en) * 2007-02-22 2010-08-10 Hynix Semiconductor Inc. Non-volatile memory device and driving method thereof
KR100875019B1 (ko) * 2007-04-12 2008-12-19 주식회사 하이닉스반도체 반도체 소자의 셀 어레이
KR20090010481A (ko) * 2007-07-23 2009-01-30 삼성전자주식회사 선택 트랜지스터를 프로그램하는 낸드 플래시 메모리 장치및 그것의 프로그램 방법
KR101420352B1 (ko) * 2008-04-07 2014-07-16 삼성전자주식회사 메모리 소자 및 그 동작방법
KR20090120205A (ko) * 2008-05-19 2009-11-24 삼성전자주식회사 플래시 메모리 장치 및 그것의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200110582A (ko) * 2019-03-15 2020-09-24 서울대학교산학협력단 신경망을 위한 시냅스 스트링 및 시냅스 스트링 어레이

Also Published As

Publication number Publication date
US20110211392A1 (en) 2011-09-01

Similar Documents

Publication Publication Date Title
KR20110098119A (ko) 메모리 셀 어레이의 셀 스트링
US9928902B2 (en) Methods of operating storage devices
KR102251809B1 (ko) 메모리 시스템, 메모리 인터페이스 장치 및 메모리 시스템에서의 인터페이싱 방법
JP5745891B2 (ja) 不揮発性メモリ装置とその消去方法、及びそれを含むメモリシステム
KR102198855B1 (ko) 메모리 시스템 및 상기 메모리 시스템의 동작 방법
US8913433B2 (en) Nonvolatile memory devices, read methods thereof and memory systems including the nonvolatile memory devices
US9251910B2 (en) Semiconductor memory device and operating method thereof
US8018782B2 (en) Non-volatile memory devices and methods of erasing non-volatile memory devices
US20170169897A1 (en) Non-volatile memory devices and methods of operating the same
US9520198B2 (en) Semiconductor memory device including three-dimensional memory cell array structure and operating method thereof
US20110199829A1 (en) Nonvolatile Memory Device, Programming Method Thereof And Memory System Including The Same
JP6320010B2 (ja) ３次元構造のメモリセルアレイを含む不揮発性メモリ
KR20110094711A (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US9842658B2 (en) Methods of operating nonvolatile memory devices including variable verification voltages based on program/erase cycle information
KR20100025304A (ko) 불휘발성 메모리 장치의 프로그램 방법
KR20130098743A (ko) 불휘발성 메모리 장치 및 그것의 메모리 관리 방법
TW201909182A (zh) 執行編程操作的非揮發性記憶體裝置及其操作方法
US20180032271A1 (en) Semiconductor memory device and operating method thereof
US9646703B2 (en) Memory system, method of programming the memory system, and method of testing the memory system
KR102491576B1 (ko) 비휘발성 메모리 장치
US11315646B2 (en) Memory device having improved data reliability by varying program sequences
US20140355351A1 (en) Controller
KR102618315B1 (ko) 반도체 장치, 메모리 시스템 및 그 동작 방법
CN111798886B (zh) 用于稳定内部电压的存储器设备及稳定其内部电压的方法
KR20110133323A (ko) 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid