KR20160053677A - 반도체 장치 - Google Patents

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KR20160053677A
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심근수
오해순
박봉열
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Abstract

반도체 장치는 메모리 블록들을 포함하는 메모리 어레이, 및 선택된 메모리 블록에 포함된 메모리 셀들 및 셀렉트 트랜지스터들의 프로그램 루프 및 소거 루프을 수행하도록 구성된 동작 회로를 포함하며, 선택된 메모리 블록의 셀 전류값과 기준 셀 전류값의 차이에 따라 셀렉트 트랜지스터의 문턱전압이 목표 문턱전압과 차이가 나도록, 동작 회로는 셀렉트 트랜지스터의 프로그램 루프를 실시한다.

Description

반도체 장치{Semiconductor apparatus}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리 블록을 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 메모리 블록들을 포함할 수 있다. 다수의 메모리 블록들은 일렬로 배열될 수 있으며, 위치에 따라서 메모리 블록의 특성이 달라질 수 있다.
따라서, 메모리 블록의 특성에 따라 동작 조건을 설정해줄 필요가 있다.
본 발명의 실시예는 메모리 블록의 특정에 따라 동작 조건을 변경하여 전기적 특성을 개선할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 메모리 블록들을 포함하는 메모리 어레이, 및 선택된 메모리 블록에 포함된 메모리 셀들 및 셀렉트 트랜지스터들의 프로그램 루프 및 소거 루프를 수행하도록 구성된 동작 회로를 포함하며, 선택된 메모리 블록의 셀 전류값과 기준 셀 전류값의 차이에 따라 셀렉트 트랜지스터의 문턱전압이 목표 문턱전압과 차이가 나도록, 동작 회로는 셀렉트 트랜지스터의 프로그램 루프를 실시한다.
본 발명의 다른 실시예에 따른 반도체 장치는 메모리 블록들을 메모리 장치, 및 비트 라인들을 통해 선택된 메모리 블록의 셀 전류값을 측정하도록 구성되는 전류 측정 회로를 포함하며, 선택된 메모리 블록의 셀 전류값과 기준 셀 전류값의 차이에 따라 선택된 메모리 블록에 포함된 셀렉트 트랜지스터의 문턱전압이 목표 문턱전압과 차이가 나도록, 메모리 장치는 셀렉트 트랜지스터의 프로그램 루프를 실시한다.
본 발명의 실시예는 메모리 블록의 특정에 따라 동작 조건을 변경하여 전기적 특성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 5는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 6은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 7은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치는 메모리 장치(100)와 전류 측정 회로(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 어레이(110) 및 동작 회로(120~140)를 포함한다. 메모리 어레이(110)는 다수의 메모리 블록들(110A1, 110A2, 110B1, 110B2, 110B3, 110C1, 110C2)을 포함한다. 각각의 메모리 블록은 다수의 메모리 스트링들을 포함한다. 각각의 메모리 스트링들은 다수의 메모리 셀들을 포함한다. 플래시 메모리 장치의 경우, 메모리 블록은 플래시 메모리 셀을 포함할 수 있다. 예로써, 메모리 블록은 폴리실리콘의 플로팅 게이트나 질화막의 전하 저장막을 포함하는 플래시 메모리 셀들을 포함할 수 있다.
특히, 메모리 블록은 비트라인들과 각각 연결되고 공통 소스 라인과 병렬로 연결되는 메모리 스트링들을 포함할 수 있다. 메모리 스트링들은 반도체 기판 상에 2차원 구조나 3차원 구조로 형성될 수 있다. 메모리 블록의 구조에 대하여 보다 구체적으로 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.
도 2a를 참조하면, 각각의 메모리 블록은 비트라인들(BL)과 공통 소스라인(SL) 사이에 연결된 다수의 메모리 스트링들(ST)을 포함한다. 즉, 메모리 스트링들(ST)은 대응하는 비트 라인들(BL)과 각각 연결되고 공통 소스라인(SL)과 공통으로 연결된다. 각각의 메모리 스트링(ST)은 소스가 공통 소스라인(SL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C00~Cn0)이 직렬로 연결된 셀 스트링, 그리고 드레인이 비트라인(BL)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 셀 스트링에 포함된 메모리 셀들(C00~Cn0)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C00~Cn0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
여기서, 드레인 셀렉트 트랜지스터(DST)는 셀 스트링과 비트라인(BL)의 연결 또는 차단을 제어하며, 소스 셀렉트 트랜지스터(SST)는 셀 스트링과 공통 소스라인(SL)의 연결 또는 차단을 제어한다.
낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C00~C0k)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C00, C02, C04, C0k-1)이 이븐 페이지를 구성하고, 홀수 번째 메모리 셀들(C01, C03, C05, C0k)이 오드 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 될 수 있다.
도 2b를 참조하면, 셀렉트 트랜지스터와 메모리 셀은 동일한 구조로 형성될 수 있다. 특히, 셀렉트 트랜지스터와 메모리 셀은 질화막의 전하 저장막을 포함하는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조로 형성될 수 있다.
즉, 셀렉트 트랜지스터는 소스(S), 드레인(D), 터널 절연막(Tox), 전하 저장막(CTL), 블로킹 절연막(Box) 및 컨트롤 게이트(CG)를 포함할 수 있다. 기판(SUB)에는 소스(S) 및 드레인(D)이 형성되고, 소스(S) 및 드레인(D) 사이의 기판(SUB) 상에 터널 절연막(Tox), 전하 저장막(CTL), 블로킹 절연막(Box) 및 컨트롤 게이트(CG)가 적층될 수 있다. 전하 저장막(CTL)은 질화막을 포함할 수 있다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(SUB) 상에 리세스부를 포함하는 파이프 게이트(PG)가 형성되고, 파이프 게이트(PG)의 리세스부 내에 파이프 채널층(PC)이 형성된다. 파이프 채널층(PC) 상에는 다수의 수직 채널층들(SP1, SP2)이 형성된다. 한쌍의 수직 채널층들 중 제1 수직 채널층(SP1)의 상부는 공통 소스 라인(SL)과 연결되고, 제2 수직 채널층(SP2)의 상부는 비트라인(BL)과 연결된다. 수직 채널층들(SP1, SP2)은 폴리실리콘으로 형성될 수 있다.
제2 수직 채널층(SP2)의 서로 다른 높이에서 제2 수직 채널층(SP2)을 감싸도록 다수의 도전막들(DSL, WLn~WLk+1)이 형성된다. 또한, 제1 수직 채널층(SP1)의 서로 다른 높이에서 제1 수직 채널층(SP1)을 감싸도록 다수의 도전막들(SSL, WL0~WLk)이 형성된다. 수직 채널층들(SP1, SP2)의 표면과 파이프 채널층(PC)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층들(SP1, SP2)과 도전막들(DSL, WLn~WLk+1, SSL, WL0~WLk)의 사이와 파이프 채널층(PC)과 파이프 게이트(PC)의 사이에도 위치한다.
제2 수직 채널층(SP2)을 감싸는 최상부 도전막은 드레인 셀렉트 라인(DSL)이 되고, 드레인 셀렉트 라인(DSL)의 하부 도전막들은 워드라인들(WLn~WLk+1)이 될 수 있다. 제1 수직 채널층(SP1)을 감싸는 최상부 도전막은 소스 셀렉트 라인(SSL)이 되고, 소스 셀렉트 라인(SSL)의 하부 도전막들은 워드라인들(WL0~WLk)이 될 수 있다. 워드라인들로 사용되는 도전막들 중 일부는 더미 워드라인(미도시)이 될 수 있다.
다시 말해, 반도체 기판의 서로 다른 영역 상에는 제1 도전막들(SSL, WL0~WLk)과 제2 도전막들(DSL, WLn~WLk+1)이 각각 적층된다. 제1 도전막들(SSL, WL0~WLk)을 관통하는 제1 수직 채널층(SP1)은 소스 라인(SL)과 파이프 채널층(PC) 사이에 수직으로 연결된다. 제2 도전막들(DSL, WLn~WLk+1)을 관통하는 제2 수직 채널층(SP2)은 비트 라인(BL)과 파이프 채널층(PC) 사이에 수직으로 연결된다.
드레인 셀렉트 라인(DSL)이 제2 수직 채널층(SP2)을 감싸는 부분에서 드레인 선택 트랜지스터(DST)가 형성되고, 워드라인들(WLn~WLk+1)이 제2 수직 채널층(SP2)을 감싸는 부분에서 메인 셀 트랜지스터들(Cn~Ck+1)이 각각 형성된다. 소스 셀렉트 라인(SSL)이 제1 수직 채널층(SP1)을 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성되고, 워드라인들(WL0~WLk)이 제1 수직 채널층(SP1)을 감싸는 부분에서 메인 셀 트랜지스터들(C0~Ck)이 각각 형성된다.
상기의 구조에 의해, 메모리 스트링은 비트 라인(BL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(Cn~Ck+1)과 공통 소스 라인(CSL) 및 파이프 채널층(PC) 사이에 기판(SUB)과 수직으로 연결되는 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~Ck)을 포함할 수 있다. 상기의 구조에서 셀렉트 트랜지스터(DST 또는 SST)와 메인 셀 트랜지스터(Cn 또는 C0) 사이에 더미 셀 트랜지스터(미도시)가 더 연결되고, 메인 셀 트랜지스터(Ck+1 또는 Ck)와 파이프 트랜지스터(PT) 사이에 더미 셀 트랜지스터(미도시)가 더 연결될 수도 있다.
공통 소스 라인(SL)과 파이프 트랜지스터(PT) 사이에 연결된 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~Ck)은 제1 수직 메모리 스트링을 구성하고, 비트 라인(BL)과 파이프 트랜지스터(PT) 사이에 연결된 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(Cn~Ck+1)은 제2 수직 메모리 스트링을 구성할 수 있다.
도 3c를 참조하면, 메모리 블록(110B1)은 비트 라인들에 연결된 다수의 메모리 스트링들(ST)을 포함한다. P-BiCS 구조에서 각각의 메모리 스트링(ST)은 공통 소스 라인(SL) 및 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제1 수직 메모리 스트링(SST, C0~C7)과 비트라인(BL)과 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제2 수직 메모리 스트링(C8~C15, DST)을 포함한다. 제1 수직 메모리 스트링(SST, C0~C7)은 소스 셀렉트 트랜지스터(SST)와 메모리 셀들(C0~C7)을 포함한다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C0~C7)은 적층된 워드라인들(WL0~WL7)로 인가되는 전압에 의해 제어된다. 제2 수직 메모리 스트링(C8~C15, DST)은 드레인 셀렉트 트랜지스터(DST)와 메모리 셀들(C8~C15)을 포함한다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C8~C15)은 적층된 워드라인들(WL8~WL15)로 인가되는 전압에 의해 제어된다.
P-BiCS 구조의 메모리 스트링에서 중간에 위치하는 한쌍의 메모리 셀들(C7, C8) 사이에 연결된 파이프 트랜지스터(PT)는 메모리 블록(110B1)이 선택되면 선택된 메모리 블록(110B1)에 포함된 제1 수직 메모리 스트링(SST, C0~C7)의 채널층들과 제2 수직 메모리 스트링(C8~C15, DST)의 채널층들을 전기적으로 연결시키는 동작을 수행한다.
한편, 2D 구조의 메모리 블록에서는 비트라인마다 하나의 메모리 스트링이 연결되고 하나의 드레인 셀렉트 라인에 의해 메모리 블록의 드레인 셀렉트 트랜지스터들이 동시에 제어되었으나, 3D 구조의 메모리 블록(110B1)에서는 비트라인(BL)마다 다수개의 메모리 스트링들(ST)이 공통으로 연결된다. 동일 메모리 블록(110B1)에서 하나의 비트라인(BL)에 공통으로 연결되고 동일한 워드라인들에 의해 제어되는 메모리 스트링(ST)의 수는 설계에 따라 변경될 수 있다.
하나의 비트라인(BL)에 다수개의 메모리 스트링들이 병렬로 연결됨에 따라, 하나의 비트라인(BL)과 메모리 스트링들(ST)을 선택적으로 연결하기 위하여 드레인 셀렉트 트랜지스터들(DST)이 드레인 셀렉트 라인들(DSL1~DSL4)로 인가되는 셀렉트 전압들에 의해 독립적으로 제어된다.
메모리 블록(110B1)에서 수직으로 연결된 제1 수직 메모리 스트링(SST, C0~C7)의 메모리 셀들(C0~C7)과 제2 수직 메모리 스트링(C8~C15, DST)의 메모리 셀들(C8~C15)은 적층된 워드라인들(WL0~WL7)과 적층된 워드라인들(WL8~WL15)로 인가되는 동작 전압들에 의해 각각 제어된다. 이러한 워드라인들(WL0~WL15)은 메모리 블록 단위로 구분된다.
셀렉트 라인들(DSL, SSL)과 워드라인들(WL0~WL15)은 메모리 블록(110B1)의 로컬 라인들이 된다. 특히, 소소 셀렉트 라인(SSL)과 워드라인들(WL0~WL7)은 제1 수직 메모리 스트링의 로컬 라인들이 되고, 드레인 셀렉트 라인(DSL)과 워드라이들(WL8~WL15)은 제2 수직 메모리 스트링의 로컬 라인들이 될 수 있다. 한편, 메모리 블록(110B1) 내에서 파이프 트랜지스터들(PT)의 게이트들(PG)은 공통으로 연결될 수 있다.
다시 도 1 및 도 3b를 참조하면, 동작 회로(120~140)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(C0)의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 프로그램 루프는 프로그램 동작과 검증 동작을 포함하고, 소거 루프는 소거 동작과 검증 동작을 포함한다. 동작 회로(120~140)는 소거 루프 후 메모리 셀들의 문턱전압들이 분포하는 소거 레벨을 조절하기 위한 프로그램 동작(또는 포스트 프로그램 동작)을 실시할 수 있다.
프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 동작 회로(120~140)는 동작 전압들을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL)과 공통 소스 라인(SL)으로 선택적으로 출력하고, 비트라인들(BL)의 프리차지/디스차지를 제어하거나 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱하도록 구성된다.
NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130) 및 읽기/쓰기 회로(140)을 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.
제어 회로(120)는 외부로부터 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl, Vpg)을 원하는 레벨로 생성하고 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL)과 공통 소스 라인(SL)로 인가될 수 있도록 전압 공급 회로(130)를 제어한다. 이를 위해, 제어 회로(120)는 전압 제어 신호(CMDv)를 전압 공급 회로(130)로 출력할 수 있다. 그리고, 제어 회로(120)는 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위해 메모리 셀들에 저장하기 위한 데이터에 따라 비트라인들(BL)의 프리차지/디스차지를 제어하거나 리드 동작 또는 검증 동작 시 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱할 수 있도록 읽기/쓰기 회로(140)을 제어한다. 이를 위해, 제어 회로(120)는 동작 제어 신호(CMDpb)를 읽기/쓰기 회로(140)로 출력할 수 있다.
전압 공급 회로(130)는 제어 회로(20)의 제어 신호(CMDv)에 따라 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl, Vpg)을 생성한다. 여기서, 동작 전압은 소거 전압(Verase), 프로그램 전압(Vpgm), 리드 전압(Vread), 패스 전압(Vpass), 셀렉트 전압(Vdsl, Vssl), 공통 소스 전압(Vsl), 파이프 게이트 전압(Vpg) 등을 포함할 수 있다. 그리고, 제어 회로(120)의 로우 어드레스 신호(미도시)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL)과 공통 소스 라인(SL)로 동작 전압들을 출력한다.
읽기/쓰기 회로(140)은 비트라인들(BL)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(미도시)을 각각 포함할 수 있다. 특히, 페이지 버퍼들은 비트라인들(BL)마다 각각 연결될 수 있다. 즉, 하나의 비트라인에 하나의 페이지 버퍼가 연결될 수 있다. 프로그램 동작 시 제어 회로(120)의 제어 신호(CMDpb)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 페이지 버퍼들은 비트라인들(BL)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(120)의 제어 신호(CMDpb)에 따라, 비트라인들(BL)을 프리차지한 후 비트라인들(BL)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치할 수 있다.
전류 측정 회로(200)는 메모리 장치(100)의 비트라인들(BL)과 연결되고, 비트라인들(BL)을 통해 메모리 어레이(110)의 메모리 블록들(110A1, 110A2, 110B1, 110B2, 110B3, 110C1, 110C2)과 연결될 수 있다. 전류 측정 회로(200)는 메모리 블록들의 기준 셀 전류값을 정하거나 선택된 메모리 블록의 셀 전류값을 측정하기 위하여 비트라인들(BL)에 연결될 수 있다. 이러한 전류 측정 회로(200)는 메모리 장치(100)와 분리 가능한 외부 장치에 포함될 수 있다.
전류 측정 회로(200)는 비트라인(BL)으로부터 공통 소스 라인(SL)으로 흐르는 전류의 양을 감지하여 셀 전류값을 측정할 수 있다. 전류 측정 회로(200)가 셀 전류값을 측정할 수 있도록, 메모리 장치(100)의 동작 회로(120~140)는 메모리 셀들과 셀렉트 트랜지스터들이 소거된 상태에서 비트 라인들(BL)로 제1 양전압(예, 0.9V)을 인가하고 공통 소스 라인(SL)으로 접지 전압(예, 0V)을 인가하고 메모리 셀들과 셀렉트 트랜지스터들로 제2 양전압(예, 5V)을 인가할 수 있다.
한편, 전류 측정 회로(200)는 다수의 메모리 블록들로부터 측정된 셀 전류값들을 이용하여 기준 셀 전류값을 계산할 수도 있다.
이하, 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기로 한다. 도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 1 및 도 4를 참조하면, 단계(S410)에서 기준 셀 전류값이 결정된다. 기준 셀 전류값은 전류 측정 회로(200)에 의해 결정된다. 기준 셀 전류값을 결정하기 위하여, 전류 측정 회로(200)는 비트 라인들(BL)을 통해 중간에 위치하는 메모리 블록들(110B1~110B3)로부터 셀 전류값들을 측정한다.
전류 측정 회로(200)가 선택된 메모리 블록(110B1)의 셀 전류값을 측정할 수 있도록, 메모리 장치(100)의 동작 회로(120~140)는 선택된 메모리 블록(110B1)으로 동작 전압들을 인가한다. 예로써, 동작 회로(120~140)는 선택된 메모리 블록(110B1)의 비트 라인들(BL)로 제1 양전압(예, 0.5V 내지 1.5V)을 인가하고 공통 소스 라인으로 접지 전압(예, 0V)을 인가하고 메모리 셀들의 워드라인들과 셀렉트 트랜지스터들의 셀렉트 라인들로 제2 양전압(예, 4.5V 내지 5.5V)을 인가할 수 있다. 전류 측정 회로(200)는 비트라인(BL)으로부터 공통 소스 라인으로 흐르는 전류의 량(셀 전류값)을 측정한다.
동일한 방법으로 중앙에 위치하는 나머지 메모리 블록들(110B2, 110B3)의 셀 전류값을 측정한다. 기준 셀 전류값을 결정하기 위하여 선택되는 메모리 블록들의 수는 달라질 수 있다. 측정된 셀 전류값들을 이용하여 기준 셀 전류값을 결정할 수 있다. 예로써, 측정된 셀 전류값들의 평균값이 기준 셀 전류값이 될 수 있다.
단계(S420)에서, 선택된 메모리 블록의 셀 전류값을 측정한다. 셀 전류값은 기준 셀 전류값과의 차이를 확인하고 차이에 따라 셀렉트 트랜지스터나 메모리 셀들의 프로그램 조건을 다르게 설정하기 위하여 측정된다. 이를 위해, 메모리 블록에 포함된 메모리 셀들과 셀렉트 트랜지스터들이 소거된 상태(문턱전압이 약 ??2V인 상태)에서 셀 전류값이 측정되는 것이 바람직하다.
예로써, 첫 번째 메모리 블록(110A1)이 선택되면, 동작 회로(120~140)는 선택된 메모리 블록(110A1)의 비트 라인들(BL)로 제1 양전압(예, 0.5V 내지 1.5V)을 인가하고 공통 소스 라인으로 접지 전압(예, 0V)을 인가하고 메모리 셀들의 워드라인들과 셀렉트 트랜지스터들의 셀렉트 라인들로 제2 양전압(예, 4.5V 내지 5.5V)을 인가할 수 있다. 전류 측정 회로(200)는 비트라인(BL)으로부터 공통 소스 라인으로 흐르는 전류의 량(셀 전류값)을 측정한다.
단계(S430)에서 문턱전압 보상값이 결정된다. 예를 들어, 전류 측정 회로(200)에서 결정된 기준 셀 전류값과 선택된 메모리 블록(110A1)으로부터 측정된 셀 전류값의 차이에 따라 보상값이 결정된다.
단계(S440)에서, 문턱전압의 보상값에 따라 프로그램 루프를 실시한다. 구체적으로 예를 들어 설명하면, 선택된 메모리 블록(110A1)의 측정된 셀 전류값과 기준 셀 전류값의 차이에 따라 셀렉트 트랜지스터의 문턱전압이 목표 문턱전압과 차이가 나도록, 동작 회로(120~140)는 셀렉트 트랜지스터의 프로그램 루프를 실시할 수 있다. 이를 위해, 보상값에 대한 정보가 메모리 장치(100)(예, 제어 회로)로 제공될 수 있으며, 제어 회로(120)는 보상값과 관련된 정보에 따라 전압 공급 회로(130)와 읽기/쓰기 회로(140)를 제어할 수 있다. 예로써, 프로그램 동작을 실시한 후 프로그램 검증 동작을 실시할 때, 보상값에 따라 비트라인(BL)의 프리차지 레벨을 변경하거나 비트라인 전압의 센싱 기준을 변경할 수 있다.
동작 회로(120~140)는 보상값에 따라 드레인 셀렉트 트랜지스터의 프로그램 동작을 실시하거나, 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터의 프로그램 루프를 실시할 수 있다. 또한, 메모리 셀들의 프로그램 루프를 실시할 때 동작 회로(120~140)는 보상값에 따라 메모리 셀들의 프로그램 루프의 조건을 변경할 수 있다. 이를 위해, 각 메모리 블록의 보상값은 특정 메모리 블록에 저장될 수 있다.
측정된 셀 전류값이 기준 셀 전류값보다 높으면 셀렉트 트랜지스터의 문턱전압이 목표 문턱전압보다 낮아지도록 셀렉트 트랜지스터의 프로그램 루프를 실시할 수 있다. 반대로, 측정된 셀 전류값이 기준 셀 전류값보다 높으면 셀렉트 트랜지스터의 문턱전압이 목표 문턱전압보다 높아지도록 셀렉트 트랜지스터의 프로그램 루프를 실시할 수 있다.
참고로, 중앙에 위치하는 메모리 블록들(110B1~110B3)보다 외곽에 위치하는 메모리 블록들(110A1, 110A2, 110C1, 110C2)의 셀 전류값이 낮을 수 있다. 이 때문에 셀 전류값이 낮은 외곽의 메모리 블록들(110A1, 110A2, 110C1, 110C2)에 포함된 셀렉트 트랜지스터들의 문턱전압이 높아진다. 문턱전압은 증가했지만 실제로 동작 특성은 중앙에 위치하는 메모리 블록들(110B1~110B3)의 동작 특성 동일해지고 누설 전류 특성도 개선되어 외곽의 메모리 블록들(110A1, 110A2, 110C1, 110C2)의 프로그램 디스터브 특성이 개선될 수 있다.
단계(S450)에서, 선택된 메모리 블록(110A1)이 마지막 블록인지 확인한다. 마지막 메모리 블록이 아니라면 단계(S460)에서 다음 메모리 블록(110A2)이 선택된다. 그리고, 선택된 메모리 블록(110A2)에 포함된 셀렉트 트랜지스터의 프로그램 루프를 위하여 단계들(S420 ~ S440)이 앞서 설명한 방식에 따라 실시된다. 모든 메모리 블록들에 포함된 셀렉트 트랜지스터들의 프로그램 루프가 보상값에 따라 실시되면 동작은 종료된다.
상기와 같이 보상값에 따라 메모리 블록들의 프로그램 루프의 조건을 변경함으로써 균일한 전기적 특성을 얻을 수 있고 동작의 신뢰성을 향상시킬 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(500)은 불휘발성 메모리 장치(520)와 메모리 컨트롤러(510)를 포함한다.
불휘발성 메모리 장치(520)는 도 1에서 설명한 메모리 장치에 해당할 수 있으며, 도 1에서 설명한 바와 같이 메모리 어레이와 동작 회로가 연결될 수 있다. 메모리 컨트롤러(510)는 불휘발성 메모리 장치(520)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(520)와 메모리 컨트롤러(510)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(511)은 프로세싱 유닛(512)의 동작 메모리로써 사용된다. 호스트 인터페이스(513)는 메모리 시스템(500)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(514)은 불휘발성 메모리 장치(520)의 셀 영역으로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(514)는 본 발명의 불휘발성 메모리 장치(520)와 인터페이싱 한다. 프로세싱 유닛(512)은 메모리 컨트롤러(510)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(500)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(520)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(500)은 동작 특성이 향상된 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(510)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 6은 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(600)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(600)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(610)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(620)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(630)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(640) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(650)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 일반적인 방식에 따라 데이터를 프로그램하게 된다.
도 7에는 본 발명에 따른 플래시 메모리 장치(712)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750) 및 메모리 시스템(710)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하기 위해 도 1에서 설명한 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
100 : 메모리 장치 200 : 전류 측정 회로
110 : 메모리 어레이 120 : 제어 회로
110A1, 110A2, 110B1~110B3, 110C1, 110C2 : 메모리 블록
ST : 메모리 스트링 PAGE : 페이지
130 : 전압 공급 회로 140 : 읽기/쓰기 회로

Claims (16)

  1. 메모리 블록들을 포함하는 메모리 어레이; 및
    선택된 메모리 블록에 포함된 메모리 셀들 및 셀렉트 트랜지스터들의 프로그램 루프 및 소거 루프를 수행하도록 구성된 동작 회로를 포함하며,
    상기 선택된 메모리 블록의 셀 전류값과 기준 셀 전류값의 차이에 따라 셀렉트 트랜지스터의 문턱전압이 목표 문턱전압과 차이가 나도록, 상기 동작 회로는 상기 셀렉트 트랜지스터의 상기 프로그램 루프를 실시하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 동작 회로는 상기 셀렉트 트랜지스터의 상기 소거 루프를 실시한 후 상기 프로그램 동작을 실시하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 동작 회로는 상기 기준 셀 전류값이 정해진 후 첫 번째 메모리 블록부터 마지막 메모리 블록까지 상기 선택 트랜지스터의 상기 프로그램 루프를 순차적으로 실시하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 기준 셀 전류값을 결정하기 위한 전류 측정 회로를 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 기준 셀 전류값을 결정하기 위하여, 상기 전류 측정 회로는 비트 라인들을 통해 중간에 위치하는 메모리 블록들로부터 셀 전류값들을 측정하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 전류 측정 회로는 비트 라인들을 통해 상기 선택된 메모리 블록의 셀 전류값을 측정하도록 구성되는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 전류 측정 회로가 상기 선택된 메모리 블록의 셀 전류값을 측정할 수 있도록 상기 동작 회로가 상기 선택된 메모리 블록으로 동작 전압들을 인가하도록 구성되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 동작 회로는 상기 선택된 메모리 블록의 비트 라인들로 제1 양전압을 인가하고 공통 소스 라인으로 접지 전압을 인가하고 상기 메모리 셀들과 상기 셀렉트 트랜지스터들로 제2 양전압을 인가하도록 구성되는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 셀렉트 트랜지스터들은 비트라인과 연결되는 드레인 셀렉트 트랜지스터 및 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터를 포함하며,
    상기 동작 회로는 상기 셀 전류값과 기준 셀 전류값의 차이에 따라 상기 드레인 셀렉트 트랜지스터의 상기 프로그램 루프를 실시하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 셀렉트 트랜지스터는 전하 저장막을 포함하며, 상기 전하 저장막은 질화막을 포함하는 반도체 장치.
  11. 메모리 블록들을 메모리 장치; 및
    비트 라인들을 통해 선택된 메모리 블록의 셀 전류값을 측정하도록 구성되는 전류 측정 회로를 포함하며,
    상기 선택된 메모리 블록의 셀 전류값과 기준 셀 전류값의 차이에 따라 상기 선택된 메모리 블록에 포함된 셀렉트 트랜지스터의 문턱전압이 목표 문턱전압과 차이가 나도록, 상기 메모리 장치는 상기 셀렉트 트랜지스터의 프로그램 루프를 실시하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 기준 셀 전류값을 결정하기 위하여, 상기 전류 측정 회로는 상기 비트 라인들을 통해 중간에 위치하는 메모리 블록들로부터 셀 전류값들을 측정하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 메모리 장치는 상기 기준 셀 전류값이 정해진 후 첫 번째 메모리 블록부터 마지막 메모리 블록까지 상기 선택 트랜지스터의 상기 프로그램 루프를 순차적으로 실시하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 전류 측정 회로가 상기 선택된 메모리 블록의 셀 전류값을 측정할 수 있도록, 상기 메모리 장치는 상기 선택된 메모리 블록의 비트 라인들로 제1 양전압을 인가하고 공통 소스 라인으로 접지 전압을 인가하고 상기 메모리 셀들과 상기 셀렉트 트랜지스터들로 제2 양전압을 인가하도록 구성되는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 셀렉트 트랜지스터들은 비트라인과 연결되는 드레인 셀렉트 트랜지스터 및 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터를 포함하며,
    상기 메모리 장치는 상기 셀 전류값과 기준 셀 전류값의 차이에 따라 상기 드레인 셀렉트 트랜지스터의 상기 프로그램 루프를 실시하는 반도체 장치.
  16. 제 11 항에 있어서,
    상기 셀렉트 트랜지스터는 전하 저장막을 포함하며, 상기 전하 저장막은 질화막을 포함하는 반도체 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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KR20190007928A (ko) * 2017-07-14 2019-01-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3878573B2 (ja) * 2003-04-16 2007-02-07 株式会社東芝 不揮発性半導体記憶装置
US7782673B2 (en) * 2007-12-13 2010-08-24 Kabushiki Kaisha Toshiba Semiconductor memory device which includes memory cell having charge accumulation layer and control gate
KR20100058166A (ko) 2008-11-24 2010-06-03 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR101658479B1 (ko) 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR20110098119A (ko) * 2010-02-26 2011-09-01 삼성전자주식회사 메모리 셀 어레이의 셀 스트링
US8867271B2 (en) * 2012-05-30 2014-10-21 Sandisk Technologies Inc. Threshold voltage adjustment for a select gate transistor in a stacked non-volatile memory device
KR20140018517A (ko) 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
CN103093814B (zh) * 2012-12-31 2015-12-09 清华大学 存储器阵列结构及其操作方法
US9324439B1 (en) * 2014-10-20 2016-04-26 Sandisk Technologies Inc. Weak erase after programming to improve data retention in charge-trapping memory

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